JPH0571190B2 - - Google Patents
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- JPH0571190B2 JPH0571190B2 JP19760986A JP19760986A JPH0571190B2 JP H0571190 B2 JPH0571190 B2 JP H0571190B2 JP 19760986 A JP19760986 A JP 19760986A JP 19760986 A JP19760986 A JP 19760986A JP H0571190 B2 JPH0571190 B2 JP H0571190B2
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- Japan
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- channel
- drain
- source
- gate
- insulating film
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Links
- 239000012535 impurity Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000010884 ion-beam technique Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- 238000009826 distribution Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 2
- 239000000370 acceptor Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H01L29/7838—
-
- H01L29/1045—
Description
（産業上の利用分野）
本発明はMISトランジスタ及びその製造方法に
関する。 （従来の技術） MISトランジスタの微細化とりわけ短チヤネル
化は高性能LISを実現する上で最も効果的であ
る。しかしながら通常構造でのMISトランジスタ
ではチヤネルに沿つた電界Exはチヤネル内で一
定でなく、ドレイン端で最も高くソース端で最も
低くなる。たとえば、ピンチオフ時にExに分布
は次式に従う。
関する。 （従来の技術） MISトランジスタの微細化とりわけ短チヤネル
化は高性能LISを実現する上で最も効果的であ
る。しかしながら通常構造でのMISトランジスタ
ではチヤネルに沿つた電界Exはチヤネル内で一
定でなく、ドレイン端で最も高くソース端で最も
低くなる。たとえば、ピンチオフ時にExに分布
は次式に従う。
【化】
MISトランジスタはその動作原理上、ソース端
でのExによつて電流は決定されるために、この
不均一なExの分布は、より多くの電流を得るた
めには好ましいものではない。 また、ドレイン端で発生する高電界は、キヤリ
アのエネルギーを必要以上に高めるために、閾値
電圧の変動、相互コンダクタンスの低下など、い
わゆるホツトキヤリア効果による長期信頼性の低
下をまねくことになる。これらの問題、特にホツ
トキヤリア効果を抑制するために近年LDD
（Lightly Doped Drsin）構造を代表とするドレ
イン構造を変化させたMISトランジスタが提案さ
れている。これらにより、一応はドレイン端での
電界を弱めることは可能となるが、ドレイン端の
み不純物分布を変更しているだけなのでその効果
は弱い。従つて電流を決定しているソース近傍の
チヤネルにおけるExはあまり高くならない。し
かもドレイン端の、低濃度領域のみでほとんどの
ドレイン電圧をささえなければならず、必然的に
低濃度領域を長く取るためにかえつて寄生抵抗が
増加し電流の増加は望めない。 （発明が解決しようとする問題点） 以上の様に従来構造MISトランジスタでは、た
とえオン状態であつてもドレイン端に電界が集中
するために、ホツトキヤリア効果が異常に強調さ
れかつ、本来高電界が必要なソース側でそれが得
られないという問題があつた。又、LDDに代表
される新構造では、ホツトキヤリア効果に対して
多少改善されるが、必ずしも充分ではない。 本発明の目的は、希望するバイアス条件でチヤ
ネル内のExをほぼ均一にし、異常なホツトキヤ
リア効果を抑制すると共にそのバイアス条件で効
率的に大電流を流せる。MISトランジスタとその
製造方法を提供することにある。 （問題点を解決するための手段） 本発明のMISトランジスタはソース・ドレイン
間のチヤネルが形成されるべき半導体表面にｎチ
ヤネルであればドナー、ｐチヤネルであればアク
セプターとなる不純物がソース側からドレイン側
に向つて徐々に濃度が高くなる様にドープされて
いることを特徴としている。 本発明の製造方法はゲート絶縁膜及びゲート電
極を形成したあと、収束イオンビーム法を用い
て、ソース・ドレイン及びチヤネルへの不純物導
入を注入エネルギー及び注入量を制御しながら、
一括して行なうことを特徴とし、上記、本発明の
MISトランジスタの製造を容易に達成できるもの
である。 （作用） 次に本発明の原理を説明する。ここでは便宜上
ｎチヤネルMISトランジスタについて説明する。
MISトランジスタではゲート界面におけるキヤリ
アの面密度nSは qnS＝COX（VG−Ｖ（ｘ））QB（ｘ）＋QD（ｘ） …(1) となる。ここでCOXはゲート容量、VGはゲート電
圧、Ｖ（ｘ）はチヤネルの電化、QB（ｘ）はチヤ
ネル下のアクセプタによる空乏層チヤージ、QD
（ｘ）は表面にドープしたドナーの面密度である。
第１次近似としてQB（ｘ）がチヤネルの電位に依
存しないと仮定すると、反転層が形成されるとき
の基板から測つた表面電位はpn接合の電位とほ
ぼ同じと考えられるのでQD（ｘ）によらずQBは一
定であると考えることができる。一方、チヤネル
中のExを一定にしようと思えば電流連続の条件
からnSは一定であることが必要とされる。そこで
Ｖ（ｘ）＝QD／Ｌｘとすれば(1)式は qnS0＝COX（VG−QD／Ｌｘ）QB0＋QD（ｘ） …(2) となる。すなわちQDのチヤネルに沿つた分布を
(2)式に従つて設定できればある設定のVD，VGに
おいてチヤネル内のExを第２図に示すように一
定にすることができる。 ソース端ではパンチスルーを防ぐ意味からQD
（０／）はゼロであることが望ましく、従つてnSOは
nSO＝COX／ｑVG−QB0とすれば良い。 VGがゼロの場合はソース近傍で反転層が消滅
するので通常のMISトランジスタと同様、オフ状
態を設定できる。 （実施例） 次に本発明の典型的な一実施例につき、第１図
ａ〜ｃの一連の工程図を用いて説明する。以下の
説明では説明の便宜上ｎチヤネルMISFETを仮
定するが、ｐチヤネルMISFETでも取り扱う不
純物の種類が異なるだけで全く同様であり、これ
も当然本発明に含まれる。 第１図ａはｐ型Si基板１にゲート酸化膜４を厚
さ200Å成長させ次にリンをドープしたポリシリ
コンを厚さ約2000Å成長させた後、エツチングに
よりゲート電極５を形成した所である。第１図ｂ
はAsの収束イオンビームを用い、ゲート電極の
存在しないソース・ドレイン領域となるべき所
に、50keVで５×1015／cm2の量だけAsを打ち込
み、チヤネルになる部分についてはゲート電極５
を通して500keVの加速エネルギーでソース側か
らドレイン側へ向かつて徐々に濃度が高くなるよ
うに(2)式に従つてビーム電流即ち注入量を制御し
てAsを打ち込んだ所を示している。 第１図ｃはSiO2などの層間絶縁膜７を厚さ約
5000Å推積したのち、コンタクトホールをあけて
金属配線８を施した所である。第１図ｃが本発明
の構造の典型的な一実施例である。 （発明の効果） 異常説明した様に、本発明のMISトランジスタ
では、ある特定のバイアス条件下つまりその回路
に適したバイアス条件下でキヤリアのチヤネルに
沿つた分布が一定になる。従つてExも一定であ
り最も効率良いキヤリアの輸送が行なえる。この
ためオン電流は通常構造のMISトランジスタより
も大きく取れると同時に異常なホツトキヤリアの
発生もない。一方VGがゼロであればトランジス
タは完全にオフ状態となりしかも、ドレイン電圧
が加わつていればチヤネルのドレイン近傍ではｎ
型領域（Asが打ち込まれている領域）が完全に
空乏化するのでオフ状態でも、異常な高電界領域
は発生しない。従つて特定の動作モードに合わせ
て特定のバイアス点で(2)時が成立する様にチヤネ
ル中でのAs分布を決定してやれば多くの場合、
ホツトキヤリア効果を充分抑制しながら、従来
MISトランジスタよりも高速な動作が可能とな
る。 本発明の製造方法いよれば収束イオンビームを
用いているので各トランジスタごとに最適なチヤ
ネル内As分布を形成することが容易にできる。
又、収束イオンビームの位置決めの精度は高いの
で前もつて弱いイオンないしは電子ビームを用い
てゲート電極のエツヂを検出しておけば、ソー
ス・ドレインとゲートのオーバーラツプは通常の
ポリシリコンゲートMISトランジスタのそれより
短くすることができる。
でのExによつて電流は決定されるために、この
不均一なExの分布は、より多くの電流を得るた
めには好ましいものではない。 また、ドレイン端で発生する高電界は、キヤリ
アのエネルギーを必要以上に高めるために、閾値
電圧の変動、相互コンダクタンスの低下など、い
わゆるホツトキヤリア効果による長期信頼性の低
下をまねくことになる。これらの問題、特にホツ
トキヤリア効果を抑制するために近年LDD
（Lightly Doped Drsin）構造を代表とするドレ
イン構造を変化させたMISトランジスタが提案さ
れている。これらにより、一応はドレイン端での
電界を弱めることは可能となるが、ドレイン端の
み不純物分布を変更しているだけなのでその効果
は弱い。従つて電流を決定しているソース近傍の
チヤネルにおけるExはあまり高くならない。し
かもドレイン端の、低濃度領域のみでほとんどの
ドレイン電圧をささえなければならず、必然的に
低濃度領域を長く取るためにかえつて寄生抵抗が
増加し電流の増加は望めない。 （発明が解決しようとする問題点） 以上の様に従来構造MISトランジスタでは、た
とえオン状態であつてもドレイン端に電界が集中
するために、ホツトキヤリア効果が異常に強調さ
れかつ、本来高電界が必要なソース側でそれが得
られないという問題があつた。又、LDDに代表
される新構造では、ホツトキヤリア効果に対して
多少改善されるが、必ずしも充分ではない。 本発明の目的は、希望するバイアス条件でチヤ
ネル内のExをほぼ均一にし、異常なホツトキヤ
リア効果を抑制すると共にそのバイアス条件で効
率的に大電流を流せる。MISトランジスタとその
製造方法を提供することにある。 （問題点を解決するための手段） 本発明のMISトランジスタはソース・ドレイン
間のチヤネルが形成されるべき半導体表面にｎチ
ヤネルであればドナー、ｐチヤネルであればアク
セプターとなる不純物がソース側からドレイン側
に向つて徐々に濃度が高くなる様にドープされて
いることを特徴としている。 本発明の製造方法はゲート絶縁膜及びゲート電
極を形成したあと、収束イオンビーム法を用い
て、ソース・ドレイン及びチヤネルへの不純物導
入を注入エネルギー及び注入量を制御しながら、
一括して行なうことを特徴とし、上記、本発明の
MISトランジスタの製造を容易に達成できるもの
である。 （作用） 次に本発明の原理を説明する。ここでは便宜上
ｎチヤネルMISトランジスタについて説明する。
MISトランジスタではゲート界面におけるキヤリ
アの面密度nSは qnS＝COX（VG−Ｖ（ｘ））QB（ｘ）＋QD（ｘ） …(1) となる。ここでCOXはゲート容量、VGはゲート電
圧、Ｖ（ｘ）はチヤネルの電化、QB（ｘ）はチヤ
ネル下のアクセプタによる空乏層チヤージ、QD
（ｘ）は表面にドープしたドナーの面密度である。
第１次近似としてQB（ｘ）がチヤネルの電位に依
存しないと仮定すると、反転層が形成されるとき
の基板から測つた表面電位はpn接合の電位とほ
ぼ同じと考えられるのでQD（ｘ）によらずQBは一
定であると考えることができる。一方、チヤネル
中のExを一定にしようと思えば電流連続の条件
からnSは一定であることが必要とされる。そこで
Ｖ（ｘ）＝QD／Ｌｘとすれば(1)式は qnS0＝COX（VG−QD／Ｌｘ）QB0＋QD（ｘ） …(2) となる。すなわちQDのチヤネルに沿つた分布を
(2)式に従つて設定できればある設定のVD，VGに
おいてチヤネル内のExを第２図に示すように一
定にすることができる。 ソース端ではパンチスルーを防ぐ意味からQD
（０／）はゼロであることが望ましく、従つてnSOは
nSO＝COX／ｑVG−QB0とすれば良い。 VGがゼロの場合はソース近傍で反転層が消滅
するので通常のMISトランジスタと同様、オフ状
態を設定できる。 （実施例） 次に本発明の典型的な一実施例につき、第１図
ａ〜ｃの一連の工程図を用いて説明する。以下の
説明では説明の便宜上ｎチヤネルMISFETを仮
定するが、ｐチヤネルMISFETでも取り扱う不
純物の種類が異なるだけで全く同様であり、これ
も当然本発明に含まれる。 第１図ａはｐ型Si基板１にゲート酸化膜４を厚
さ200Å成長させ次にリンをドープしたポリシリ
コンを厚さ約2000Å成長させた後、エツチングに
よりゲート電極５を形成した所である。第１図ｂ
はAsの収束イオンビームを用い、ゲート電極の
存在しないソース・ドレイン領域となるべき所
に、50keVで５×1015／cm2の量だけAsを打ち込
み、チヤネルになる部分についてはゲート電極５
を通して500keVの加速エネルギーでソース側か
らドレイン側へ向かつて徐々に濃度が高くなるよ
うに(2)式に従つてビーム電流即ち注入量を制御し
てAsを打ち込んだ所を示している。 第１図ｃはSiO2などの層間絶縁膜７を厚さ約
5000Å推積したのち、コンタクトホールをあけて
金属配線８を施した所である。第１図ｃが本発明
の構造の典型的な一実施例である。 （発明の効果） 異常説明した様に、本発明のMISトランジスタ
では、ある特定のバイアス条件下つまりその回路
に適したバイアス条件下でキヤリアのチヤネルに
沿つた分布が一定になる。従つてExも一定であ
り最も効率良いキヤリアの輸送が行なえる。この
ためオン電流は通常構造のMISトランジスタより
も大きく取れると同時に異常なホツトキヤリアの
発生もない。一方VGがゼロであればトランジス
タは完全にオフ状態となりしかも、ドレイン電圧
が加わつていればチヤネルのドレイン近傍ではｎ
型領域（Asが打ち込まれている領域）が完全に
空乏化するのでオフ状態でも、異常な高電界領域
は発生しない。従つて特定の動作モードに合わせ
て特定のバイアス点で(2)時が成立する様にチヤネ
ル中でのAs分布を決定してやれば多くの場合、
ホツトキヤリア効果を充分抑制しながら、従来
MISトランジスタよりも高速な動作が可能とな
る。 本発明の製造方法いよれば収束イオンビームを
用いているので各トランジスタごとに最適なチヤ
ネル内As分布を形成することが容易にできる。
又、収束イオンビームの位置決めの精度は高いの
で前もつて弱いイオンないしは電子ビームを用い
てゲート電極のエツヂを検出しておけば、ソー
ス・ドレインとゲートのオーバーラツプは通常の
ポリシリコンゲートMISトランジスタのそれより
短くすることができる。
第１図ａ〜ｃは本発明の製造方法を説明するた
めの工程順に示した断面図、第２図は本発明の原
理を説明するための電界分布図である。 １……ｐ型Si基板、２……ソース、３……ドレ
イン、４……ゲート酸化膜、５……ゲート電極、
６……チヤネル表面に打ち込まれたAs、７……
層間絶縁膜、８……金属配線。
めの工程順に示した断面図、第２図は本発明の原
理を説明するための電界分布図である。 １……ｐ型Si基板、２……ソース、３……ドレ
イン、４……ゲート酸化膜、５……ゲート電極、
６……チヤネル表面に打ち込まれたAs、７……
層間絶縁膜、８……金属配線。
Claims (1)
- 【特許請求の範囲】 １ ソース・ドレイン間のチヤネルが形成される
べき半導体表面にｎチヤネルであればドナー、ｐ
チヤネルであればアクセプタとなる不純物QDが QD（ｘ）＝qnS0＋QB0−COX（VG−VD／ＬＸ） （ここでVG及びVDは使用するゲート電圧及び
ドレイン電圧、QB0はチヤネル下の空乏層チヤー
ジ、COXはゲート絶縁膜容量、Ｌはチヤネル長、
ｘはソース端からの距離、nS0は与えられたVGに
対するソース端でのキヤリア面密度である。） で記述される式に従つてソース側からドレイン側
に向つて徐々に濃度が高くなる様にドープされて
いることを特徴とするMISトランジスタ。 ２ チヤネルとなるべき半導体領域上にゲート絶
縁膜を形成したあと、その上にゲート電極を形成
し、しかるのちに収束イオンビーム法を用いて、
ソース・ドレイン及びチヤネルへの不純物導入
を、注入エネルギ及び注入量を制御しながら、一
括して行ない、前記チヤネルが形成されるべき半
導体表面へは、ｎチヤネルであればドナー、ｐチ
ヤネルであればアクセプタとなる不純物QDが QD（ｘ）＝qnS0＋QB0−COX（VG−VD／ＬＸ） （ここでVG及びVDは使用するゲート電圧及び
ドレイン電圧、QB0はチヤネル下の空乏層チヤー
ジ、COXはゲート絶縁膜容量、Ｌはチヤネル長、
ｘはソース端からの距離、nS0は与えられたVGに
対するソース端でのキヤリア面密度である。） で記述される式に従つてソース側からドレイン側
に向つて徐々に濃度が高くなる様にドープするこ
とを特徴とするMISトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19760986A JPS6353975A (ja) | 1986-08-22 | 1986-08-22 | Ｍｉｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19760986A JPS6353975A (ja) | 1986-08-22 | 1986-08-22 | Ｍｉｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6353975A JPS6353975A (ja) | 1988-03-08 |
| JPH0571190B2 true JPH0571190B2 (ja) | 1993-10-06 |
Family
ID=16377317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19760986A Granted JPS6353975A (ja) | 1986-08-22 | 1986-08-22 | Ｍｉｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6353975A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990974A (en) * | 1989-03-02 | 1991-02-05 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor |
| US5369295A (en) * | 1992-01-28 | 1994-11-29 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor with reduced gate and diffusion capacitance |
| US5525822A (en) * | 1991-01-28 | 1996-06-11 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor including doping gradient regions |
| US5440160A (en) * | 1992-01-28 | 1995-08-08 | Thunderbird Technologies, Inc. | High saturation current, low leakage current fermi threshold field effect transistor |
| US5367186A (en) * | 1992-01-28 | 1994-11-22 | Thunderbird Technologies, Inc. | Bounded tub fermi threshold field effect transistor |
| US5543654A (en) * | 1992-01-28 | 1996-08-06 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
| US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
| US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
-
1986
- 1986-08-22 JP JP19760986A patent/JPS6353975A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6353975A (ja) | 1988-03-08 |
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