JPH0560629B2 - - Google Patents
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- JPH0560629B2 JPH0560629B2 JP61152912A JP15291286A JPH0560629B2 JP H0560629 B2 JPH0560629 B2 JP H0560629B2 JP 61152912 A JP61152912 A JP 61152912A JP 15291286 A JP15291286 A JP 15291286A JP H0560629 B2 JPH0560629 B2 JP H0560629B2
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- instruction
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- 238000004458 analytical method Methods 0.000 claims description 16
- 238000004364 calculation method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特にベクトル
演算装置の多項式演算実行する場合の制御方式に
関するものである。
演算装置の多項式演算実行する場合の制御方式に
関するものである。
従来、この種のベクトル演算実行制御装置は、
第２図に示すように、一つの命令コードレジスタ
１と、命令コードレジスタ１にセツトされている
命令コードによつてアドレスされる命令解析装置
５と、ベクトル演算プロセツサの命令実行開始を
指示する命令実行開始指示レジスタ６と、演算制
御部７、と演算部８とから構成されていた。ここ
に命令とは、ベクトル演算プロセツサが実行でき
る演算の最小単位で、例えば加算、減算、乗算等
である。命令は数ビツトの命令コードで定義さ
れ、命令コードによつてベクトル演算プロセツサ
がどう動くかという情報が命令解析装置５に記録
されている。
第２図に示すように、一つの命令コードレジスタ
１と、命令コードレジスタ１にセツトされている
命令コードによつてアドレスされる命令解析装置
５と、ベクトル演算プロセツサの命令実行開始を
指示する命令実行開始指示レジスタ６と、演算制
御部７、と演算部８とから構成されていた。ここ
に命令とは、ベクトル演算プロセツサが実行でき
る演算の最小単位で、例えば加算、減算、乗算等
である。命令は数ビツトの命令コードで定義さ
れ、命令コードによつてベクトル演算プロセツサ
がどう動くかという情報が命令解析装置５に記録
されている。
中央処理装置（図示せず）が命令コードレジス
タ１に命令コードをセツトすることによつて、同
時に命令実行開始指示レジスタ６もセツトされ、
ベクトル演算プロセツサはその命令コードによつ
て命令解析装置５で命令を解読し、その命令に対
する演算動作を開始するようになつていた。
タ１に命令コードをセツトすることによつて、同
時に命令実行開始指示レジスタ６もセツトされ、
ベクトル演算プロセツサはその命令コードによつ
て命令解析装置５で命令を解読し、その命令に対
する演算動作を開始するようになつていた。
上述した従来のベクトル命令実行制御装置は、
一つの命令コードレジスタを用いて命令コードか
ら直接命令解析記憶装置５をアドレスしているの
で、一つの命令（例えば加算）を繰り返し実行す
る場合は、命令コードレジスタ１に一度命令コー
ドをセツトすれば同一命令を繰り返し実行できる
が、複数の命令（例えば乗算と加算）によつて一
つの結果が得られるような多項式のベクトル演算
の場合には、命令コードレジスタ１に命令を交互
にセツトしなければならないという欠点がある。
一つの命令コードレジスタを用いて命令コードか
ら直接命令解析記憶装置５をアドレスしているの
で、一つの命令（例えば加算）を繰り返し実行す
る場合は、命令コードレジスタ１に一度命令コー
ドをセツトすれば同一命令を繰り返し実行できる
が、複数の命令（例えば乗算と加算）によつて一
つの結果が得られるような多項式のベクトル演算
の場合には、命令コードレジスタ１に命令を交互
にセツトしなければならないという欠点がある。
本発明の多項式ベクトル演算実行制御装置は、
中央処理装置の制御のもとで前記中央処理装置と
は独立して演算実行可能で、前記中央処理装置か
ら送られてくる命令コードを保持する命令コード
レジスタと、命令コードの解析装置とを有するベ
クトル演算プロセツサにおいて、現在命令コード
レジスタに格納されている命令が命令コード切り
換えを必要とするか否かを保持する手段と、前記
中央処理装置からセツト可能で命令コードの切り
換えの指定をするための、複数命令のうちどの命
令を実行するかを保持する手段と、前記二つの保
持手段の出力信号によつて命令コードを修飾する
手段とを有することを特徴とするものである。
中央処理装置の制御のもとで前記中央処理装置と
は独立して演算実行可能で、前記中央処理装置か
ら送られてくる命令コードを保持する命令コード
レジスタと、命令コードの解析装置とを有するベ
クトル演算プロセツサにおいて、現在命令コード
レジスタに格納されている命令が命令コード切り
換えを必要とするか否かを保持する手段と、前記
中央処理装置からセツト可能で命令コードの切り
換えの指定をするための、複数命令のうちどの命
令を実行するかを保持する手段と、前記二つの保
持手段の出力信号によつて命令コードを修飾する
手段とを有することを特徴とするものである。
次に、本発明について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示すブロツク図
である。ここでは乗算と加算をして一つの結果が
得られる演算を繰り返し実行する、 Ai←Bi＋Ci×Di（ｉ＝１〜ｎ） …(1) のような形の場合について説明する。
である。ここでは乗算と加算をして一つの結果が
得られる演算を繰り返し実行する、 Ai←Bi＋Ci×Di（ｉ＝１〜ｎ） …(1) のような形の場合について説明する。
第１図を参照すると本実施例は、命令コードを
格能する８ビツトの命令コードレジスタ１と、命
令コードレジスタ１に格納されている命令が命令
コード切り換えを必要とする命令か否かを示す多
項命令レジスタ２と、複数を命令のうちのどの命
令を実行するかを保持する、すなわち命令切り換
え時にビツト反転する１ビツトのレジスタ３と、
これら２つのレジスタ２と３の出力を論理積すな
わちAND回路９の出力である信号線１０１の値
によつて命令コードレジスタ１の出力のビツト７
のみを反転する回路すなわち命令語を修飾する命
令コード変更回路４と、命令解析装置５と、命令
実行開始指示レジスタ６と、演算制御部７と、演
算部８から構成される。
格能する８ビツトの命令コードレジスタ１と、命
令コードレジスタ１に格納されている命令が命令
コード切り換えを必要とする命令か否かを示す多
項命令レジスタ２と、複数を命令のうちのどの命
令を実行するかを保持する、すなわち命令切り換
え時にビツト反転する１ビツトのレジスタ３と、
これら２つのレジスタ２と３の出力を論理積すな
わちAND回路９の出力である信号線１０１の値
によつて命令コードレジスタ１の出力のビツト７
のみを反転する回路すなわち命令語を修飾する命
令コード変更回路４と、命令解析装置５と、命令
実行開始指示レジスタ６と、演算制御部７と、演
算部８から構成される。
前述の(1)式の乗算と加算の命令コードは、ビツ
ト０から７までの８ビツトのうち、ビツト７のみ
異なる様に定義されている。この乗算と加算の命
令は通常の乗算のみの命令、加算のみの命令とは
別のもので、命令解析装置５のこれらの命令のワ
ードには、多項式ベクトル演算用に命令であるこ
とを示す、ビツトに“１”がセツトされている。
ト０から７までの８ビツトのうち、ビツト７のみ
異なる様に定義されている。この乗算と加算の命
令は通常の乗算のみの命令、加算のみの命令とは
別のもので、命令解析装置５のこれらの命令のワ
ードには、多項式ベクトル演算用に命令であるこ
とを示す、ビツトに“１”がセツトされている。
なおこの式(1)を実行する場合には、中央処理装
置が自身が持つているソフトウエアの命令語から
命令コードを解読し、ベクトル演算プロセツサで
処理すべき命令であると解読した場合はベクトル
演算プロセツサに指示を出すようになつている。
そしてオペランドアドレスは中央処理装置自身が
持つている命令語の中のアドレスシラブルを展開
することによつて得てオペランドのメモリアクセ
スを行う。従つてベクトル演算プロセツサはデー
タのやり取りのみ行うように成つている。また中
央処理装置のプログラムカウンタは中央処理装置
自身が持つているソフトウエアの命令語によつて
カウントアツプされる。
置が自身が持つているソフトウエアの命令語から
命令コードを解読し、ベクトル演算プロセツサで
処理すべき命令であると解読した場合はベクトル
演算プロセツサに指示を出すようになつている。
そしてオペランドアドレスは中央処理装置自身が
持つている命令語の中のアドレスシラブルを展開
することによつて得てオペランドのメモリアクセ
スを行う。従つてベクトル演算プロセツサはデー
タのやり取りのみ行うように成つている。また中
央処理装置のプログラムカウンタは中央処理装置
自身が持つているソフトウエアの命令語によつて
カウントアツプされる。
まず、始めに、命令コードレジスタ１に乗算の
命令が図示してない中央処理装置によつてセツト
され、同時に命令実行開始指示レジスタ６もセツ
トされる。この最初の命令セツト時には中央処理
装置によつて２つのレジスタ２と３とは“０”に
リセツトされているので、レジスタ１にセツトさ
れた命令コードは、そのまま、信号線１０２を通
じて命令解析装置５のアドレスとなる。そこで乗
算命令が解読され、命令の実行が開始される。ま
た、命令解析装置５のこのワードの多項式ベクト
ル演算用の命令であることを示すビツトが“１”
であることによつて、多項命令レシスタ２に
“１”がセツトされる。
命令が図示してない中央処理装置によつてセツト
され、同時に命令実行開始指示レジスタ６もセツ
トされる。この最初の命令セツト時には中央処理
装置によつて２つのレジスタ２と３とは“０”に
リセツトされているので、レジスタ１にセツトさ
れた命令コードは、そのまま、信号線１０２を通
じて命令解析装置５のアドレスとなる。そこで乗
算命令が解読され、命令の実行が開始される。ま
た、命令解析装置５のこのワードの多項式ベクト
ル演算用の命令であることを示すビツトが“１”
であることによつて、多項命令レシスタ２に
“１”がセツトされる。
中央処理装置のこの乗算命令に関するベクトル
演算プロセツサへの指示が終わると、中央処理装
置はベクトル演算プロセツサに対して次の命令
（加算）の実行開始を指示する。それによつて命
令実行開始レジスタ６がセツトされるとともに、
命令切替レジスタ３が反転して信号線１０１に
“１”が立ち、これにより命令コードレジスタ１
の出力のビツト７が反転し、信号線１０２には加
算の命令コードが見えるようになる。そして命令
解析装置５によつて解読され加算命令が実行され
る。
演算プロセツサへの指示が終わると、中央処理装
置はベクトル演算プロセツサに対して次の命令
（加算）の実行開始を指示する。それによつて命
令実行開始レジスタ６がセツトされるとともに、
命令切替レジスタ３が反転して信号線１０１に
“１”が立ち、これにより命令コードレジスタ１
の出力のビツト７が反転し、信号線１０２には加
算の命令コードが見えるようになる。そして命令
解析装置５によつて解読され加算命令が実行され
る。
次に乗算命令を実行するときには、中央処理装
置がベクトル演算プロセツサに命令実行開始の指
示を送ると、再び命令切換レジスタ３が反転して
“０”となり、信号線１０２は、もとの乗算の命
令コードになる。
置がベクトル演算プロセツサに命令実行開始の指
示を送ると、再び命令切換レジスタ３が反転して
“０”となり、信号線１０２は、もとの乗算の命
令コードになる。
第３図は本発明の第２の実施例を示すブロツク
図である。本実施例についても前記実施例と同様
の演算について説明する。従つて乗算命令と加算
命令の命令コードと、命令解析装置の内容は第一
の実施例と同じである。
図である。本実施例についても前記実施例と同様
の演算について説明する。従つて乗算命令と加算
命令の命令コードと、命令解析装置の内容は第一
の実施例と同じである。
まず命令コードレジスタ１に乗算命令がセツト
される。このとき命令切替レジスタ３は“０”に
リセツトされているので、信号線１０２には乗算
命令のコードが見えて乗算命令の実行を開始す
る。命令解析装置５のこの乗算命令のワードの多
項式ベクトル演算用命令を示すビツトは“１”で
あるので、信号線１０３は“１”になる。そして
中央処理装置が次の加算命令の開始指示の信号を
出すと、信号線１０４に“１”が立ち、命令実行
開始レジスタ６がセツトされるとともに、命令切
換レジスタ３は、信号線１０３が“１”で信号線
１０４に“１”が立つたことによつて反転する。
したがつて信号線１０２は加算命令のコードにな
る。この加算命令も、多項式ベクトル演算用命令
を示すビツトは“１”なので信号線１０３は
“１”になつている。そして次に乗算命令開始指
示がくれば、再びレジスタ３は反転して信号線１
０２は乗算命令のコードとなる。
される。このとき命令切替レジスタ３は“０”に
リセツトされているので、信号線１０２には乗算
命令のコードが見えて乗算命令の実行を開始す
る。命令解析装置５のこの乗算命令のワードの多
項式ベクトル演算用命令を示すビツトは“１”で
あるので、信号線１０３は“１”になる。そして
中央処理装置が次の加算命令の開始指示の信号を
出すと、信号線１０４に“１”が立ち、命令実行
開始レジスタ６がセツトされるとともに、命令切
換レジスタ３は、信号線１０３が“１”で信号線
１０４に“１”が立つたことによつて反転する。
したがつて信号線１０２は加算命令のコードにな
る。この加算命令も、多項式ベクトル演算用命令
を示すビツトは“１”なので信号線１０３は
“１”になつている。そして次に乗算命令開始指
示がくれば、再びレジスタ３は反転して信号線１
０２は乗算命令のコードとなる。
この実施例の場合の多項式ベクトル演算実行中
であることを認識する手段は、命令解析装置５の
多項式ベクトル演算用命令であることを示すビツ
トである。
であることを認識する手段は、命令解析装置５の
多項式ベクトル演算用命令であることを示すビツ
トである。
第４図は実施例の第３の実施例を示すブロツク
図である。本実施例の場合、多項式ベクトル演算
実行中であることは中央処理装置が認識してお
り、その場合の中央処理装置からベクトル演算プ
ロセスサへの命令開始指示は、特別な指示信号が
設けられていて、その特別の命令によつて命令実
行開始指示レジスタ６がセツトされ、命令切換レ
ジスタ３が反転するようになつている。この場合
命令解析装置には多項式ベクトル演算命令を示す
ビツトが不要となるので、加算のみの命令、乗算
のみの命令と共用できる。なお命令切り換えを必
要としない演算の命令開始指示は、命令切替レジ
スタ３を反転しない別の指示信号によつて行なわ
れる。
図である。本実施例の場合、多項式ベクトル演算
実行中であることは中央処理装置が認識してお
り、その場合の中央処理装置からベクトル演算プ
ロセスサへの命令開始指示は、特別な指示信号が
設けられていて、その特別の命令によつて命令実
行開始指示レジスタ６がセツトされ、命令切換レ
ジスタ３が反転するようになつている。この場合
命令解析装置には多項式ベクトル演算命令を示す
ビツトが不要となるので、加算のみの命令、乗算
のみの命令と共用できる。なお命令切り換えを必
要としない演算の命令開始指示は、命令切替レジ
スタ３を反転しない別の指示信号によつて行なわ
れる。
以上説明したように本発明は、現在実行中の命
令が多項式演算の命令であることを示す手段と命
令切り換えレジスタを有して、この手段とレジス
タの値によつて命令コードを変更することによ
り、命令コードレジスタに遂次セツトすることな
く異なる命令の実行が可能のなり、多項式ベクト
ル演算を高速に実行できる効果がある。
令が多項式演算の命令であることを示す手段と命
令切り換えレジスタを有して、この手段とレジス
タの値によつて命令コードを変更することによ
り、命令コードレジスタに遂次セツトすることな
く異なる命令の実行が可能のなり、多項式ベクト
ル演算を高速に実行できる効果がある。
第１図は、本発明の一実施例の構成図、第２図
は従来のベクトル演算プロセツサの本発明に関す
る部分の概略構成図、第３図及び第４図は本発明
の第２及び第３の実施例の構成図である。 記号の説明：１は命令コードレジスタ、２は多
項式命令指示レジスタ、３は命令切換レジスタ、
４は命令コード変更回路、５は命令解析装置、６
は命令実行開始指示レジスタ、７は演算制御部、
８は演算部、９はAND回路をそれぞれあらわし
ている。
は従来のベクトル演算プロセツサの本発明に関す
る部分の概略構成図、第３図及び第４図は本発明
の第２及び第３の実施例の構成図である。 記号の説明：１は命令コードレジスタ、２は多
項式命令指示レジスタ、３は命令切換レジスタ、
４は命令コード変更回路、５は命令解析装置、６
は命令実行開始指示レジスタ、７は演算制御部、
８は演算部、９はAND回路をそれぞれあらわし
ている。
Claims (1)
- １ 中央処理装置の制御のもとで前記中央処理装
置とは独立して演算実行可能で、前記中央処理装
置から送られてくる命令コードを保持する命令コ
ードレジスタと、命令コードの解析装置とを有す
るベクトル演算プロセツサにおいて、現在命令コ
ードレジスタに格納されている命令が命令コード
切り換えを必要とするか否かを保持する手段と、
前記中央処理装置からセツト可能で命令コードの
切り換えの指定をするための、複数命令の内のど
の命令を実行するかを保持する手段と、前記二つ
の保持手段の出力信号によつて命令コードを修飾
する手段とを有することを特徴とする多項式ベク
トル演算実行制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152912A JPS638971A (ja) | 1986-06-30 | 1986-06-30 | 多項式ベクトル演算実行制御装置 |
| FR878709227A FR2600794B1 (fr) | 1986-06-30 | 1987-06-30 | Systeme de commande d'operations arithmetiques sur des vecteurs polynomiaux |
| US07/067,957 US4831572A (en) | 1986-06-30 | 1987-06-30 | Polynomial vector arithmetic operation control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152912A JPS638971A (ja) | 1986-06-30 | 1986-06-30 | 多項式ベクトル演算実行制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS638971A JPS638971A (ja) | 1988-01-14 |
| JPH0560629B2 true JPH0560629B2 (ja) | 1993-09-02 |
Family
ID=15550858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61152912A Granted JPS638971A (ja) | 1986-06-30 | 1986-06-30 | 多項式ベクトル演算実行制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4831572A (ja) |
| JP (1) | JPS638971A (ja) |
| FR (1) | FR2600794B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800071A (nl) * | 1988-01-13 | 1989-08-01 | Philips Nv | Dataprocessorsysteem en videoprocessorsysteem, voorzien van een dergelijk dataprocessorsysteem. |
| US5280620A (en) * | 1988-12-16 | 1994-01-18 | U.S. Philips Corporation | Coupling network for a data processor, including a series connection of a cross-bar switch and an array of silos |
| US5440749A (en) * | 1989-08-03 | 1995-08-08 | Nanotronics Corporation | High performance, low cost microprocessor architecture |
| US5596763A (en) * | 1993-11-30 | 1997-01-21 | Texas Instruments Incorporated | Three input arithmetic logic unit forming mixed arithmetic and boolean combinations |
| KR100206887B1 (ko) * | 1995-12-31 | 1999-07-01 | 구본준 | 프로그램 오동작 방지를 위한 씨피유 |
| US5964543A (en) * | 1996-04-03 | 1999-10-12 | Dai Nippon Printing Co., Ltd. | Roll-shaped image-receiving sheet for thermal transfer printing and process for forming images thereon |
| US6832309B2 (en) | 2000-02-14 | 2004-12-14 | Oki Electric Industry Co., Ltd. | Generation of modified commands repeatedly from feedback or base command |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3764988A (en) * | 1971-03-01 | 1973-10-09 | Hitachi Ltd | Instruction processing device using advanced control system |
| US3889242A (en) * | 1971-10-04 | 1975-06-10 | Burroughs Corp | Modifiable computer function decoder |
| JPS5245232A (en) * | 1975-10-08 | 1977-04-09 | Hitachi Ltd | Micro program modification circuit |
| US4697250A (en) * | 1983-08-22 | 1987-09-29 | Amdahl Corporation | Flexible computer control unit |
-
1986
- 1986-06-30 JP JP61152912A patent/JPS638971A/ja active Granted
-
1987
- 1987-06-30 FR FR878709227A patent/FR2600794B1/fr not_active Expired - Fee Related
- 1987-06-30 US US07/067,957 patent/US4831572A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2600794B1 (fr) | 1990-03-02 |
| JPS638971A (ja) | 1988-01-14 |
| FR2600794A1 (fr) | 1987-12-31 |
| US4831572A (en) | 1989-05-16 |
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| KR100188374B1 (ko) | 연산처리장치 | |
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