JPH0555905A - Ｃｍｏｓ論理ゲート - Google Patents
Ｃｍｏｓ論理ゲートInfo
- Publication number
- JPH0555905A JPH0555905A JP3214926A JP21492691A JPH0555905A JP H0555905 A JPH0555905 A JP H0555905A JP 3214926 A JP3214926 A JP 3214926A JP 21492691 A JP21492691 A JP 21492691A JP H0555905 A JPH0555905 A JP H0555905A
- Authority
- JP
- Japan
- Prior art keywords
- logic gate
- power supply
- cmos logic
- external power
- driven
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Abstract
(57)【要約】
【構成】内部電源端子（電位ＶINT ）で駆動されるＣＭ
ＯＳ論理ゲートからの信号Ｓ1 が入力され、外部電源端
子（電位ＶCC）で駆動されるＣＭＯＳ論理ゲートを構成
するＮＭＯＳトランジスタＮ1 のソース電極と接地端子
３との間に、ＮＭＯＳトランジスタＮ3 を直列に接続す
る。ＮＭＯＳトランジスタＮ3 のゲートに外部電源電位
ＶCCを与える。 【効果】出力信号ＯＵＴの“Ｈ”から“Ｌ”への遷移時
間と、“Ｈ”から“Ｌ”への遷移時間とをほぼ同じくで
きるので、外部電源電位ＶCCの変動のマージンを広くす
ることができる。
ＯＳ論理ゲートからの信号Ｓ1 が入力され、外部電源端
子（電位ＶCC）で駆動されるＣＭＯＳ論理ゲートを構成
するＮＭＯＳトランジスタＮ1 のソース電極と接地端子
３との間に、ＮＭＯＳトランジスタＮ3 を直列に接続す
る。ＮＭＯＳトランジスタＮ3 のゲートに外部電源電位
ＶCCを与える。 【効果】出力信号ＯＵＴの“Ｈ”から“Ｌ”への遷移時
間と、“Ｈ”から“Ｌ”への遷移時間とをほぼ同じくで
きるので、外部電源電位ＶCCの変動のマージンを広くす
ることができる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ論理ゲートに関
し、特に内部電源を持つ半導体集積回路におけるＣＭＯ
Ｓ論理ゲートに関する。
し、特に内部電源を持つ半導体集積回路におけるＣＭＯ
Ｓ論理ゲートに関する。
【０００２】
【従来の技術】最近、ダイナミックＲＡＭなどの半導体
集積回路（以後、集積回路と記す）において、内部電源
を持つものが多くなってきている。
集積回路（以後、集積回路と記す）において、内部電源
を持つものが多くなってきている。
【０００３】ここで、集積回路の外部への出力信号のレ
ベルについて言えば、上述のような内部電源を持つ集積
回路においても、外部への出力信号としては、外部電源
のみの集積回路の出力信号と同じレベルであることが要
求される。
ベルについて言えば、上述のような内部電源を持つ集積
回路においても、外部への出力信号としては、外部電源
のみの集積回路の出力信号と同じレベルであることが要
求される。
【０００４】この種の集積回路の出力部分における従来
の論理ゲートの構成の一例を、図２（ａ）に示す。図２
（ａ）を参照すると、このＣＭＯＳ論理ゲートでは、内
部電源端子１（電位ＶINT ）で駆動されるＣＭＯＳ論理
ゲートの出力Ｓ1 は、外部電源端子（電位ＶCC）で駆動
されるＣＭＯＳ論理ゲートに入力され、０〜ＶINT の振
幅の入力信号ＩＮが０〜ＶCCの振幅の出力信号ＯＵＴに
変換される。
の論理ゲートの構成の一例を、図２（ａ）に示す。図２
（ａ）を参照すると、このＣＭＯＳ論理ゲートでは、内
部電源端子１（電位ＶINT ）で駆動されるＣＭＯＳ論理
ゲートの出力Ｓ1 は、外部電源端子（電位ＶCC）で駆動
されるＣＭＯＳ論理ゲートに入力され、０〜ＶINT の振
幅の入力信号ＩＮが０〜ＶCCの振幅の出力信号ＯＵＴに
変換される。
【０００５】従来のＣＭＯＳ論理ゲートの他の例を図２
（ｂ）に示す。このＣＭＯＳ論理ゲートは、図２（ｂ）
に示すＣＭＯＳ論理ゲートの欠点を改善したものであ
る。すなわち図２（ａ）に示すものの場合には、信号Ｓ
1 が“Ｈ”で出力信号ＯＵＴが“Ｌ”のとき、ＶCC＞Ｖ
INT ＋ＶTP（但し、ＶTPはＰＭＯＳトランジスタＰ1 の
しきい値電圧）であるとＰＭＯＳトランジスタＰ1 が完
全にはオフしないので、この欠点を改善している。図２
（ｂ）を参照すると、このＣＭＯＳ論理ゲートには、ト
ランスファーゲートのＮＭＯＳトランジスタＮ2 が設け
られている。そして、このＮＭＯＳトランジスタＮ2 に
よって分離されたＰＭＯＳトランスタＰ1 のゲート電極
に、出力信号ＯＵＴを反転して入力するためのフィード
バック用のＰＭＯＳトランジスタＰ2 を接続し、ＰＭＯ
ＳトランジスタＰ1 が完全にオフするようにしている。
（ｂ）に示す。このＣＭＯＳ論理ゲートは、図２（ｂ）
に示すＣＭＯＳ論理ゲートの欠点を改善したものであ
る。すなわち図２（ａ）に示すものの場合には、信号Ｓ
1 が“Ｈ”で出力信号ＯＵＴが“Ｌ”のとき、ＶCC＞Ｖ
INT ＋ＶTP（但し、ＶTPはＰＭＯＳトランジスタＰ1 の
しきい値電圧）であるとＰＭＯＳトランジスタＰ1 が完
全にはオフしないので、この欠点を改善している。図２
（ｂ）を参照すると、このＣＭＯＳ論理ゲートには、ト
ランスファーゲートのＮＭＯＳトランジスタＮ2 が設け
られている。そして、このＮＭＯＳトランジスタＮ2 に
よって分離されたＰＭＯＳトランスタＰ1 のゲート電極
に、出力信号ＯＵＴを反転して入力するためのフィード
バック用のＰＭＯＳトランジスタＰ2 を接続し、ＰＭＯ
ＳトランジスタＰ1 が完全にオフするようにしている。
【０００６】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓ論理ゲートでは、ＶCC＞ＶINT ＋ＶTPのとき、ＰＭＯ
ＳトランジスタＰ1 が完全にはオフしない、或いはフィ
ードバックがかかるまでの間完全にはオフしない。この
ため、出力信号ＯＵＴが“Ｈ”から“Ｌ”に遷移する時
の遷移時間が長くなり、集積回路の電源電圧のマージン
がせまくなるという欠点があった。
Ｓ論理ゲートでは、ＶCC＞ＶINT ＋ＶTPのとき、ＰＭＯ
ＳトランジスタＰ1 が完全にはオフしない、或いはフィ
ードバックがかかるまでの間完全にはオフしない。この
ため、出力信号ＯＵＴが“Ｈ”から“Ｌ”に遷移する時
の遷移時間が長くなり、集積回路の電源電圧のマージン
がせまくなるという欠点があった。
【０００７】
【課題を解決するための手段】本発明のＣＭＯＳ論理ゲ
ートは、内部電源により駆動されるＣＭＯＳ論理ゲート
からの信号が入力され、外部電源で駆動されるＣＭＯＳ
論理ゲートにおいて、前記外部電源で駆動されるＣＭＯ
Ｓ論理ゲートを構成するＮチャンネルＭＯＳ電界効果型
トランジスタの接地側電極と接地端子との間に、ゲート
電位を前記外部電源の電位とするＮチャンネルＭＯＳ電
界効果型トランジスタを直列に接続したことを特徴とし
ている。
ートは、内部電源により駆動されるＣＭＯＳ論理ゲート
からの信号が入力され、外部電源で駆動されるＣＭＯＳ
論理ゲートにおいて、前記外部電源で駆動されるＣＭＯ
Ｓ論理ゲートを構成するＮチャンネルＭＯＳ電界効果型
トランジスタの接地側電極と接地端子との間に、ゲート
電位を前記外部電源の電位とするＮチャンネルＭＯＳ電
界効果型トランジスタを直列に接続したことを特徴とし
ている。
【０００８】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１（ａ）は本発明の第１の実施
例の回路図である。図１（ａ）を参照すると、本実施例
は図２（ａ）に示す従来のＣＭＯＳ論理ゲートに本発明
を適用したものであって、ＮＭＯＳトランジスタＮ1 の
ソース電極と接地端子３との間にＮＭＯＳトランジスタ
Ｎ3 が接続されている。このＮＭＯＳトランジスタＮ3
のゲート電極には、外部電源端子２の電位ＶCCが与えら
れている。
を参照して説明する。図１（ａ）は本発明の第１の実施
例の回路図である。図１（ａ）を参照すると、本実施例
は図２（ａ）に示す従来のＣＭＯＳ論理ゲートに本発明
を適用したものであって、ＮＭＯＳトランジスタＮ1 の
ソース電極と接地端子３との間にＮＭＯＳトランジスタ
Ｎ3 が接続されている。このＮＭＯＳトランジスタＮ3
のゲート電極には、外部電源端子２の電位ＶCCが与えら
れている。
【０００９】図２（ａ）に示す従来のＣＭＯＳ論理ゲー
トでは、ＰＭＯＳトランジスタＰ1 の負荷駆動能力は
（ＶCC＋ＶTP）2 に比例するのに対し、ＮＭＯＳトラン
ジスタＮ1 の負荷駆動能力は（ＶINT −ＶTN) （但し、
ＶTNはＮＭＯＳトランジスタＮ1 のしきい値電圧）に比
例する。従って出力信号ＯＵＴの“Ｈ”から“Ｌ”への
遷移時間は、外部電源電位ＶCCが高くなるとむしろ遅く
なってしまう。
トでは、ＰＭＯＳトランジスタＰ1 の負荷駆動能力は
（ＶCC＋ＶTP）2 に比例するのに対し、ＮＭＯＳトラン
ジスタＮ1 の負荷駆動能力は（ＶINT −ＶTN) （但し、
ＶTNはＮＭＯＳトランジスタＮ1 のしきい値電圧）に比
例する。従って出力信号ＯＵＴの“Ｈ”から“Ｌ”への
遷移時間は、外部電源電位ＶCCが高くなるとむしろ遅く
なってしまう。
【００１０】これに対して、図１（ａ）に示す本実施例
のＣＭＯＳ論理ゲートでは、“Ｈ”から“Ｌ”に遷移す
るための駆動能力は、ＮＭＯＳトランジスタＮ1 のチャ
ンネル幅対チャンネル長の比をＮＭＯＳトランジスタＮ
3のそれに対して十分大きくしておけば、（ＶCC−
ＶTN）2 に比例する。従って、外部電源電位ＶCCが大き
くなると、“Ｈ”から“Ｌ”への遷移時間は速くなる。
そして、ＰＭＯＳトランジスタＰ1 のしきい値電圧ＶTP
とＮＭＯＳトランジスタＮ1 のしきい値電圧ＶTNとがほ
ぼ同じことから、“Ｈ“から“Ｌ”への遷移時間と、
“Ｌ”から“Ｈ”への遷移時間とがほぼ等しくなり、外
部電源電位ＶCCの変動のマージンが広くなる。
のＣＭＯＳ論理ゲートでは、“Ｈ”から“Ｌ”に遷移す
るための駆動能力は、ＮＭＯＳトランジスタＮ1 のチャ
ンネル幅対チャンネル長の比をＮＭＯＳトランジスタＮ
3のそれに対して十分大きくしておけば、（ＶCC−
ＶTN）2 に比例する。従って、外部電源電位ＶCCが大き
くなると、“Ｈ”から“Ｌ”への遷移時間は速くなる。
そして、ＰＭＯＳトランジスタＰ1 のしきい値電圧ＶTP
とＮＭＯＳトランジスタＮ1 のしきい値電圧ＶTNとがほ
ぼ同じことから、“Ｈ“から“Ｌ”への遷移時間と、
“Ｌ”から“Ｈ”への遷移時間とがほぼ等しくなり、外
部電源電位ＶCCの変動のマージンが広くなる。
【００１１】次に、本発明の第２の実施例について述べ
る。図１（ｂ）は本発明の実施例の回路図である。図１
（ｂ）を参照すると、本実施例は図２（ｂ）に示す従来
のＣＭＯＳ論理ゲートに本発明を適用したものである。
本実施例でも、ＮＭＯＳトランジスタＮ3 は、第１の実
施例におけると同様の作用をし、第１の実施例と同様の
効果が得られる。
る。図１（ｂ）は本発明の実施例の回路図である。図１
（ｂ）を参照すると、本実施例は図２（ｂ）に示す従来
のＣＭＯＳ論理ゲートに本発明を適用したものである。
本実施例でも、ＮＭＯＳトランジスタＮ3 は、第１の実
施例におけると同様の作用をし、第１の実施例と同様の
効果が得られる。
【００１２】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
論理ゲートでは、外部電源によって駆動されるＣＭＯＳ
論理ゲートに対して、このＣＭＯＳ論理ゲートを構成す
るＮＭＯＳトランジスタのソース電極と接地端子との間
にＮＭＯＳトランジスタを直列に接続し、このＮＭＯＳ
トランジスタのゲート電位を外部電源電位にすることに
より、ＣＭＯＳ論理ゲートの“Ｈ”から“Ｌ”への遷移
時間と“Ｌ”から“Ｈ”への遷移時間の外部電源電圧異
存性をほぼ同じにしている。
論理ゲートでは、外部電源によって駆動されるＣＭＯＳ
論理ゲートに対して、このＣＭＯＳ論理ゲートを構成す
るＮＭＯＳトランジスタのソース電極と接地端子との間
にＮＭＯＳトランジスタを直列に接続し、このＮＭＯＳ
トランジスタのゲート電位を外部電源電位にすることに
より、ＣＭＯＳ論理ゲートの“Ｈ”から“Ｌ”への遷移
時間と“Ｌ”から“Ｈ”への遷移時間の外部電源電圧異
存性をほぼ同じにしている。
【００１３】このことにより、本発明によれば、ＣＭＯ
Ｓ論理ゲートを使った集積回路の外部電源のマージンを
広くすることができる。
Ｓ論理ゲートを使った集積回路の外部電源のマージンを
広くすることができる。
【図面の簡単な説明】
【図１】分図（ａ）は、本発明の第１の実施例の回路図
である。 分図（ｂ）は、本発明の第２の実施例の回路図である。
である。 分図（ｂ）は、本発明の第２の実施例の回路図である。
【図２】分図（ａ）は、従来のＣＭＯＳ論理ゲートの一
例の回路図である。 分図（ｂ）は、従来のＣＭＯＳ論理ゲートの他の例の回
路図である。
例の回路図である。 分図（ｂ）は、従来のＣＭＯＳ論理ゲートの他の例の回
路図である。
１ 内部電源端子 ２ 外部電源端子 ３ 接地端子 Ｐ1 ，Ｐ2 ＰＭＯＳトランジスタ Ｎ1 ，Ｎ2 ，Ｎ3 ＮＭＯＳトランジスタ ＩＮ 入力信号 ＯＵＴ 出力信号 Ｓ1 信号
Claims (1)
- 【請求項１】 内部電源により駆動されるＣＭＯＳ論理
ゲートからの信号が入力され、外部電源で駆動されるＣ
ＭＯＳ論理ゲートにおいて、 前記外部電源で駆動されるＣＭＯＳ論理ゲートを構成す
るＮチャンネルＭＯＳ電界効果型トランジスタの接地側
電極と接地端子との間に、ゲート電位を前記外部電源の
電位とするＮチャンネルＭＯＳ電界効果型トランジスタ
を直列に接続したことを特徴とするＣＭＯＳ論理ゲー
ト。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214926A JPH0555905A (ja) | 1991-08-27 | 1991-08-27 | Ｃｍｏｓ論理ゲート |
| US07/937,055 US5289061A (en) | 1991-08-27 | 1992-08-26 | Output gate for a semiconductor IC |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214926A JPH0555905A (ja) | 1991-08-27 | 1991-08-27 | Ｃｍｏｓ論理ゲート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555905A true JPH0555905A (ja) | 1993-03-05 |
Family
ID=16663867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214926A Pending JPH0555905A (ja) | 1991-08-27 | 1991-08-27 | Ｃｍｏｓ論理ゲート |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5289061A (ja) |
| JP (1) | JPH0555905A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493020B1 (ko) * | 2002-07-05 | 2005-06-07 | 삼성전자주식회사 | 고 주파수 동작을 위한 출력 드라이버를 구비하는 반도체메모리 장치 |
| KR100609994B1 (ko) * | 1999-07-08 | 2006-08-09 | 삼성전자주식회사 | 저 누설전류특성을 가지는 반도체 장치의 데이터 출력회로 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593622B2 (en) * | 2001-05-02 | 2003-07-15 | International Rectifier Corporation | Power mosfet with integrated drivers in a common package |
| JP5430507B2 (ja) * | 2009-07-02 | 2014-03-05 | アーム・リミテッド | 電圧レベルシフタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230220A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 相補性絶縁ゲ−ト型論理回路 |
| JPH0318277A (ja) * | 1989-06-15 | 1991-01-25 | Matsushita Electric Works Ltd | インバータ装置 |
| JPH0369210A (ja) * | 1989-08-08 | 1991-03-25 | Nec Ic Microcomput Syst Ltd | レベルシフター回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920006438B1 (ko) * | 1985-04-22 | 1992-08-06 | 엘 에스 아이 로직 코포레이션 | 슬루 레이트(slew rate)가 제어되는 고속 CMOS 버퍼 |
| US4721866A (en) * | 1985-11-21 | 1988-01-26 | Digital Equipment Corporation | CMOS current switching circuit |
| JPH0691444B2 (ja) * | 1987-02-25 | 1994-11-14 | 三菱電機株式会社 | 相補形絶縁ゲ−トインバ−タ |
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| US5187686A (en) * | 1990-02-14 | 1993-02-16 | Zilog, Inc. | Control circuit having outputs with differing rise and fall times |
| JP2635805B2 (ja) * | 1990-07-31 | 1997-07-30 | 株式会社東芝 | 低ノイズ型出力バッファ回路 |
| US5155382A (en) * | 1992-02-07 | 1992-10-13 | Digital Equipment Corporation | Two-stage CMOS latch with single-wire clock |
-
1991
- 1991-08-27 JP JP3214926A patent/JPH0555905A/ja active Pending
-
1992
- 1992-08-26 US US07/937,055 patent/US5289061A/en not_active Expired - Lifetime
Patent Citations (3)
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| JPS62230220A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 相補性絶縁ゲ−ト型論理回路 |
| JPH0318277A (ja) * | 1989-06-15 | 1991-01-25 | Matsushita Electric Works Ltd | インバータ装置 |
| JPH0369210A (ja) * | 1989-08-08 | 1991-03-25 | Nec Ic Microcomput Syst Ltd | レベルシフター回路 |
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|---|---|---|---|---|
| KR100609994B1 (ko) * | 1999-07-08 | 2006-08-09 | 삼성전자주식회사 | 저 누설전류특성을 가지는 반도체 장치의 데이터 출력회로 |
| KR100493020B1 (ko) * | 2002-07-05 | 2005-06-07 | 삼성전자주식회사 | 고 주파수 동작을 위한 출력 드라이버를 구비하는 반도체메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5289061A (en) | 1994-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970826 |