JPH05252529A - 位相差補正方法及び装置 - Google Patents
位相差補正方法及び装置Info
- Publication number
- JPH05252529A JPH05252529A JP4567592A JP4567592A JPH05252529A JP H05252529 A JPH05252529 A JP H05252529A JP 4567592 A JP4567592 A JP 4567592A JP 4567592 A JP4567592 A JP 4567592A JP H05252529 A JPH05252529 A JP H05252529A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase difference
- level
- video signals
- test pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 短時間で、かつ、十分な精度で、Ｒ，Ｇ，Ｂ
信号間の位相差を調整する方法及び装置を提供すること
である。 【構成】 Ｒ，Ｇ，Ｂのビデオ信号を入力してクロック
パルスを発生させ、Ｒ，Ｇ，Ｂのビデオ信号のそれぞれ
をそれぞれの同期信号から等しい遅延時間後に前記クロ
ックパルスの１周期分だけ信号レベルを変化させたテス
トパターン信号を発生させ、このテストパターン信号を
伝送し、この伝送されたテストパターン信号のＲ，Ｇ，
Ｂそれぞれの信号の前記クロックパルスの１周期分だけ
のレベルの変化の位相を前記Ｒ，Ｇ，Ｂのビデオ信号の
いずれか一の同期信号を基準として検出する。
信号間の位相差を調整する方法及び装置を提供すること
である。 【構成】 Ｒ，Ｇ，Ｂのビデオ信号を入力してクロック
パルスを発生させ、Ｒ，Ｇ，Ｂのビデオ信号のそれぞれ
をそれぞれの同期信号から等しい遅延時間後に前記クロ
ックパルスの１周期分だけ信号レベルを変化させたテス
トパターン信号を発生させ、このテストパターン信号を
伝送し、この伝送されたテストパターン信号のＲ，Ｇ，
Ｂそれぞれの信号の前記クロックパルスの１周期分だけ
のレベルの変化の位相を前記Ｒ，Ｇ，Ｂのビデオ信号の
いずれか一の同期信号を基準として検出する。
Description
【０００１】
【産業上の利用分野】本発明は、Ｒ，Ｇ，Ｂ方式のビデ
オ信号を処理する装置に関し、とくに伝送によるＲ，
Ｇ，Ｂ各信号間の位相差を検出してビデオプリンタにお
ける位相差を補正するための位相差補正方法と装置に関
する。
オ信号を処理する装置に関し、とくに伝送によるＲ，
Ｇ，Ｂ各信号間の位相差を検出してビデオプリンタにお
ける位相差を補正するための位相差補正方法と装置に関
する。
【０００２】
【従来の技術】特開平１−２９３７８７号公報に示す遅
延誤差補正装置では、アナログＲ，Ｇ，Ｂ信号のそれぞ
れのブランキング期間に３値同期信号の付加された特別
な規格の信号を対象とし、ＰＬＬ回路により水平同期信
号に同期したクロックを発生させておき、この３値同期
信号をまずこのクロックでそれぞれサンプリングするこ
とによりクロック周期単位以下の補正を行い、ついでＦ
ＩＦＯ (First In FirstOut) 回路に書込み読み出すこ
とにより入出力信号間の遅延誤差を検出しこの検出され
た誤差に応じてシフトレジスタの遅延量を変化させるこ
とによりクロック周期単位以下の補正を行なう。このよ
うにして例えばＧ信号を基準としてＲ，Ｂ信号の遅延誤
差を補正することができる。
延誤差補正装置では、アナログＲ，Ｇ，Ｂ信号のそれぞ
れのブランキング期間に３値同期信号の付加された特別
な規格の信号を対象とし、ＰＬＬ回路により水平同期信
号に同期したクロックを発生させておき、この３値同期
信号をまずこのクロックでそれぞれサンプリングするこ
とによりクロック周期単位以下の補正を行い、ついでＦ
ＩＦＯ (First In FirstOut) 回路に書込み読み出すこ
とにより入出力信号間の遅延誤差を検出しこの検出され
た誤差に応じてシフトレジスタの遅延量を変化させるこ
とによりクロック周期単位以下の補正を行なう。このよ
うにして例えばＧ信号を基準としてＲ，Ｂ信号の遅延誤
差を補正することができる。
【０００３】特開昭６３−１２８５号公報に示す伝送方
式では、Ｒ，Ｇ，Ｂビデオ信号をデジタル変換してから
多重化し、この多重化された信号を１系統の信号として
伝送する。
式では、Ｒ，Ｇ，Ｂビデオ信号をデジタル変換してから
多重化し、この多重化された信号を１系統の信号として
伝送する。
【０００４】
【発明が解決しようとする課題】しかし、特開平１−２
９３７８７号公報はハイビジョン信号の伝送に関するも
のであって、特別な規格の信号を対象とし、同期信号の
重畳したビデオ信号を並列にそれぞれ処理するため、同
期分離器やＡＤ変換器もそれぞれ必要となり装置が高価
となる。
９３７８７号公報はハイビジョン信号の伝送に関するも
のであって、特別な規格の信号を対象とし、同期信号の
重畳したビデオ信号を並列にそれぞれ処理するため、同
期分離器やＡＤ変換器もそれぞれ必要となり装置が高価
となる。
【０００５】また特開昭６３−１２８５号公報は信号の
伝送方式に関するものであって、複雑な多重化や変復調
化装置が必要であった。このように、信号の伝送の分野
においては位相差補正方法が存在していたが、ビデオプ
リンタの分野においては位相差補正方法及び装置は存在
しなかった。ビデオプリンタの分野においては、従来、
ホストコンピュータのＲ，Ｇ，Ｂ信号出力をＣＲＴ (Ca
thode Ray Tube) 及びビデオプリンタでそれぞれ受けて
いた。そして、ＣＲＴの色とビデオプリンタの色とが目
視により一致するように、ビデオプリンタにおいてＲ，
Ｇ，Ｂ信号の位相を調整していた。従って、位相差調整
するために、長い時間がかかり、しかも、十分な精度が
得られない場合もあった。
伝送方式に関するものであって、複雑な多重化や変復調
化装置が必要であった。このように、信号の伝送の分野
においては位相差補正方法が存在していたが、ビデオプ
リンタの分野においては位相差補正方法及び装置は存在
しなかった。ビデオプリンタの分野においては、従来、
ホストコンピュータのＲ，Ｇ，Ｂ信号出力をＣＲＴ (Ca
thode Ray Tube) 及びビデオプリンタでそれぞれ受けて
いた。そして、ＣＲＴの色とビデオプリンタの色とが目
視により一致するように、ビデオプリンタにおいてＲ，
Ｇ，Ｂ信号の位相を調整していた。従って、位相差調整
するために、長い時間がかかり、しかも、十分な精度が
得られない場合もあった。
【０００６】そこで、本発明の目的は、短時間で、か
つ、十分な精度でＲ，Ｇ，Ｂ信号間の位相差を調整する
方法及び装置を提供することである。本発明の他の目的
は、単純で、かつ、低コストで実現しうる位相差補正方
法及び装置を提供することである。
つ、十分な精度でＲ，Ｇ，Ｂ信号間の位相差を調整する
方法及び装置を提供することである。本発明の他の目的
は、単純で、かつ、低コストで実現しうる位相差補正方
法及び装置を提供することである。
【０００７】
【課題を解決するための手段】本発明は、Ｒ，Ｇ，Ｂの
ビデオ信号を入力してそれぞれの位相差を補正する位相
差補正方法において、（ａ）クロックパルスを発生さ
せ、（ｂ）Ｒ，Ｇ，Ｂのビデオ信号のそれぞれをそれぞ
れの同期信号から等しい遅延時間後に前記クロックパル
スの１周期分だけ信号レベルを変化させたテストパター
ン信号を発生させ、（ｃ）このテストパターン信号を伝
送し、（ｄ）この伝送されたテストパターン信号のＲ，
Ｇ，Ｂそれぞれの信号の前記クロックパルスの１周期分
だけのレベルの変化の位相を前記Ｒ，Ｇ，Ｂのビデオ信
号のいずれか一の同期信号を基準として検出することに
より課題を解決する。
ビデオ信号を入力してそれぞれの位相差を補正する位相
差補正方法において、（ａ）クロックパルスを発生さ
せ、（ｂ）Ｒ，Ｇ，Ｂのビデオ信号のそれぞれをそれぞ
れの同期信号から等しい遅延時間後に前記クロックパル
スの１周期分だけ信号レベルを変化させたテストパター
ン信号を発生させ、（ｃ）このテストパターン信号を伝
送し、（ｄ）この伝送されたテストパターン信号のＲ，
Ｇ，Ｂそれぞれの信号の前記クロックパルスの１周期分
だけのレベルの変化の位相を前記Ｒ，Ｇ，Ｂのビデオ信
号のいずれか一の同期信号を基準として検出することに
より課題を解決する。
【０００８】また、本発明は、Ｒ，Ｇ，Ｂのビデオ信号
を入力して同期信号を分離し前記Ｒ，Ｇ，Ｂのビデオ信
号それぞれの位相差を補正する位相差補正装置におい
て、（ａ）所定レベルを記憶する第１の記憶手段と、
（ｂ）クロックパルスを発生するクロックパルス発生手
段と、（ｃ）このクロックパルス発生手段の発生する前
記クロックをカウントするカウント手段と、（ｄ）この
カウント手段のカウントしたカウント値に応じたアドレ
スに前記Ｒ，Ｇ，Ｂのビデオ信号を入力してそのレベル
を記憶する第２の記憶手段と、（ｅ）この記憶手段に記
憶された信号のレベルを前記所定レベルと比較する比較
手段と、（ｆ）この比較手段の比較した結果に基ずき前
記所定レベル以上のアドレスを検出する検出手段と、
（ｇ）この検出手段の検出したアドレスに応じて前記カ
ウント手段のカウントの初期値を変更して設定する設定
手段とを具備することにより課題を解決する。
を入力して同期信号を分離し前記Ｒ，Ｇ，Ｂのビデオ信
号それぞれの位相差を補正する位相差補正装置におい
て、（ａ）所定レベルを記憶する第１の記憶手段と、
（ｂ）クロックパルスを発生するクロックパルス発生手
段と、（ｃ）このクロックパルス発生手段の発生する前
記クロックをカウントするカウント手段と、（ｄ）この
カウント手段のカウントしたカウント値に応じたアドレ
スに前記Ｒ，Ｇ，Ｂのビデオ信号を入力してそのレベル
を記憶する第２の記憶手段と、（ｅ）この記憶手段に記
憶された信号のレベルを前記所定レベルと比較する比較
手段と、（ｆ）この比較手段の比較した結果に基ずき前
記所定レベル以上のアドレスを検出する検出手段と、
（ｇ）この検出手段の検出したアドレスに応じて前記カ
ウント手段のカウントの初期値を変更して設定する設定
手段とを具備することにより課題を解決する。
【０００９】
【作用】本発明は、送信側では、クロックパルスを発生
させ、Ｒ，Ｇ，Ｂのビデオ信号のそれぞれをそれぞれの
同期信号から等しい遅延時間後に前記クロックパルスの
１周期分だけ信号レベルを変化させたテストパターン信
号を発生させ、そしてこのテストパターン信号を伝送す
る。
させ、Ｒ，Ｇ，Ｂのビデオ信号のそれぞれをそれぞれの
同期信号から等しい遅延時間後に前記クロックパルスの
１周期分だけ信号レベルを変化させたテストパターン信
号を発生させ、そしてこのテストパターン信号を伝送す
る。
【００１０】一方、受信側では、この伝送されたテスト
パターン信号のＲ，Ｇ，Ｂそれぞれの信号の前記クロッ
クパルスの１周期分だけのレベルの変化の位相を前記
Ｒ，Ｇ，Ｂのビデオ信号のいずれか一の同期信号を基準
として検出することにより伝送されたビデオ信号間の位
相差にかかわらず補正されたビデオ信号を得ることがで
きる。
パターン信号のＲ，Ｇ，Ｂそれぞれの信号の前記クロッ
クパルスの１周期分だけのレベルの変化の位相を前記
Ｒ，Ｇ，Ｂのビデオ信号のいずれか一の同期信号を基準
として検出することにより伝送されたビデオ信号間の位
相差にかかわらず補正されたビデオ信号を得ることがで
きる。
【００１１】
【実施例】（１）適応される装置の構成と動作 図１は、本発明の実施例の適用される装置の構成を示
す。この場合にはビデオ信号はコンピュータで生成され
同軸ケーブルにより転送され、位相差補正装置を介して
一旦ビットマップメモリに書きこまれてからビデオプリ
ンタであるレーザープリンタに入力され画像出力され
る。レーザープリンタでは位相差の補正されたＲＧＢ信
号からＣＭＹ (Cyan-Magenta-Yellow)信号を生成し、こ
のＣＭＹ信号に基いて記録装置を動作させ画像を出力す
る。
す。この場合にはビデオ信号はコンピュータで生成され
同軸ケーブルにより転送され、位相差補正装置を介して
一旦ビットマップメモリに書きこまれてからビデオプリ
ンタであるレーザープリンタに入力され画像出力され
る。レーザープリンタでは位相差の補正されたＲＧＢ信
号からＣＭＹ (Cyan-Magenta-Yellow)信号を生成し、こ
のＣＭＹ信号に基いて記録装置を動作させ画像を出力す
る。
【００１２】図２は、本発明の実施例の動作を画像出力
との関係で示す。本発明の実施例の方法の適用される位
相差の補正は、これらの装置が互いに接続された設置時
に行われる。 （２）位相差補正装置の構成 図３は、本発明の実施例の受信側の装置のブロック図を
示す。
との関係で示す。本発明の実施例の方法の適用される位
相差の補正は、これらの装置が互いに接続された設置時
に行われる。 （２）位相差補正装置の構成 図３は、本発明の実施例の受信側の装置のブロック図を
示す。
【００１３】１，２，３はアナログＲ，Ｇ，Ｂビデオ信
号を入力する入力端子である。４はこれらＲ，Ｇ，Ｂ信
号を選択的に出力するアナログマルチプレクサである。
５は選択されたアナログＲ，Ｇ，Ｂ信号をデジタル変換
するアナログ／デジタル変換器である。６は変換された
Ｒ，Ｇ，Ｂ信号のデジタル信号を記憶するための第１の
ＲＡＭである。７はＧ信号に重畳された水平／垂直同期
信号を分離する周知の同期分離回路である。
号を入力する入力端子である。４はこれらＲ，Ｇ，Ｂ信
号を選択的に出力するアナログマルチプレクサである。
５は選択されたアナログＲ，Ｇ，Ｂ信号をデジタル変換
するアナログ／デジタル変換器である。６は変換された
Ｒ，Ｇ，Ｂ信号のデジタル信号を記憶するための第１の
ＲＡＭである。７はＧ信号に重畳された水平／垂直同期
信号を分離する周知の同期分離回路である。
【００１４】８は水平同期信号を任意に遅延させるプロ
グラマブルデイレーラインである。このプログラマブル
デイレーラインの分解能（タップ間）は例えばサンプリ
ングクロック周期のを１／１０である。９水平同期信号
と同期したクロックを発生するＰＬＬであり、このクロ
ックはアナログ／デジタル変換器のサンプリングクロッ
クとなる。１０はこのサンプリングクロックを水平同期
信号でリセットされ１ラインの画素数までカウントする
カウンタであり、このカウント値はＲＡＭのアドレス端
子に入力される。このカウンタの初期値はＣＰＵからも
設定される。１１はカウンタとＣＰＵからの出力を選択
してＲＡＭのアドレス端子に入力するマルチプレクサで
ある。１２は受信側の装置全体を制御するＣＰＵであ
る。１３はＣＰＵの制御に応じ補正データを記憶する第
２のＲＡＭである。 （３）位相補正の動作 次にこの実施例の動作をフローチャート（図４）に沿っ
て説明する。 ３−１．ホスト側の動作 まずホストから図３に示すように白の縦線（Ｒ，Ｇ，Ｂ
のレベルが同じで幅が最小の１ドットクロック幅）が送
られてくる。 ３−２．位相補正装置の動作 ＣＰＵは、ＭＰＸ４をＧ入力に、ＭＰＸ１１をアドレス
カウンタ１０の出力側に、デイレーラインをセンタ位置
にそれぞれセットする。デイレーラインのセットは、こ
のあとプラス、マイナス時間設定しサンプリングクロッ
ク時間以下の調整を行うためである。
グラマブルデイレーラインである。このプログラマブル
デイレーラインの分解能（タップ間）は例えばサンプリ
ングクロック周期のを１／１０である。９水平同期信号
と同期したクロックを発生するＰＬＬであり、このクロ
ックはアナログ／デジタル変換器のサンプリングクロッ
クとなる。１０はこのサンプリングクロックを水平同期
信号でリセットされ１ラインの画素数までカウントする
カウンタであり、このカウント値はＲＡＭのアドレス端
子に入力される。このカウンタの初期値はＣＰＵからも
設定される。１１はカウンタとＣＰＵからの出力を選択
してＲＡＭのアドレス端子に入力するマルチプレクサで
ある。１２は受信側の装置全体を制御するＣＰＵであ
る。１３はＣＰＵの制御に応じ補正データを記憶する第
２のＲＡＭである。 （３）位相補正の動作 次にこの実施例の動作をフローチャート（図４）に沿っ
て説明する。 ３−１．ホスト側の動作 まずホストから図３に示すように白の縦線（Ｒ，Ｇ，Ｂ
のレベルが同じで幅が最小の１ドットクロック幅）が送
られてくる。 ３−２．位相補正装置の動作 ＣＰＵは、ＭＰＸ４をＧ入力に、ＭＰＸ１１をアドレス
カウンタ１０の出力側に、デイレーラインをセンタ位置
にそれぞれセットする。デイレーラインのセットは、こ
のあとプラス、マイナス時間設定しサンプリングクロッ
ク時間以下の調整を行うためである。
【００１５】次に、Ｇ信号を１ライン分だけＲＡＭ６に
記憶する。ＲＡＭ６に記憶するときのアドレスは、水平
同期信号からサンプリングクロック単位でカウントした
位相のカウントである。つぎにＣＰＵは、ＭＰＸ１１を
ＣＰＵ側にセットしＲＡＭ６に記憶された内容を読み出
し所定のレベルと比較する。入力される信号には１ドッ
トクロック幅だけ所定のレベル以上の成分を含むため、
この所定レベル以上のレベルの信号の記憶されたアドレ
スは１つである。ここで、デイレーラインがセンタ
（０）のとき最大となる信号レベルのアドレスが確定
し、このアドレスと信号レベルが記憶される。
記憶する。ＲＡＭ６に記憶するときのアドレスは、水平
同期信号からサンプリングクロック単位でカウントした
位相のカウントである。つぎにＣＰＵは、ＭＰＸ１１を
ＣＰＵ側にセットしＲＡＭ６に記憶された内容を読み出
し所定のレベルと比較する。入力される信号には１ドッ
トクロック幅だけ所定のレベル以上の成分を含むため、
この所定レベル以上のレベルの信号の記憶されたアドレ
スは１つである。ここで、デイレーラインがセンタ
（０）のとき最大となる信号レベルのアドレスが確定
し、このアドレスと信号レベルが記憶される。
【００１６】つぎにデイレーラインを調整してＡ／Ｄ変
換のサンプリングクロック周期以内の精度で白の縦線の
位相を検出する。まずデイレーラインを＋１させて水平
同期信号を遅延し１ライン読み込む。ここで、デイレー
ラインが＋１のとき最大となる信号レベルのアドレスが
確定し、このアドレスと信号レベルが確定する。同様に
デイレーラインを＋１ずつ設定しながら各タップでの最
大となる信号レベルのアドレスとそのレベルを記憶す
る。この手順を繰り返してサンプリングクロック時間幅
デイレーラインにより振る。例えばサンプリングクロッ
クが１００ＭＨでデイレーライン１タップが１ｎＳとす
ると±５タップ振るとサンプリングクロック周期１０ｎ
Ｓになるので±５タップ振ることになる。
換のサンプリングクロック周期以内の精度で白の縦線の
位相を検出する。まずデイレーラインを＋１させて水平
同期信号を遅延し１ライン読み込む。ここで、デイレー
ラインが＋１のとき最大となる信号レベルのアドレスが
確定し、このアドレスと信号レベルが確定する。同様に
デイレーラインを＋１ずつ設定しながら各タップでの最
大となる信号レベルのアドレスとそのレベルを記憶す
る。この手順を繰り返してサンプリングクロック時間幅
デイレーラインにより振る。例えばサンプリングクロッ
クが１００ＭＨでデイレーライン１タップが１ｎＳとす
ると±５タップ振るとサンプリングクロック周期１０ｎ
Ｓになるので±５タップ振ることになる。
【００１７】各タップの中から最大信号レベルとなるも
のを求め、そのときのタップ、アドレスがＧ信号で最大
となるタップ、アドレスとなる。Ｇ信号で最大となるア
ドレス、タップが確認できたら、Ｒ信号で最大となるア
ドレス、タップを求める。つぎにＢ信号で最大となるア
ドレス、タップを求める。
のを求め、そのときのタップ、アドレスがＧ信号で最大
となるタップ、アドレスとなる。Ｇ信号で最大となるア
ドレス、タップが確認できたら、Ｒ信号で最大となるア
ドレス、タップを求める。つぎにＢ信号で最大となるア
ドレス、タップを求める。
【００１８】Ｒ，Ｇ，Ｂとも確認できたらＣＰＵはその
差を演算し、水平同期信号に対する位相差とする。これ
で位相差が確認できたわけでアドレス差がサンプリング
クロック時間単位の差であり、タップ差がサンプリング
クロック時間未満単位の差となる。つぎに補正をおこな
う。
差を演算し、水平同期信号に対する位相差とする。これ
で位相差が確認できたわけでアドレス差がサンプリング
クロック時間単位の差であり、タップ差がサンプリング
クロック時間未満単位の差となる。つぎに補正をおこな
う。
【００１９】実際に読み込むときにＣＰＵは、サンプリ
ングクロック時間単位の差であれば、アドレスカウンタ
の初期値を変更し（水平同期信号でリセットされるとき
に０番地とならず初期値に設定される）、またタップ差
であればタップの位置を補正することにより水平同期信
号に対する位相差が補正される。 （４）その他 この実施例ではテストパターンとして白の縦線を用いた
が、白の縦線を副走査有効域全体に送る必要はなくある
特定のラインについて送るだけでもよい。同期分離手段
７は、垂直同期信号も抽出し、ＣＰＵは今読み込んでい
る信号が、何ライン目の信号かは、把握しているからで
ある。またメモリ６のＲＡＭは、本位相差補正のために
用意する必要はなく、読み込みメモリの一部領域を使用
すればよい。
ングクロック時間単位の差であれば、アドレスカウンタ
の初期値を変更し（水平同期信号でリセットされるとき
に０番地とならず初期値に設定される）、またタップ差
であればタップの位置を補正することにより水平同期信
号に対する位相差が補正される。 （４）その他 この実施例ではテストパターンとして白の縦線を用いた
が、白の縦線を副走査有効域全体に送る必要はなくある
特定のラインについて送るだけでもよい。同期分離手段
７は、垂直同期信号も抽出し、ＣＰＵは今読み込んでい
る信号が、何ライン目の信号かは、把握しているからで
ある。またメモリ６のＲＡＭは、本位相差補正のために
用意する必要はなく、読み込みメモリの一部領域を使用
すればよい。
【００２０】
【発明の効果】本発明によれば、送信側から１クロック
パルス分のテストパターン信号を伝送し、受信側では、
Ｒ，Ｇ，Ｂ間の位相差をサンプリングクロックに同期し
た水平同期信号に対して検出し補正することができ、ホ
スト側で出力信号を変更したり変換したりする必要がな
く、簡単な装置で高精度の補正が可能となる。
パルス分のテストパターン信号を伝送し、受信側では、
Ｒ，Ｇ，Ｂ間の位相差をサンプリングクロックに同期し
た水平同期信号に対して検出し補正することができ、ホ
スト側で出力信号を変更したり変換したりする必要がな
く、簡単な装置で高精度の補正が可能となる。
【図１】本発明の実施例の適用される装置の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の実施例の動作と画像出力との関係を示
す図である。
す図である。
【図３】本発明の実施例の位相補正装置のブロック図で
ある。
ある。
【図４】本発明の実施例の位相補正装置の動作を示すフ
ローチャートである。
ローチャートである。
【図５】ホスト側から出力された縦の白線を出力したと
きのＲ，Ｇ，Ｂ波形である。
きのＲ，Ｇ，Ｂ波形である。
【図６】プリンタ側のＲ，Ｇ，Ｂと水平同期信号波形で
ある。
ある。
１ アナログＲ信号入力端子 ２ アナログＧ信号入力端子 ３ アナログＢ信号入力端子 ４ マルチプレクサー ５ アナログ／デジタル変換器 ６ ＲＡＭ（メモリ） ７ 同期分離手段 ８ 遅延手段 ９ ＰＬＬ（位相同期手段） １０ カウンタ １１ マルチプレクサー １２ ＣＰＵ １３ 記憶手段
Claims (2)
- 【請求項１】 Ｒ，Ｇ，Ｂのビデオ信号を入力してそれ
ぞれの位相差を補正する位相差補正方法において、 （ａ）クロックパルスを発生させ、 （ｂ）Ｒ，Ｇ，Ｂのビデオ信号のそれぞれをそれぞれの
同期信号から等しい遅延時間後に前記クロックパルスの
１周期分だけ信号レベルを変化させたテストパターン信
号を発生させ、 （ｃ）このテストパターン信号を伝送し、 （ｄ）この伝送されたテストパターン信号のＲ，Ｇ，Ｂ
それぞれの信号の前記クロックパルスの１周期分だけの
レベルの変化の位相を前記Ｒ，Ｇ，Ｂのビデオ信号のい
ずれか一の同期信号を基準として検出することを特徴と
する位相差補正方法。 - 【請求項２】 Ｒ，Ｇ，Ｂのビデオ信号を入力して同期
信号を分離し前記Ｒ，Ｇ，Ｂのビデオ信号それぞれの位
相差を補正する位相差補正装置において、 （ａ）所定レベルを記憶する第１の記憶手段と、 （ｂ）クロックパルスを発生するクロックパルス発生手
段と、 （ｃ）このクロックパルス発生手段の発生する前記クロ
ックをカウントするカウント手段と、 （ｄ）このカウント手段のカウントしたカウント値に応
じたアドレスに前記Ｒ，Ｇ，Ｂのビデオ信号を入力して
そのレベルを記憶する第２の記憶手段と、 （ｅ）この記憶手段に記憶された信号のレベルを前記所
定レベルと比較する比較手段と、 （ｆ）この比較手段の比較した結果に基ずき前記所定レ
ベル以上のアドレスを検出する検出手段と、 （ｇ）この検出手段の検出したアドレスに応じて前記カ
ウント手段のカウントの初期値を変更して設定する設定
手段とを具備したことを特徴とする位相差補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4567592A JPH05252529A (ja) | 1992-03-03 | 1992-03-03 | 位相差補正方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4567592A JPH05252529A (ja) | 1992-03-03 | 1992-03-03 | 位相差補正方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252529A true JPH05252529A (ja) | 1993-09-28 |
Family
ID=12725971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4567592A Pending JPH05252529A (ja) | 1992-03-03 | 1992-03-03 | 位相差補正方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1984002996A1 (fr) * | 1983-01-28 | 1984-08-02 | Sony Corp | Dispositif d'affichage |
-
1992
- 1992-03-03 JP JP4567592A patent/JPH05252529A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1984002996A1 (fr) * | 1983-01-28 | 1984-08-02 | Sony Corp | Dispositif d'affichage |
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