JPH05251711A - Semiconductor integrated circuit and its manufacture - Google Patents
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に電気的に書き換えが可能な不揮発生メモリセル
（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）の構造
及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and particularly to an electrically rewritable nonvolatile memory cell (EEPROM: Electrically Erasable).
The present invention relates to a structure of an Able Programmable ROM) and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。かかる従来の
この種のメモリセルの一例を図４に示す。図４（ａ）は
このメモリセルの平面図、図４（ｂ）は図４（ａ）のＡ
−Ａ線断面図である。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, there were the following. An example of such a conventional memory cell of this type is shown in FIG. FIG. 4 (a) is a plan view of this memory cell, and FIG. 4 (b) is A of FIG. 4 (a).
It is a sectional view taken along line A-.
【０００３】以下、Ｎ−チャネルＭＯＳトランジスタを
用いた場合について従来の製造方法を説明する。まず、
Ｐ型シリコン基板１の上に素子分離のための厚い酸化膜
１３を通常の素子分離法で形成した後、活性領域のシリ
コン基板表面に比較的薄い酸化膜（５０〜１２０Å程
度）３を形成する。A conventional manufacturing method for the case of using an N-channel MOS transistor will be described below. First,
After a thick oxide film 13 for element isolation is formed on the P-type silicon substrate 1 by a normal element isolation method, a relatively thin oxide film (about 50 to 120Å) 3 is formed on the surface of the silicon substrate in the active region. ..
【０００４】次に、多結晶シリコン５をＣＶＤ法で被着
し導電性を持たせるためにＮ型不純物を拡散した後、通
常のホトリソエッチング技術により所望の形状に加工す
る。次に、熱酸化法により多結晶シリコン５表面に酸化
膜７を形成する。この時、露出しているシリコン基板表
面にも同時に酸化膜４が形成される。次に、多結晶シリ
コンを全面に被着し、導電性を持たせた後、ホトリソエ
ッチング技術により加工してコントロールゲート８とセ
レクトゲート６を形成する。Next, the polycrystalline silicon 5 is deposited by the CVD method and N-type impurities are diffused so as to have conductivity, and then processed into a desired shape by a usual photolithographic etching technique. Next, the oxide film 7 is formed on the surface of the polycrystalline silicon 5 by the thermal oxidation method. At this time, the oxide film 4 is simultaneously formed on the exposed surface of the silicon substrate. Next, polycrystalline silicon is deposited on the entire surface to make it conductive, and then processed by a photolithographic etching technique to form a control gate 8 and a select gate 6.
【０００５】次に、イオン注入法によりＮ型不純物を注
入し、熱処理を行なうことにより、活性化させ、Ｓｉ基
板とは逆の導電性を持つ拡散層２を形成する。この時の
熱処理によりシリコン基板表面には酸化膜９が形成され
る。次に、ＣＶＤ法により絶縁膜１０を形成し、ホトリ
ソエッチングによりコンタクトホール１１を開孔した
後、アルミニウムをスパッタ法により被着・加工して引
出し電極１２を形成する。以上のような工程で形成され
たメモリセルは、次のような働きをする。Ｐ型シリコン
基板１と薄い酸化膜３を介して接触する多結晶シリコン
５は、浮遊電極（フローティングゲート）として働き、
酸化膜７を介して、上部のコントロールゲート８と容量
結合している。このコントロールゲート８に高い電圧、
例えば１４Ｖ程度を印加し、フローティングゲート５の
両側に位置する拡散層の間に電圧を印加すると、フロー
ティングゲート５の下のチャネル部で発生した電子のう
ち、高いエネルギーを持ったものは、コントロールゲー
ト８の限界に引き寄せられ、一部は酸化膜３を通り抜け
て、フローティングゲート５の中に蓄積される。Next, N-type impurities are implanted by an ion implantation method, and heat treatment is performed to activate them to form a diffusion layer 2 having conductivity opposite to that of the Si substrate. By the heat treatment at this time, the oxide film 9 is formed on the surface of the silicon substrate. Next, the insulating film 10 is formed by the CVD method, the contact hole 11 is opened by photolitho etching, and then aluminum is deposited and processed by the sputtering method to form the extraction electrode 12. The memory cell formed through the above steps functions as follows. The polycrystalline silicon 5 that is in contact with the P-type silicon substrate 1 through the thin oxide film 3 functions as a floating electrode (floating gate),
It is capacitively coupled to the upper control gate 8 through the oxide film 7. High voltage on this control gate 8,
For example, when about 14 V is applied and a voltage is applied between the diffusion layers located on both sides of the floating gate 5, among the electrons generated in the channel portion under the floating gate 5, the one with high energy is the control gate. It is attracted to the limit of 8 and partly passes through the oxide film 3 and is accumulated in the floating gate 5.
【０００６】また、フローティングゲート５からの電荷
の引き抜きは、拡散層２に正の高電圧例えば、１７Ｖ程
度を印加することにより、ファウラーノルドハイムトン
ネリングにより行なわれる。また、セレクトゲート６は
２層ポリシリコン構造のメモリセルのうちの１つを選択
する働きを持つと同時に、このゲートに０Ｖを印加する
ことによって、メモリセルのソース・ドレイン間をフロ
ーティングゲートに蓄積された電荷の状態にかかわら
ず、非導通状態にする働きを持っている。Further, the charge is extracted from the floating gate 5 by Fowler-Nordheim tunneling by applying a positive high voltage, for example, about 17 V to the diffusion layer 2. Further, the select gate 6 has a function of selecting one of the memory cells having a two-layer polysilicon structure, and at the same time, by applying 0 V to this gate, the floating gate is accumulated between the source and drain of the memory cell. Regardless of the state of the applied charge, it has the function of making it non-conductive.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記メ
モリセル構成では、コントロールゲート、セレクトゲー
トを同一平面内に形成するようにしているため、横方向
の寸法は、コンタクトホールの大きさ、コントロールゲ
ートの長さ（ゲート長）、セレクトゲートの長さ（ゲー
ト長）及びそれらの間の重ね合わせマージンの和で決ま
ってしまい、それ以上の縮小が困難であるという欠点が
あった。However, in the above memory cell structure, the control gate and the select gate are formed in the same plane. Therefore, the lateral dimension is the size of the contact hole and the control gate. The length (gate length), the length of the select gate (gate length), and the sum of the overlapping margin between them are determined, and there is a drawback that further reduction is difficult.
【０００８】本発明は、以上述べたセル面積を縮小でき
ないという欠点を除去するために、フローティングゲー
ト、コントロールゲート及びセレクトゲートを縦型に配
置してなる高密度の半導体集積回路及びその製造方法を
提供することを目的とする。In order to eliminate the above-mentioned drawback that the cell area cannot be reduced, the present invention provides a high-density semiconductor integrated circuit in which floating gates, control gates, and select gates are vertically arranged, and a method for manufacturing the same. The purpose is to provide.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体集積回路において、シリコン基板
の突起部に形成される拡散層と、該拡散層の一方の側面
の縦方向に第１の酸化膜を介して形成されるフローティ
ングゲートと、該フローティングゲートの側面及び前記
拡散層の他方の側面にそれぞれ第２の酸化膜を介して縦
方向に形成されるコントロールゲート及びセレクトゲー
トと、該コントロールゲート及びセレクトゲートの下方
にそれぞれ形成される拡散層とを設けるようにしたもの
である。In order to achieve the above object, the present invention provides a semiconductor integrated circuit in which a diffusion layer formed on a protrusion of a silicon substrate and one side surface of the diffusion layer in the vertical direction. A floating gate formed via a first oxide film, and a control gate and a select gate formed vertically on a side surface of the floating gate and the other side surface of the diffusion layer via a second oxide film, respectively. And a diffusion layer formed below the control gate and the select gate, respectively.
【００１０】また、半導体集積回路の製造方法におい
て、シリコン基板をエッチングして突起部を形成する工
程と、前記シリコン基板の表面を酸化する工程と、導電
性を有する第１の多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜を異方性のドライエッチングでエ
ッチングし、前記突起部の両側面に付いた多結晶シリコ
ンを残して、それ以外を除去する工程と、該残された突
起部の両側面に付いた多結晶シリコンの一方の多結晶シ
リコンをエッチング除去する工程と、前記多結晶シリコ
ン表面及びシリコン基板表面を酸化する工程と、第２の
多結晶シリコンを被着する工程と、前記第２の多結晶シ
リコンを前記突起部の両側面部を残してホトリソエッチ
ング工程により除去する工程とを順に施すようにしたも
のである。In the method of manufacturing a semiconductor integrated circuit, a step of etching a silicon substrate to form a protrusion, a step of oxidizing the surface of the silicon substrate, and a step of forming a conductive first polycrystalline silicon film are performed. Forming process,
A step of etching the polycrystalline silicon film by anisotropic dry etching to leave the polycrystalline silicon on both side surfaces of the protruding portion and removing the other portions, and a step of removing the remaining polycrystalline silicon film on both side surfaces of the protruding portion. Etching one polycrystalline silicon of the attached polycrystalline silicon; oxidizing the polycrystalline silicon surface and the silicon substrate surface; depositing a second polycrystalline silicon; A step of removing the polycrystalline silicon by a photolithography etching step while leaving both side surfaces of the protrusions is performed in order.
【００１１】[0011]
【作用】本発明によれば、従来同一平面上に形成してい
たコントロールゲート及びセレクトゲートを、シリコン
基板面に突起部を形成し、その突起部に拡散層を設け、
その突起部の側面にコントロールゲート及びセレクトゲ
ートを形成するようにしたので、横方向の面積はコント
ロールゲート及びセレクトゲートを形成するポリシリコ
ンの厚さ分があれば良く、面積を大幅に小さくすること
ができる。According to the present invention, the control gate and the select gate, which are conventionally formed on the same plane, are formed with the protrusion on the silicon substrate surface, and the diffusion layer is provided on the protrusion.
Since the control gates and select gates are formed on the side surfaces of the protrusions, the area in the lateral direction only needs to be the thickness of the polysilicon that forms the control gates and select gates, and the area must be greatly reduced. You can
【００１２】[0012]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体集積回路（メモリセル）の構成図であり、図１（ａ）
はその平面図、図１（ｂ）は図１（ａ）のＢ−Ｂ線断面
図である。図中、２０はＰ型シリコン基板、２１は突起
部、２３は第１の酸化膜であり、ゲート電極３２とフロ
ーティングゲート（後述）との間に形成される。２４ａ
は第１層目の多結晶シリコン（フローティングゲー
ト）、２６は第２の酸化膜であり、フローティングゲー
ト２４ａとコントロールゲート（後述）との間に形成さ
れる。２９は第２層目の多結晶シリコンによって形成さ
れるセレクトゲート、３０は同じく第２層目の多結晶シ
リコンによって形成されるコントロールゲート、３１，
３３は拡散層、３４は保護膜としての酸化膜、３５はコ
ンタクトホール、３６はそのコンタクトホール３５に設
けられるメタル配線である。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a configuration diagram of a semiconductor integrated circuit (memory cell) showing an embodiment of the present invention, and FIG.
Is a plan view thereof, and FIG. 1B is a sectional view taken along line BB of FIG. In the figure, 20 is a P-type silicon substrate, 21 is a protrusion, and 23 is a first oxide film, which is formed between a gate electrode 32 and a floating gate (described later). 24a
Is a first layer of polycrystalline silicon (floating gate), and 26 is a second oxide film, which is formed between the floating gate 24a and a control gate (described later). Reference numeral 29 is a select gate formed of the second-layer polycrystalline silicon, 30 is a control gate similarly formed of the second-layer polycrystalline silicon, 31,
Reference numeral 33 is a diffusion layer, 34 is an oxide film as a protective film, 35 is a contact hole, and 36 is a metal wiring provided in the contact hole 35.
【００１３】このように、本発明の半導体装置において
は、フローティングゲート２４ａ、コントロールゲート
３０及びセレクトゲート２９がシリコン面内に作られた
突起部２１の側面に形成される。そこで、Ｐ型シリコン
２０と第１の薄い酸化膜２３を介して接触するフローテ
ィングゲート２４ａは第２の厚い酸化膜２６を介して、
側部のコントロールゲート３０と容量結合している。該
コントロールゲート３０に高い電圧、例えば１４Ｖ程度
を印加し、フローティングゲート２４ａの両側に位置す
る拡散層３２と３３の間に電圧を印加すると、フローテ
ィングゲート２４ａの下のチャネル部で発生した電子の
うち、高いエネルギーを持ったものは、コントロールゲ
ート３０の限界に引き寄せられ、一部は第１の酸化膜２
３を通り抜けて、フローティングゲート２４ａの中に蓄
積される。 また、フローティングゲート２４ａからの
電荷の引き抜きは、拡散層３２に正の高電圧、例えば１
７Ｖ程度を印加することにより、ファウラーノルドハイ
ムトンネリングにより行なわれる。また、セレクトゲー
ト２９は、２層ポリシリコン構造のメモリセルのうちの
１つを選択する働きを持つと同時に、このゲートに０Ｖ
を印加することによって、メモリセルの拡散層（ソース
・ドレイン）３１，３３間をフローティングゲート２４
ａに蓄積された電荷の状態にかかわらず、非導通状態に
することができる。As described above, in the semiconductor device of the present invention, the floating gate 24a, the control gate 30, and the select gate 29 are formed on the side surface of the protrusion 21 formed in the silicon surface. Therefore, the floating gate 24a, which is in contact with the P-type silicon 20 via the first thin oxide film 23, is
It is capacitively coupled to the side control gate 30. When a high voltage, for example, about 14V is applied to the control gate 30 and a voltage is applied between the diffusion layers 32 and 33 located on both sides of the floating gate 24a, among the electrons generated in the channel portion under the floating gate 24a. Those having high energy are attracted to the limit of the control gate 30, and a part of the first oxide film 2
3 and is accumulated in the floating gate 24a. Further, the charge is extracted from the floating gate 24a by applying a high positive voltage to the diffusion layer 32, for example, 1
Fowler-Nordheim tunneling is performed by applying about 7V. Further, the select gate 29 has a function of selecting one of the memory cells of the two-layer polysilicon structure, and at the same time, 0 V is applied to this gate.
Is applied to the floating gate 24 between the diffusion layers (source / drain) 31 and 33 of the memory cell.
It can be brought into a non-conducting state regardless of the state of the charge accumulated in a.
【００１４】次に、本発明の実施例を示す半導体集積回
路（メモリセル）の製造工程を図２及び図３を参照しな
がら説明する。ここではＰ型シリコン基板を用いた場合
を例にとって行なうが、Ｎ型シリコンを用いた場合も不
純物のタイプをＮとＰで入れ換えれば同じである。 （１）まず、図２（ａ）に示すように、Ｐ型シリコン基
板２０の表面に通常行なわれる素子分離方法（ＬＯＣＯ
Ｓ法）により素子分離用の厚い酸化膜領域を形成する。
次に、ホトレジストによりシリコン基板２０表面の一部
を覆い、残りの露出されたシリコン面をドライエッチン
グ法でエッチングした後、ホトレジストを除去し、Ｐ型
シリコン基板２０に側面（シリコン段差）２２を有する
突起部２１形成する。Next, a manufacturing process of a semiconductor integrated circuit (memory cell) showing an embodiment of the present invention will be described with reference to FIGS. Here, the case of using a P-type silicon substrate is taken as an example, but the same applies to the case of using N-type silicon if the types of impurities are replaced by N and P. (1) First, as shown in FIG. 2A, a device isolation method (LOCO) that is usually performed on the surface of a P-type silicon substrate 20.
A thick oxide film region for element isolation is formed by the S method).
Next, a part of the surface of the silicon substrate 20 is covered with a photoresist, the remaining exposed silicon surface is etched by a dry etching method, and then the photoresist is removed, so that the P-type silicon substrate 20 has a side surface (silicon step) 22. The protrusion 21 is formed.
【００１５】（２）次に、図２（ｂ）に示すように、９
００℃の乾燥酸素雰囲気中で１５分程度酸化することに
より、Ｓｉ表面に約８５Åの薄いシリコン酸化膜２３を
形成し、次いで、ＣＶＤ法により多結晶シリコン２４を
約４０００Å生成する。この多結晶シリコンにはＰＯＣ
ｌ2 拡散法によりリンを拡散し導電性を持たせる。 （３）次に、図２（ｃ）に示すように、シリコン基板２
０表面の多結晶シリコン２４を異方性のエッチング、例
えば、東京応化製ＯＡＰＭ４００Ｂを用いてＲＦパワー
９０Ｗ，エッチングガスＣ2 ＣｌＦ6 １５ＳＣＣＭ，Ｓ
Ｆ6 １５ＳＣＣＭ，エッチング圧力２２０ｍＴｏｒｒで
約１．３分間エッチングを行ない、シリコン基板２０平
面上の多結晶シリコン２４を除去する。この条件でエッ
チングすると多結晶シリコン２４は、縦方向のエッチン
グ速度が横方向のエッチング速度と比べて極めて早いた
め、シリコン段差２２の側面に形成された多結晶シリコ
ン２４ａはそのままエッチングされずに残る。次に、ホ
トレジスト２５をシリコン面上に塗布した後、シリコン
段差の片側だけレジストが残るようなホトマスクを用い
て露光し現像して、段差部に残る多結晶シリコン２４ａ
の片側を露出する。(2) Next, as shown in FIG.
By oxidizing in a dry oxygen atmosphere at 00 ° C. for about 15 minutes, a thin silicon oxide film 23 of about 85 Å is formed on the Si surface, and then about 4000 Å of polycrystalline silicon 24 is formed by the CVD method. This polycrystalline silicon has POC
The phosphorus is diffused by the l 2 diffusion method to make it conductive. (3) Next, as shown in FIG. 2C, the silicon substrate 2
Anisotropic etching of the polycrystalline silicon 24 on the 0 surface, for example, using OAPM400B manufactured by Tokyo Ohka, RF power 90 W, etching gas C 2 ClF 6 15 SCCM, S
The polycrystalline silicon 24 on the plane of the silicon substrate 20 is removed by performing etching for approximately 1.3 minutes at F 6 15SCCM and an etching pressure of 220 mTorr. When the etching is performed under this condition, the etching rate of the polycrystalline silicon 24 in the vertical direction is extremely higher than the etching rate in the horizontal direction, so that the polycrystalline silicon 24a formed on the side surface of the silicon step 22 remains unetched. Next, after applying a photoresist 25 on the silicon surface, the photoresist 25 is exposed and developed using a photomask such that the resist remains on only one side of the silicon step, and the polycrystalline silicon 24a remaining on the step is formed.
Expose one side of.
【００１６】（４）次に、通常のドライエッチング法
（等方性エッチング）により、露出した多結晶シリコン
２４ａを除去し、次に、ホトレジスト２５を除去した
後、図２（ｄ）に示すように、乾燥酸素雰囲気中で９５
０℃の温度で４０分酸化し、約２８０Åの酸化膜２６を
シリコン基板２０上に形成する。この時、多結晶シリコ
ン２４ａも同時に酸化されるが、多結晶シリコンの酸化
速度は、単結晶シリコンの酸化速度より早いため、厚い
酸化膜が形成される。本実施例の場合は、約３８０Åの
酸化膜が形成される。ここで、シリコン基板２０の突起
部２１とセレクトゲート２９との間の酸化膜２６にかか
る電界は６ＭＶ／cm以下となる必要があり、そのために
は、その酸化膜２６は約２８０Åを必要とする。この
点、第２の酸化膜２６はシリコン基板２０の突起部２１
とフローティングゲート（多結晶シリコン）２４ａ間の
酸化膜（約８５Å）よりは厚くする。(4) Next, the exposed polycrystalline silicon 24a is removed by a normal dry etching method (isotropic etching), and then the photoresist 25 is removed, as shown in FIG. 2 (d). 95 in dry oxygen atmosphere
Oxidation is performed at a temperature of 0 ° C. for 40 minutes to form an oxide film 26 of about 280 Å on the silicon substrate 20. At this time, the polycrystalline silicon 24a is also oxidized at the same time, but since the oxidation rate of the polycrystalline silicon is higher than that of the single crystal silicon, a thick oxide film is formed. In the case of this embodiment, an oxide film of about 380 Å is formed. Here, the electric field applied to the oxide film 26 between the protrusion 21 of the silicon substrate 20 and the select gate 29 needs to be 6 MV / cm or less, and for that purpose, the oxide film 26 requires about 280 Å. .. In this respect, the second oxide film 26 is formed on the protrusion 21 of the silicon substrate 20.
And the thickness between the floating gate (polycrystalline silicon) 24a and the oxide film (about 85Å).
【００１７】（５）次に、図３（ａ）に示すように、シ
リコン基板２０表面にＣＶＤ法により、多結晶シリコン
２７を約４０００Å形成し、ＰＯＣｌ3 を拡散源として
用いた熱拡散により不純物を添加して導電性を持たせ
る。 （６）次に、図３（ｂ）に示すように、通常のホトリソ
技術によりホトレジスト層２８を形成する。そのホトレ
ジスト層２８は突起部２１の側面２２をカバーし、か
つ、図１（ａ）に１０１で示す厚い酸化膜上でも配線パ
ターンを形成できるようにしておく。(5) Next, as shown in FIG. 3A, about 4000 Å of polycrystalline silicon 27 is formed on the surface of the silicon substrate 20 by the CVD method, and impurities are formed by thermal diffusion using POCl 3 as a diffusion source. Is added to make it conductive. (6) Next, as shown in FIG. 3B, a photoresist layer 28 is formed by a normal photolithography technique. The photoresist layer 28 covers the side surface 22 of the protrusion 21 and allows the wiring pattern to be formed even on the thick oxide film 101 shown in FIG.
【００１８】（７）次に、第１の多結晶シリコン２４を
エッチングした時と同じ条件で、第２の多結晶シリコン
２７をエッチングし、図３（ｃ）に示すように、配線層
（セレクトゲート）２９及び配線層（コントロールゲー
ト）３０を形成する。次に、イオン注入法によりＮ型不
純物、例えばＡｓを１Ｅ１６／cm2 程度注入し、９５０
℃の乾燥酸素中でアニールし、拡散層３１，３２，３３
を形成する。なお、拡散層は、前記図２（ａ）や図２
（ｄ）工程おいて、マスクをしてイオン注入により、そ
の拡散層の領域を拡散層３１，３２，３３より拡げて、
例えば、フローティングゲートの下方にまで及ぶように
してもよい。(7) Next, the second polycrystalline silicon 27 is etched under the same conditions as when the first polycrystalline silicon 24 was etched, and as shown in FIG. A gate) 29 and a wiring layer (control gate) 30 are formed. Then, an N-type impurity such as As is injected by about 1E16 / cm 2 by an ion implantation method to obtain 950
Annealed in dry oxygen at ℃, diffusion layers 31, 32, 33
To form. It should be noted that the diffusion layer is the same as that shown in FIG.
In the step (d), the region of the diffusion layer is expanded from the diffusion layers 31, 32 and 33 by ion implantation with a mask,
For example, it may extend below the floating gate.
【００１９】（８）次に、図３（ｄ）に示すように、Ｃ
ＶＤ法で酸化膜３４を形成する。 （９）次いで、図１に示されるように、酸化膜３４に電
極引出し用コンタトクホール３５を形成し、そこにメタ
ル配線３６を形成する。なお、フローティングゲート、
コントロールゲートやセレクトゲートの長さは、シリコ
ンの突起部の高さを高くすることにより、適宜長くする
ことができる。(8) Next, as shown in FIG.
The oxide film 34 is formed by the VD method. (9) Next, as shown in FIG. 1, an electrode lead-out contact hole 35 is formed in the oxide film 34, and a metal wiring 36 is formed therein. The floating gate,
The length of the control gate and the select gate can be appropriately increased by increasing the height of the silicon protrusion.
【００２０】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。The present invention is not limited to the above embodiments, and various modifications can be made within the scope of the present invention, and these modifications are not excluded from the scope of the present invention.
【００２１】[0021]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来同一平面上に形成していたフローティング
ゲート、コントロールゲート及びセレクトゲートを、シ
リコン面に突起部を形成し、その突起部の側面にコント
ロールゲート及びセレクトゲートを形成するようにした
ので、横方向の面積はコントロールゲート及びセレクト
ゲートを形成するポリシリコンの厚さ分があれば良く、
面積を大幅に小さくすることができる。As described above in detail, according to the present invention, the floating gate, the control gate and the select gate, which are conventionally formed on the same plane, are formed with the protrusions on the silicon surface and the protrusions are formed. Since the control gate and the select gate are formed on the side surface of the portion, the lateral area may be the thickness of the polysilicon forming the control gate and the select gate.
The area can be significantly reduced.
【図１】本発明の実施例を示す半導体装置の構成図であ
る。FIG. 1 is a configuration diagram of a semiconductor device showing an embodiment of the present invention.
【図２】本発明の実施例を示す半導体装置の前半の製造
工程断面図である。FIG. 2 is a sectional view of the first half of a manufacturing process of a semiconductor device showing an embodiment of the present invention.
【図３】本発明の実施例を示す半導体装置の後半の製造
工程断面図である。FIG. 3 is a cross-sectional view of the manufacturing process of the latter half of the semiconductor device showing the embodiment of the present invention.
【図４】従来の半導体装置の構成図である。FIG. 4 is a configuration diagram of a conventional semiconductor device.
２０ Ｐ型シリコン基板 ２１ 突起部 ２２ 突起部の側面 ２３，２６，３４ 酸化膜 ２４ 多結晶シリコン（第１の多結晶シリコン） ２４ａ 多結晶シリコン（フローティングゲート） ２５ ホトレジスト ２７ 多結晶シリコン（第２の多結晶シリコン） ２８ ホトレジスト層 ２９ 配線層（セレクトゲート） ３０ 配線層（コントロールゲート） ３１，３２，３３ 拡散層 ３５ 電極引出し用コンタトクホール ３６ メタル配線 20 P-type silicon substrate 21 Projection 22 Side of projection 23, 26, 34 Oxide film 24 Polycrystalline silicon (first polycrystalline silicon) 24a Polycrystalline silicon (floating gate) 25 Photoresist 27 Polycrystalline silicon (second (Polycrystalline silicon) 28 Photoresist layer 29 Wiring layer (select gate) 30 Wiring layer (control gate) 31, 32, 33 Diffusion layer 35 Contact hole for electrode extraction 36 Metal wiring
Claims (3)
拡散層と、 （ｂ）該拡散層の一方の側面の縦方向に第１の酸化膜を
介して形成されるフローティングゲートと、 （ｃ）該フローティングゲートの側面及び前記拡散層の
他方の側面にそれぞれ第２の酸化膜を介して縦方向に形
成されるコントロールゲート及びセレクトゲートと、 （ｄ）該コントロールゲート及びセレクトゲートの下方
にそれぞれ形成される拡散層とを具備することを特徴と
する半導体集積回路。1. A diffusion layer formed on a protrusion of a silicon substrate, and a floating gate formed on one side surface of the diffusion layer in a vertical direction via a first oxide film. (C) a control gate and a select gate which are vertically formed on the side surface of the floating gate and the other side surface of the diffusion layer via a second oxide film respectively, and (d) below the control gate and the select gate. A semiconductor integrated circuit, comprising:
部を形成する工程と、 （ｂ）前記シリコン基板の表面を酸化する工程と、 （ｃ）導電性を有する第１の多結晶シリコン膜を形成す
る工程と、 （ｄ）前記多結晶シリコン膜を異方性のドライエッチン
グでエッチングし、前記突起部の両側面に付いた多結晶
シリコンを残して、それ以外を除去する工程と、 （ｅ）該残された突起部の両側面に付いた多結晶シリコ
ンの一方の多結晶シリコンをエッチング除去する工程
と、 （ｆ）前記多結晶シリコン表面及びシリコン基板表面を
酸化する工程と、 （ｇ）第２の多結晶シリコンを被着する工程と、 （ｈ）前記第２の多結晶シリコンを前記突起部の両側面
部を残してホトリソエッチング工程により除去する工程
とを順に施すことを特徴とする半導体集積回路の製造方
法。2. A process of (a) etching a silicon substrate to form a protrusion, (b) a process of oxidizing the surface of the silicon substrate, and (c) a first polycrystalline silicon film having conductivity. And (d) etching the polycrystal silicon film by anisotropic dry etching to leave polycrystal silicon attached to both side surfaces of the protrusion and remove the rest. e) a step of etching away one polycrystal silicon of the polycrystal silicon attached to both side surfaces of the remaining protrusion, (f) a step of oxidizing the polycrystal silicon surface and the silicon substrate surface, ) A step of depositing the second polycrystalline silicon, and (h) a step of removing the second polycrystalline silicon by a photolithography etching step while leaving both side surface portions of the protrusion portion, are performed in order. Half Manufacturing method of conductor integrated circuit.
ーティングゲートを、前記第２の多結晶シリコンにより
コントロールゲート及びセレクトゲートを形成する請求
項２記載の半導体集積回路の製造方法。3. A method of manufacturing a semiconductor integrated circuit according to claim 2, wherein a floating gate is formed of the first polycrystalline silicon film and a control gate and a select gate are formed of the second polycrystalline silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257330A JPH05251711A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257330A JPH05251711A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251711A true JPH05251711A (en) | 1993-09-28 |
Family
ID=17304867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257330A Pending JPH05251711A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251711A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999453A (en) * | 1997-06-27 | 1999-12-07 | Nec Corporation | Nonvolatile semiconductor memory |
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-
1991
- 1991-10-04 JP JP3257330A patent/JPH05251711A/en active Pending
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