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JPH05251455A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH05251455A
JPH05251455A JP4047154A JP4715492A JPH05251455A JP H05251455 A JPH05251455 A JP H05251455A JP 4047154 A JP4047154 A JP 4047154A JP 4715492 A JP4715492 A JP 4715492A JP H05251455 A JPH05251455 A JP H05251455A
Authority
JP
Japan
Prior art keywords
film
layer
bump
semiconductor device
wiring
Prior art date
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Pending
Application number
JP4047154A
Other languages
English (en)
Inventor
Sakae Takei
栄 武居
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP4047154A priority Critical patent/JPH05251455A/ja
Publication of JPH05251455A publication Critical patent/JPH05251455A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 本発明は、バンプの高さが均一でかつ電気的
特性の良好な半導体装置を提供することを目的とする。 【構成】 本発明では、素子領域および配線１４の形成
された半導体基板１１表面に突出するように絶縁性の突
起部１５を形成し、この突起部１５を覆うと共に配線１
４に電気的に接続するようにバンプとしての金属膜１
７，１８，１９を形成している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に半導体集積回路チップ上へのバンプの形成に関する。
【０００２】
【従来の技術】近年、半導体集積回路の分野では、集積
化が進められており、入出力信号や電源電圧を供給する
ためのパッド数は益々増大し、動作速度の迅速化は進む
一方である。
【０００３】このように高密度に集積化された半導体集
積回路の実装に際しては、パッド数の増大に伴い、パッ
ドピッチの縮小化がはかられている。しかし、従来のワ
イヤボンディング技術では、そのピッチは１００μm が
限界であり、またパッド数の増大に伴うワイヤボンディ
ングに要する時間の増大も大きな問題となっている。そ
こで、このような問題を解決するため、長尺状の可撓性
フィルム基板上に金属箔配線を形成したフィルムキャリ
アやリードフレーム等に、接続用の突起電極（バンプ）
を介して、これと半導体集積回路チップのパッドとを接
続するＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）技術が提唱され、開発が進められている。こ
の技術により、パッドピッチが６０μm 程度の半導体集
積回路まで対応することが可能であるといわれている。
【０００４】このＴＡＢ方式では、リードフレーム側に
バンプを形成するものと半導体装置のチップ側にバンプ
を形成するものとがあるが、半導体装置のチップ側にバ
ンプを形成するものの場合、半導体装置の形成後にバン
プを形成する工程が必要となる。
【０００５】従来、図５に示すように、半導体基板１上
に絶縁膜２を介してＡｌ配線層３を形成した後保護膜４
として酸化シリコン膜などを形成し、これにスルーホー
ルＨを開口し、さらに選択めっきによりこのスルーホー
ルＨ内に開口するＡｌ配線層３から金または半田のめっ
き層５を形成しこれをバンプとして用いるようにしたも
のが提案されている。この方法では選択めっきによって
バンプが形成されるため、高さの制御が極めて困難であ
るという問題がある。
【０００６】この問題を解決するため、図６に示すよう
に、半導体基板１上を覆う絶縁膜２の一部にビアホール
ｈを開口し、このビアホールｈからシリコンのエピタキ
シャル成長によりシリコン突起部６を形成し、この周辺
または頂部にバリア層７と銅層８と金層９との多層構造
の金属膜を形成しこれをバンプとしたものも提案されて
いる（特開昭６２−２９３６４８）。この構造では、バ
ンプはシリコンで構成されているため基板との熱膨張率
の差がないため、ボンディングに際してクラックが発生
するのを防止することができるという特徴を有してい
る。
【０００７】
【発明が解決しようとする課題】このように、シリコン
の選択成長によりバンプを形成する方法では、バンプの
高さのばらつきは低減されまたボンディングに際してク
ラックが発生するおそれはないが、バンプの核に半導体
であるシリコンを用いているため、１００℃程度の高温
で動作させる場合、シリコンの比抵抗が低下し基板への
リーク電流が発生しやすくなり、誤動作の原因となるこ
ともある。
【０００８】また、シリコンのエピタキシャル成長は一
般に８００℃以上の高温で行わなければならないため、
６００℃程度の耐熱性しかもたないＡｌ配線はこれに耐
えられない。従ってＡｌ配線の形成に先立ち、シリコン
のエピタキシャル成長を行い突起部６を形成しておく必
要がある。このため、１μm 以下の微細な加工精度を必
要とする半導体集積回路では、フォトリソグラフィに用
いるフォトレジストがこの突起部近傍で薄くなったりし
てチップ全域に均一に塗布されず、加工精度が低下する
という問題があった。
【０００９】本発明は、前記実情に鑑みてなされたもの
で、バンプの高さが均一でかつ電気的特性の良好な半導
体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】そこで本発明の半導体装
置では、素子領域および配線の形成された半導体基板表
面に突出するように絶縁性の突起部を形成し、この突起
部を覆うと共に配線に電気的に接続するようにバンプと
しての金属膜を形成している。
【００１１】望ましくはこの金属膜は、基板表面を覆う
保護膜に形成されたスルーホールを介して配線に電気的
に接続される。
【００１２】さらに望ましくはこの突起部は、耐熱性樹
脂で構成している。
【００１３】
【作用】上記構成によれば、突起部の核は絶縁膜で形成
されているため、高温での使用に際してもリーク発生の
おそれもなく、電気的特性を良好に維持することがで
き、また、絶縁膜のパターニングにより高さの均一な突
起を形成することができ、また、配線層のパターニング
後に形成することができるため、配線パターンのパター
ニング精度を低下させることもない。
【００１４】製造に際しては、例えば、素子領域および
配線の形成された半導体基板上に保護膜を形成し、この
保護膜上に半導体基板表面に突出するように絶縁性の突
起部を形成したのちこの保護膜にスルーホールを形成
し、突起を覆うとともにスルーホールを介して配線に電
気的に接続するように、バンプとなる金属膜パターンを
形成する等の方法をとる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
【００１６】図１(a) および(b) は、本発明実施例の半
導体装置を示す図である。
【００１７】この半導体装置は、シリコン基板１１上に
絶縁膜としての酸化シリコン膜１２を介してＡｌ配線層
１３を形成した後、保護膜としての酸化シリコン膜１４
を形成し、これにスルーホールＨを開口し、さらにポリ
イミド膜からなる突起１５を形成し、この突起１５の上
層からスルーホールＨにかけてバリア層１７と銅層１８
と金層１９との３層構造の導体膜を形成し、Ａｌ配線層
１３との電気的接続を行うことにより、この突起１５上
を覆う３層構造の導体膜をバンプとして用いるようにし
たことを特徴とするものである。
【００１８】すなわち、この構造ではバンプとなる突起
１５の下地は、シリコン基板１１上に形成された酸化シ
リコン膜１２と保護膜としての酸化シリコン膜１４とで
あり、３層膜のパターンはこの突起１５を覆うとともに
スルーホールＨ内に露呈するＡｌ配線層１３上を覆うよ
うに形成されている。
【００１９】次にこの半導体装置の製造方法について説
明する。
【００２０】まず、所望の素子領域の形成されたシリコ
ン基板１１上に絶縁膜としての酸化シリコン膜１２を形
成しさらにスパッタリング法によりＡｌ薄膜を形成しフ
ォトリソグラフィを用いてこれをパターニングしＡｌ配
線層１３を形成する。
【００２１】さらに、図２(a) に示すようにＣＶＤ法に
より保護膜としての酸化シリコン膜１４を形成し、フォ
トリソグラフィによりスルーホールＨを開口する。
【００２２】この後、図２(b) に示すように、ポリイミ
ド膜をスピンコート法によって膜厚６μm となるように
塗布し、フォトリソグラフィによってレジストマスクを
形成し、ヒドラジンによってレジストマスクから露呈す
る領域を選択的に除去し、ポリイミド膜からなる突起１
５を形成する。
【００２３】そしてさらに、膜厚０．５μm のチタン薄
膜１７と膜厚０．５μm の銅薄膜１８と膜厚１μm の金
薄膜１９をスパッタリング法により堆積し、フォトリソ
グラフィによりこれら３層膜をパターニングし、この突
起１５の上層からスルーホールＨにかけてバリア層１７
と銅層１８と金層１９との３層構造の導体膜を形成し、
Ａｌ配線層１３との電気的接続を行い、図１(a) および
(b) に示した半導体装置が完成する。
【００２４】このようにして、この突起１５上を覆う３
層構造の導体膜によって形成されたバンプをもつバンプ
付き半導体装置が得られる。
【００２５】このバンプをリードフレームあるいはフィ
ルムキャリアの所定のインナーリードに直接ボンディン
グを行うことにより、電気的接続を行い、樹脂封止をお
こなって実装がなされる。
【００２６】この構造ではバンプとなる突起１５はポリ
イミド膜で形成されており、シリコンを用いた場合のよ
うなリーク発生のおそれはない。またこの構造ではＡｌ
配線層の形成後に突起を形成すれば良いため、配線パタ
ーンの精度を低下させることもない。
【００２７】ここで、突起の高さは６μm （５〜１０μ
m 程度）であるが、導体膜のパターニングに際し、写真
蝕刻法で用いるフォトレジスト膜を突起部の周辺で均一
に塗布するのは困難であるが、数十μm 程度の比較的大
きい形状のバンプであるため、加工上の不都合は少な
い。
【００２８】なお、前記実施例で突起の形成にポイリイ
ミドを用いたのは、均一な膜厚を得ることができるこ
と、および下地との密着性が良好であること、３００℃
以上の耐熱性を有し、後続の導体膜の形成時における熱
に耐え得るという点である。しかしながら、このような
均一な膜厚を得ることができること、下地との密着性が
良好であること、後続の導体膜の形成時における熱に耐
え得ることという条件を満たすものであれば、酸化シリ
コン膜等他の絶縁膜を用いても良い。この場合は突起形
成のためのフォトリソグラフィ工程を別に設ける必要が
ある。またポリイミドの場合、感光材料を添加すること
により容易に感光性を持たせることができる。すなわち
感光性材料を添加したポリイミド膜をスピンコート法に
よって膜厚６μm となるように塗布し、マスクを介して
露光し潜像を形成し、ヒドラジンによって現像し、ポリ
イミド膜からなる突起１５を形成するようにしてもよ
い。
【００２９】また、前記実施例ではバンプはＡｌ配線層
の形成されていない領域に形成したが、図３に示すよう
に、Ａｌ配線層１３の上に重なるように形成しても良
い。この場合は特別にバンプ形成領域を必要としないた
め、装置の大型化を防ぐことができる。さらにこの場
合、保護膜１４上ではなく直接Ａｌ配線層１３の上にポ
リイミド膜からなる突起１５を形成してもよいことはい
うまでもない。
【００３０】また、図４に示すように保護膜の形成に先
立ちバンプ１５上からＡｌ配線層１３にかけて導体膜を
形成し、この上層に保護膜１４を形成するようにしても
よい。また保護膜を省略してもよい。
【００３１】また、３層膜からなる導体膜については基
板との密着性、導電性、リードフレームとの接続性を満
足するものであればよいことはいうまでもない。
【００３２】
【発明の効果】以上説明してきたように、本発明によれ
ば、高さが均一なバンプを有し、電気的特性を良好に維
持することのできる半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明実施例の半導体装置を示す図
【図２】本発明実施例の半導体装置の製造工程図
【図３】本発明の他の実施例の半導体装置を示す図
【図４】本発明の他の実施例の半導体装置を示す図
【図５】従来例の半導体装置を示す図
【図６】従来例の半導体装置を示す図
【符号の説明】
１ シリコン基板 ２ 絶縁膜 ３ Ａｌ配線層 ４ 保護膜 ５ めっき層（バンプ） ６ シリコン突起部 ７ Ｔｉ層 ８ Ｃｕ層 ９ Ａｕ層 １１ シリコン基板 １２ 酸化シリコン膜 １３ Ａｌ配線層 １４ 保護膜 １５ 突起（ポリイミド膜） １７ Ｔｉ層 １８ Ｃｕ層 １９ Ａｕ層

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 素子領域および配線の形成された半導体
    基板表面に突出するように形成された絶縁性の突起部
    と、 前記突起部を覆うと共に前記配線に電気的に接続された
    バンプとしての金属膜とを具備したことを特徴とする半
    導体装置。
  2. 【請求項２】 前記金属膜は、前記基板表面を覆う保護
    膜に形成されたスルーホールを介して前記配線に電気的
    に接続されていることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】 前記突起部は、耐熱性樹脂で構成されて
    いることを特徴とする請求項１記載の半導体装置。
JP4047154A 1992-03-04 1992-03-04 半導体装置 Pending JPH05251455A (ja)

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