JPH05236466A

JPH05236466A - 動き補償フレーム間予測画像符号化装置及び方法

Info

Publication number: JPH05236466A
Application number: JP7554492A
Authority: JP
Inventors: Ichiro Tamiya; 一郎民谷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-02-25
Filing date: 1992-02-25
Publication date: 1993-09-10
Also published as: EP0557948B1; DE69330191T2; DE69330191D1; EP0557948A2; US5473378A; EP0557948A3

Abstract

(57)【要約】【目的】ビデオレートの蓄積系メディア用動画像符号
化装置を低コストで提供する。【構成】入力動画像のフレーム順序を変更する入力画
像並べ替え手段１、画像内符号化及び前方向予測符号化
画像の復号画像を蓄える記憶回路２、アドレス発生手段
３、多段の動きベクトル探索を行なう動き検出手段４、
フレーム間予測信号とその予測差信号を出力する予測信
号生成手段５、量子化手段６、可変長符号化手段７、局
所復号手段８を含み、予測信号生成手段５は、記憶回路
２から最終段のベクトル探索用に動き検出手段４に読み
出されるデータを同時に取り込んで記憶回路２へのアク
セスを減らす。また、局所復号手段８の出力のうち画像
内符号化及び前方向予測符号化画像の復号画像を格納す
る記憶回路１０、アドレス発生手段１１により、局所復
号画像を再生フレーム順に戻して復号画像信号をモニタ
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画像符号化を実現す
る符号化装置に関し、更に詳しくは、ビデオメールシス
テム，ビデオレコーダ等に用いられる蓄積系メディア用
のビデオレート圧縮再生装置に関する。

【０００２】

【従来の技術】ビデオ信号をコンパクトディスク（Ｃ
Ｄ）のような比較的狭帯域のディジタルストレージメデ
ィアに格納することを目的に、高能率符号化処理が施さ
れる。国際標準化組織ＩＳＯ−ＩＥＣＪＴＣ１／ＳＣ
２／ＷＧ１１（以下、通称ＭＰＥＧ）では、１．５Ｍｂ
ｐｓ相当のメディアに対応した符号化方式が検討されて
いる。検討方式の概要については、例えば、画像電子学
会誌第２０巻第４号３０６〜３１６項に解説が掲載され
ている。掲載内容によれば、動き補償フレーム間予測と
離散コサイン変換（ＤＣＴ）、量子化、可変長符号化を
組み合わせたハイブリッド符号化が国際標準化方式とし
て採用される見通しである。ＭＰＥＧ方式の基本的な枠
組は、動画像通信用途を目的として既に国際標準化され
ているＣＣＩＴＴ勧告Ｈ．２６１と同様であるが、画像
内符号化（Ｉ画像）、前方向予測符号化（Ｐ画像）に加
え、新たに後ろ方向予測を含めた双方向予測符号化（Ｂ
画像）を組み入れたフレーム間予測方式が用いられてい
る。また、動き補償に用いる動ベクトルも半画素精度ま
で精度を上げることによって符号化効率の向上を計って
いる。上述のような性能改善のために、符号化処理に要
する演算処理量や所要メモリ容量は、Ｈ．２６１の装置
実現に比べて飛躍的に増大するので、符号化装置の実現
には工夫を要する。

【０００３】ＭＰＥＧ方式に基づいた画像符号化処理装
置を現状の技術で実現するには、市販の画像信号処理用
チップセットを用いることが考えられる。利用可能なも
のとしては、グラフィックス・コミュニケーション・テ
クノロジーズ（ＧＣＴ）社から、商用となっているチッ
プセットがある。各チップの機能は、日経エレクトロニ
クス１９９０年６月２５日号の２０９頁から２２２頁に
解説されている。同記載内容によれば、このチップセッ
トは、動ベクトル検出、ＤＣＴ、逆ＤＣＴ、量子化、逆
量子化、可変長符号化、可変長復号化といった個々の演
算機能を専用チップとして提供し、この組み合わせによ
りＨ．２６１用符号化装置を構成するものである。

【０００４】

【発明が解決しようとする課題】ところが、前述のチッ
プセットを用いて、ＭＰＥＧ方式で新たに要求される前
方／後方フレーム間予測や半画素精度のベクトル検出を
ビデオレートで実現するには、多数のチップを並列動作
させざるを得ず、装置コストが増大するという問題が生
ずる。また、符号化用チップと復号用チップが別々にな
っているので、符号化装置に復号機能を組み込むと、演
算チップ数の増大につながるという問題がある。本発明
は、このような問題を解決し、オーサリング，ビデオメ
ール，ディジタルビデオレコーダ等で用いられるビデオ
レートの蓄積系メディア用符号化装置を低コストで提供
することを目的とする。

【０００５】そのために、まず、両方向の動き補償や１
画素以下の精度のベクトル検出の様に既存のＬＳＩでは
効率的に実現できない演算機能を、より高性能なＶＬＳ
Ｉに置き換え、部品数の低減を図ることが必要である。
実際、近年のＶＬＳＩ技術を用いれば、所要の演算処理
能力を持ったＶＬＳＩを開発すること自体は難しくな
い。但し、当面のＬＳＩ技術では、画像データを保持す
るフレームメモリ回路を演算チップに内蔵できないの
で、ＶＬＳＩの他にメモリ回路を用いたシステム構成が
前提となる。この場合、メモリ回路へのアクセス頻度に
より、採用するメモリチップの所要スピードやチップ数
が定まるので、最適なメモリ構成を与え、システム全体
のコストを低減することが重要である。従って、本発明
の課題は、外付けのメモリ配置に留意したシステムアー
キテクチャと具体的な実時間符号化処理手法を与えるこ
とにある。

【０００６】また、上記のアプリケーションシステムで
は、実時間符号化機能と供に、符号化により得られたビ
ット系列から動画像を再生する機能が必須であり、ま
た、圧縮符号化による画質への影響を監視するために符
号化中の画像をモニタリングする機能も求められる。よ
って、復号装置を別途用意することなく、これら再生及
び実時間のモニタリング機能を符号化装置に組み入れら
れる構成を提供することも本発明の課題となる。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明による第１の符号化装置は、動画像信号の
各画像フレームを、画像内符号化画像（以下Ｉ画像）、
前方向予測符号化画像（以下Ｐ画像）、両方向予測符号
化画像（以下Ｂ画像）の少なくとも３種のフレーム間予
測画像として符号化を施す動画像符号化装置であって、
フレーム間予測方式に基づき入力動画像のフレーム順序
を変更する入力画像並べ替え手段と、既に符号化したＩ
及びＰ画像の復号画像を蓄える第１の記憶回路と、第１
の記憶回路の入出力を制御する第１のアドレス発生手段
と第１の記憶回路に蓄えた復号画像と入力画像並べ替え
手段の出力との間で動きベクトルを検出する動き検出手
段と、検出された動きベクトルと第１の記憶回路に蓄え
た復号画像からフレーム間予測信号を生成し、入力画像
並べ替え手段の出力との予測差信号を出力する予測信号
生成手段と、予測差信号に対して量子化処理を施す量子
化手段と、量子化手段の出力に可変長符号化を施す可変
長符号化手段と、量子化手段の出力とフレーム間予測信
号を入力されＩ及びＰ画像の復号画像を生成する局所復
号手段とを含み、動き検出手段は、検出した動きベクト
ルにより第１のアドレス発生手段を制御して多段階の動
きベクトル探索を実現する動画像符号化装置であり、予
測信号生成手段は、動き検出手段が第１の記憶回路から
最終段のベクトル探索用に読み出したデータを同時に取
り込むことを特徴とした予測信号生成方法を採用してい
る。

【０００８】本発明による第２の動画像符号化装置は、
前記第１の符号化装置に加えて、第２の記憶回路を具備
し、前記入力画像フレーム並べ替え手段の出力のうち、
Ｉ，Ｐ画像を第２の記憶回路に格納し、前記動き検出手
段は、第２の記憶回路に蓄えた入力画像と入力画像並べ
替え手段の出力との間で動きベクトルを検出し、第２の
記憶回路の入出力は、前記第１のアドレス発生手段で制
御される動画像符号化装置であり、前記予測信号生成手
段は、動き検出手段が第２の記憶回路から最終段のベク
トル探索用に読み出す入力画像データと同じアドレスの
復号データを第１の記憶回路から同時に読み出して予測
生成に用いることを特徴とした予測信号生成方法を採用
している。

【０００９】また、本発明による第３の動画像符号化装
置は、前記第１もしくは第２の動画像符号化装置に加え
て、前記局所復号手段の出力を格納する第３の記憶回路
と第３の記憶回路の入出力を制御する第２のアドレス発
生手段と、第３の記憶回路もしくは局所復号手段からの
出力データを外部に出力する出力ポートとを具備し、局
所復号手段は、Ｂ画像の復号画像をも生成することを特
徴とした動画像符号化装置であり、局所復号手段から得
られるＢ画像の復号画像は出力ポートに出力し、Ｉ，Ｐ
画像の復号画像は、第３の記憶回路に格納した後に出力
ポートに出力することにより、符号化画像の局所復号画
像を再生フレーム順に戻して出力する復号画像信号モニ
タ方法を実現している。

【００１０】本発明による第４の動画像符号化装置で
は、前記第３の符号化装置に加えて、外部から供給され
る可変長符号語を可変長復号する可変長復号手段を具備
し、第２のアドレス発生手段は、可変長復号手段が復号
した動きベクトルを用いて第３の記憶回路からの予測画
像データ読み出しを制御し、局所復号手段が、第３の記
憶回路から読み出された予測画像データと可変長復号手
段の出力から復号画像を再生する動画像符号化装置であ
り、局所復号手段より得られたＢ画像の復号画像は出力
ポートに出力し、局所復号手段より得られたＩ，Ｐ画像
の復号画像は、第３の記憶手段に格納した後に出力ポー
トに出力することにより、復号画像を再生フレーム順に
戻して出力する復号画像再生方法を採用している。

【００１１】

【作用】ビデオレートで後ろ方向を含めたフレーム間予
測符号化を滞りなく行なうために、符号化処理に先だっ
て入力ビデオ信号のフレーム順序を入れ換える。これ
は、符号化対象画像に対する将来からのフレーム間予測
を行なうには、時間的に後から入力されるフレームを先
に符号化／復号化する必要があるためである。このよう
にフレーム順が入れ替わった入力を前提とすれば、各フ
レームの符号化に要する時間を１フレーム周期内に納め
ることで実時間での符号化処理が可能となる。

【００１２】上記のような処理過程は、図２を用いて概
観できる。図の最上段に入力画像のフレーム列Ｆ_i（…
Ｆ_-1Ｆ₀Ｆ₁Ｆ₂…）を示している。各画像フレームに
は、画像内符号化（Ｉ画像）、前方向予測符号化（Ｐ画
像）、両方向予測符号化（Ｂ画像）のいずれかの符号化
方式が割り当てられる。この割り当てに基づいて入力順
を入れ換えたフレーム順序がその下段に示されている。
並べ替えられたフレーム順は、（…Ｆ₀Ｆ_-2Ｆ_-1Ｆ₃Ｆ
₁Ｆ₂Ｆ₆…）となり、この順には、符号化処理が施さ
れる。ＦＭ及びＦＭ′は、画像２画面分の容量を持つフ
レームメモリで、各々、動きベクトルサーチと局所復号
信号格納に用いられる。サーチ用メモリ（ＦＭ）には、
Ｉ，Ｐ画像に対応する入力画像を格納して、現入力フレ
ームとの動きベクトルを検出に用いる。例えばＦ_-2やＦ
_-1の符号化時には、Ｆ_-3とＦ₀がサーチメモリに格納さ
れているので、これを動きベクトル探索に用いる。求ま
った動きベクトルを用いて、メモリＦＭ′に格納された
局所復号信号（Ｆ′_-3Ｆ′₀）を読み出して予測信号を
生成する。例えばＦ_-2やＦ_-1の符号化には、前方向予測
は局所復号信号Ｆ′_-3を、後ろ方向はＦ′₀を用いてフ
レーム間予測信号を生成する。ＦＭ及びＦＭ′は、図２
最下段に示した信号ＴＧＬにより、入力信号及び局所復
号信号を格納する先頭アドレスを切替えて、最近符号化
された２枚のＩ画像もしくはＰ画像が格納される。尚、
公知の様に、動きベクトルの検出には、入力信号の代り
に局所復号信号を用いてもよい。この場合、ＦＭ′の内
容と現入力フレームとの間で動ベクトルを検出すれば良
いのでフレームメモリＦＭは削除できる。

【００１３】各フレーム周期での符号化処理は、１枚の
画像をＮ画素×Ｎラインの小ブロックに分けて行なわれ
る。ＭＰＥＧ方式では、Ｎ＝１６とし、例えば、３５２
画素×２４０ラインの標準的な画像は、３３０個のブロ
ックに分けて符号化している。

【００１４】１個のブロックに対して、先ず、前方向、
後ろ方向それぞれの動ベクトルを検出する。このとき、
双方向の動き検出が必要なこと、また、連続するＢ画像
の枚数に応じて、動ベクトル検索範囲を広げる必要もあ
るので、探索領域はＨ．２６１の８倍以上ともなる。従
って、全探索をそのまま実現すると、メモリアクセスも
大幅に増大する。このため、本発明は、まず、動ベクト
ル検出については、多段階サーチ法（以下段数をＫとす
る）を採用し、各段の探索にはサブサンプルした信号の
みを使用して、サブサンプルに応じたアクセス頻度の削
減を図る。但し、１画素精度以下のベクトル検出を前提
とすると、補間計算が必要なので、少なくとも最終段の
ベクトルサーチには、探索範囲内の全ての画素値が必要
となる。一方、予測信号生成には、本質的に全ての画素
が必要となるので、サブサンプルできない。従って、本
発明では、メモリアクセスの効率を更に向上させるため
に、最終段サーチのためのメモリアクセスと予測信号作
成のためのアクセスを同時に行う方式を導入した。導入
にあたっては、動きベクトル検出に、局所復号信号を用
いる（図２のＦＭ′に格納したデータをベクトル探索に
用いる）場合と、入力信号を用いる（図２のＦＭに格納
したデータをベクトル探索に用いる）場合の各々につい
て検討しているので、順次説明する。

【００１５】先ず、局所復号信号から動きベクトルを検
出する場合では、Ｎ段目のサーチのためにＦＭ′から読
み出したデータを同時に予測信号生成部内に設けたバッ
ファに取り込んでしまい、サーチ終了後１画素精度以下
のベクトルが確定してからバッファ内のデータを用いて
予測信号を生成する。こうすると、フレームメモリＦ
Ｍ′に対する間引きできないアクセス回数を２回から１
回に削減できる。

【００１６】次に、入力信号から動きベクトルを検出す
る場合を考える。ベクトルサーチは、入力信号に対して
行なわれるので、サーチ部と予測生成部が、同じデータ
を使用することはできない。ところが、図２から分かる
ように、サーチ用メモリ（ＦＭ）と局所復号信号格納用
のメモリ（ＦＭ′）の同じアドレスに、対応する入力画
像と局所復号画像を格納できる。すなわち、予測信号生
成とＫ段目のサーチのためのデータ読み出しは、同じア
ドレス制御部でサーチ用メモリと局所復号信号格納用メ
モリの両方を同時にアクセスすることが可能である。以
上のようにして、前方向／後ろ方向の動きベクトル検出
と予測信号の生成に必要なメモリアクセスを減らしてい
る。

【００１７】次に、符号化している画像を実時間でモニ
タリングするために、局所復号信号を外部に出力する方
法を示す。符号化順序は、入力信号と異なっているが、
最も最近復号された２枚のＩもしくはＰ画像を一旦メモ
リに蓄えることで、元の順序に戻すことができる。この
表示フレームの順序変換は、再生機能としても必要であ
る。本発明では、再生及びモニタリング両用にフレーム
メモリ（ＦＭ″）を用意した。図２のように、ＦＭ″に
（局所）復号信号を格納し、その下段に示す表示順に戻
して出力する。

【００１８】図２では、ＦＭ″内にＢ画像を蓄える領域
を確保して、Ｂ画像も一旦格納する。こうして、Ｉ，
Ｐ，Ｂ画像いずれにも同じ走査順に変換しながら読み出
すことができる。但し、後段にフレームバッファが用意
されている場合などでは、必ずしも走査変換を必要とし
ないので、ＦＭ″のＢ画像領域を削除してフレーム順の
並べ替えのみとすることもできる。

【００１９】

【実施例】図１は本発明による第１の動画像符号化装置
の実施例を示している。図において、１は、フレーム間
予測方式に基づき入力動画像のフレーム順序を変更する
入力画像並べ替え回路、２は、符号化したＩ，Ｐ画像の
局所復号画像を蓄える記憶回路、３は、アドレス発生回
路、４は、動き検出回路、５は、予測信号生成回路、６
は、ＤＣＴ及び量子化処理を施す量子化回路、７は、可
変長符号化回路、８は、逆量子化，逆ＤＣＴ，フレーム
加算を施す局所復号回路、１７は、画像信号入力ポー
ト、１８は、ビット系列入出力ポートである。以下、本
実施例の動作を、各ブロックの詳細を説明しながら示
す。

【００２０】図３には、入力フレームの並べ替え回路１
の構成例を示している。この例では、ＩもしくはＰ画像
の間に、Ｍ−１枚のＢフレームが入るフレーム構成を実
現する。図において、３１は、入力画像にＭ−１フレー
ムおきにＩ又はＰ画像を割り当て、その間のフレームを
Ｂ画像とするシーケンス回路で、フレーム周期毎に、３
ｂｉｔの信号を出力する。３２は、Ｍ−１画面分のデー
タを格納できるフレームメモリ、３３ａ，３３ｂは、ス
イッチ、３４はオアゲート、３５は、オアゲート３４の
出力が‘１’のときフレーム同期により内容を反転する
トグルフリップフロップ、３６は、ラスタ走査信号をブ
ロックスキャン信号に変換する走査変換回路である。シ
ーケンス回路３１の出力は、図３の上方をＭＳＢとする
２進数で表せば、Ｉ画像のとき‘１００’、Ｐ画像のと
き‘０１０’、Ｂ画像のとき‘００１’である。スイッ
チ３３により、Ｉ又はＰ画像は入力ポート１７の信号を
そのまま出力し、Ｂ画像はフレームメモリ３２に格納し
て、Ｍフレーム周期遅延させた後に出力する。図２に示
した並べ替えの例では、最上段の入力フレーム（…Ｆ_-2
Ｆ_-1Ｆ₀Ｆ₁…Ｆ₆）から（…Ｆ_-4Ｆ₀Ｆ_-2Ｆ_-1Ｆ₃Ｆ
₁Ｆ₂Ｆ₆）への変換はＭ＝３として実現される。並べ
替えられた画像信号は、走査変換回路３６で１６画素×
１６ラインのブロックスキャン信号に変換されて、出力
ポート３８から出力される。また、図２のＴＧＬ信号波
形は、トグルフリップフロップ３５の出力である。

【００２１】このように入力画像並べ替え回路１で順序
及び走査順が変換された入力動画信号は、図１の動き検
出回路４に入力され、ブロック毎に符号化処理が施され
る。尚、カラー動画像の符号化は、色信号符号化部を別
途設けたり、色差信号のブロックをインタリーブして実
現するが、以下の説明では、１個のブロックを輝度信号
のみの１６×１６画素とし、記述を簡明にしている。

【００２２】まず、動き検出回路４により、記憶回路２
に格納された局所復号信号から動ベクトルを検出し、検
出された動ベクトルに基づいて予測信号生成回路５が記
憶回路２のデータを用いて最適な予測信号を生成する。
そして、生成した予測信号は、局所復号回路８に、入力
信号との予測差信号は、量子化回路６に出力される。ア
ドレス発生回路３、動き検出回路４、予測信号生成回路
５の構成及び動作については、後に詳細に説明する。予
測差信号は、量子化回路６で離散コサイン変換と変換係
数への量子化が施され、可変長符号化回路７で、図示せ
ずも動ベクトル等の符号化モード情報と供に最終的なビ
ット系列に符号化され出力ポート１８を介して外部に出
力される。一方、局所復号回路８では、量子化回路６の
逆操作が施され、更に、予測信号生成回路５より入力さ
れた予測信号とからＩ，Ｐ画像の局所復号信号を生成し
記憶回路２に格納する。量子化回路６、可変長符号化回
路７、局所復号回路８は、既に商用となっているＬＳ
Ｉ、例えば、前述のＧＣＴ社より供給されるチップセッ
ト等を用いて構成できる。

【００２３】図４は、本発明による第２の動画像符号化
装置の実施例を示している。図４において、１〜８，１
７，１８は、図１と同じである。９は、入力画像並べ替
え回路１の出力のうちＩ，Ｐ画像のみが格納される記憶
回路である。但し、本実施例では動き検出回路４には、
記憶回路９に格納した画像信号が入力されている。ま
た、記憶回路９へのアクセスには、アドレス発生回路３
から記憶回路２に供給されるアドレスと同一のアドレス
が用いられる。

【００２４】動き検出回路４と予測信号生成回路５（図
４内の点線で囲んだ範囲。）の詳細を図５に示してい
る。動きベクトル探索方式は、第１段では、３２画素×
３２行の領域内を２画素精度で探索し、第２段では１画
素及び０．５画素精度の動きベクトル探索を行なう２段
階ベクトル探索で、前方向と後ろ方向に対して、水平／
垂直方向各々±９の範囲内で０．５画素精度の動きベク
トルを検出している。図６（ａ）に第１段の探索、図６
（ｂ）に第２段の探索の様子を図解してある。

【００２５】図５において、４１，４３は、各々第１
段，第２段のベクトル探索用バッファメモリ、４２，４
４は、各々第１段、第２段のベクトル探索回路、４５
は、局所復号信号のバッファメモリ、４６は、予測信号
生成ユニット、４７は、予測信号格納用バッファメモ
リ、４８は、入力画像信号から予測信号を減算し、予測
差信号を得る減算器、４１１，４１２，４１３，４１４
は、入力信号用バッファメモリ、４１０は入力画像並べ
替え回路１からの入力ポート、４１５，４１６は、各々
量子化回路６、局所復号回路８への出力ポート、４１７
は、アドレス発生回路３への動きベクトル出力ポート、
４１８は、入力ポートで、図１の構成では記憶回路２の
出力が、図４の構成では記憶回路９の出力が供給され
る。また、４１９は、記憶回路２からのデータ入力ポー
トである。

【００２６】第１段探索は、３２画素×３２行の探索ウ
インドウから行方向列方向それぞれに１／２サブサンプ
リングを行なって１６×１６を図５の探索用バッファ４
１に取り込む。一方、入力信号も、１ブロックのデータ
（１６×１６）を同じく格子状にサブサンプルして、８
×８とし、バッファ４１１に格納する。このときのサブ
サンプルパタンは、図６（ａ）中に丸印で示されてい
る。ベクトル探索回路４２で、水平／垂直方向各々±４
の範囲（原画像信号上では±８に対応）を探索する。こ
のときの試行ベクトル数は、水平，垂直各々９ベクトル
（±４）づつの８１個となる。また、１つのブロックの
第１段の探索を行なった後、右隣のブロックの探索に移
るが、このとき、バッファメモリ４１に新たに格納する
必要があるのは、図６（ａ）内に斜線で示した８×１６
（原画像信号上では１６画素×３２行に対応）の領域で
ある。

【００２７】第１段の動ベクトル探索回路４２は、試行
ベクトル各々について画素単位の差の絶対値を積算し、
その最小値を検出することで、最適ベクトルとする。こ
のような演算処理は、例えば、ＩＮＭＯＳ社製の動きベ
クトル検出用ＬＳＩ：ＳＴ３２２０を用いて実現でき
る。ＳＴ３２２０の動作概要は、映像情報誌１９９１年
６月号の８３頁から８９頁に記載がある。記載内容によ
れば、−８／＋７画素，−８／＋７ラインの範囲内の２
５６点の試行ベクトルの中から最適なベクトルを検出す
るために、試行ベクトル数と同じ２５６個のプロセッサ
エレメント（ＰＥ）を並列動作させている。本実施例の
ベクトル探索回路４２を実現するには、２５６個中の８
１個のＰＥのみを動作させれば、第１段の探索を実現で
きることになる。

【００２８】第２段目の探索は、図６（ｂ）の様に、第
１段で求まったベクトルの周辺からサブサンプリングせ
ずに１８画素×１８行の探索ウインドウをバッファメモ
リ４３に取り込み、１画素以下の精度の動きベクトルを
検出する。第２段の動ベクトル探索回路４３の詳細を図
７に示した。図７において、６１は、１ライン（１８画
素）の遅延を実現するラインメモリ、６２ａ，６２ｂ，
６２ｃは、加算器、６４ａ，６４ｂ，６４ｃは、各々１
／２，１／２，１／４を掛け合わせる乗算器、６５ａ，
６５ｂは、遅延器であり、以上により内挿ユニット６０
が構成される。また、６３ａ，６３ｂ，６３ｃ，６３ｄ
は、ベクトル探索回路、６６は、最小値検出回路、６
７，６８は、各々図５のバッファメモリ４１３と４３と
から入力ブロック信号，第２段の探索領域データが供給
される入力ポート、６９は、検出された動ベクトルを予
測信号生成回路５に出力する出力ポートである。

【００２９】入力ポート６８には、バッファメモリ４３
に取り込まれた１８×１８画素のデータがブロックスキ
ャン順に読み出される。図６（ｂ）の配置に対応する、
整数画素（ｏ），水平方向０．５画素内挿（ｈ），垂直
方向０．５画素内挿（ｖ），水平／垂直０．５画素内挿
（ｈｖ）のデータ列が内挿ユニット６０から出力され
る。各内挿信号に対して、前述のＳＴ３２２０と同様な
プロセッサエレメント（ＰＥ）を対応する試行ベクトル
数づつ接続する。すなわち、出力ポートｏ，ｈ，ｖ，ｈ
ｖに、各々９個、６個、６個、４個の合計２５個のＰＥ
を配置し、並列動作させれば第２段の動きベクトル検出
回路を構成できる。以上のようにして、最適な０．５画
素精度の動きベクトル（探索範囲±１）が最小値検出回
路３６で求まり、出力ポート６９を介して予測信号生成
回路５に出力される。

【００３０】図５の予測信号生成回路５では、バッファ
メモリ４５内には、既に、バッファメモリ４３内の画像
データに対応する１８×１８画素のデータが入力ポート
４１９から書き込まれている。従って、予測信号生成ユ
ニット４６では、図７の内挿ユニット６０と同様な処理
により、バッファメモリ４５に格納された局所復号信号
から０．５画素精度のベクトルに対応した予測信号を生
成する。更に、バッファメモリ４１４の入力ブロック信
号との間で、最適な予測方式を判定して、フレーム間予
測信号を求め、予測信号格納用バッファメモリ４７に格
納する。バッファメモリ４７に格納されたフレーム間予
測信号は、出力ポート４１６を介して局所復号回路８に
出力される。一方、バッファメモリ４１２，４１３，４
１４によりベクトル探索及び予測信号生成に要する時間
だけ遅延された入力信号は、減算器４８によりバッファ
メモリ４７に格納されている最適なフレーム間予測信号
との差信号に変換され出力ポート４１５を介して量子化
回路６に出力される。

【００３１】図８は、図５の回路の動作タイミングを示
している。各フレームは、１６×１６画素のブロック
が、第１段の探索、第２段の探索、予測信号の生成とい
う３段のブロック周期で順次パイプライン処理される。
例えば、３５２×２４０，３０フレーム／秒の動画像で
は、１ブロックの符号化周期が、約１００マイクロ秒以
内であれば実時間処理が保証される。前方向と後ろ方向
のベクトル検出は、１ブロック周期を半分に分け、時分
割で行なっている。また、ベクトル検出や予測信号生成
に必要なデータが図５のバッファメモリ４１，４３，４
５に揃うように、ブロック周期の前半で前方向予測に必
要なデータの取り込みが、後半で後ろ方向予測に必要な
データが取り込まれる。また、図８下段に示した制御信
号ｘ，ｙ，ｚにより、Ｉ画像，Ｐ画像，Ｂ画像各々につ
いてアドレス発生回路３が制御され、記憶回路２及び記
憶回路９へのデータ入出力タイミングが決定される。

【００３２】図９には、アドレス発生回路３の詳細を示
した。図９において、９０は、符号化ブロックのブロッ
クベースアドレス発生回路、９１ａは、記憶回路９への
書き込み用ブロックベースアドレス発生回路、９１ｂ
は、記憶回路２への書き込み用ブロックベースアドレス
発生回路、９２ａ，９２ｂは、加算器、９３は、１ブロ
ック周期遅れたブロックベースアドレスを出力する遅延
器、９４、９５、９６は、ブロックスキャンアドレス発
生回路、９７ａ、９７ｂ、９７ｃ、９７ｄは、セレク
タ、９９は、ゲート回路、９１０は、第１段ベクトル探
索回路４２の検出した動きベクトルが供給される入力ポ
ート、９１１は、記憶回路２と記憶回路９にアドレスを
出力する出力ポートである。また、９８は、フレームベ
ースアドレス発生回路で、図２のＴＧＬ信号により、画
像信号の２つのベースアドレスを２つの出力端子に交互
に切り替えて出力する。

【００３３】ブロックスキャンアドレス発生回路９４
は、符号化対象ブロックのベースアドレスを出力するブ
ロックベースカウンタ９０の出力を起点に、第１段の動
ベクトル探索に必要な８×１６＝１２８画素の領域の読
みだしアドレスを発生する。ブロックスキャンアドレス
発生回路９５は、前ブロック周期で求めた第１段の動き
ベクトル情報に基づいて第２段目のベクトル探索のため
の１８×１８＝３２４画素の領域の読みだしアドレスを
発生する。一方、ブロックスキャンアドレス発生回路９
６は、記憶回路９及び記憶回路２にデータを書き込むた
めの１６×１６＝２５６画素の領域の書き込みアドレス
を発生する。これらのアドレスは、図８下段に示した制
御信号ｘ，ｙ，ｚと、シーケンス制御回路３１（図３）
の発生するＩ，Ｐ，Ｂ識別信号の組合せで定まるタイム
スロットで時分割多重して出力される。

【００３４】Ｂ画像を符号化する間は、セレクタ９７ｃ
の出力として制御信号ｘにかかわらずセレクタ９７ｂの
出力が選択される。セレクタ９７ｂは、制御信号ｙがハ
イレベルの時、第１段のベクトル探索用データ読み出し
アドレスを、制御信号ｙがローレベルの時、第２段のベ
クトル探索用データ読み出しアドレスを選択する。

【００３５】セレクタ９７ｃは、ＩもしくはＰ画像を符
号化する間は、ブロック周期の後半は、ブロックスキャ
ンアドレス発生回路９６の出力を選択する。ブロックス
キャンアドレス発生回路９６へは、セレクタ９７ａによ
り、制御信号ｚがハイレベルの時、記憶回路９への書き
込みブロックベースアドレス発生回路９１ａの出力を選
択し、制御信号ｚがローレベルの時、記憶回路２への書
き込みブロックベースアドレス発生回路９１ｂの出力を
選択する。このようにして、Ｐ画像及びＩ画像の間は、
ブロック周期の後半は、局所復号信号と、サーチメモリ
へのデータ書き込みに用いられる。

【００３６】ブロック周期毎のメモリアクセスインタリ
ーブをまとめたのが図１０である。図１０（ａ）は、図
１の構成時、（ｂ）は、図４の構成時のタイムスロット
割当を示し、１画素のデータを書き込み、もしくは、読
み出しに１サイクルかかるとしている。図中、ｒ１ｆ，
ｒ１ｂは、第１段のベクトル探索に必要なデータの読み
だしを、ｒ２ｆ，ｒ２ｂは、第２段のベクトル探索に必
要なデータの読みだしを、ｗ２は、記憶回路２へのデー
タの書き込みを、ｗ９は、記憶回路９へのデータの書き
込みを表している。

【００３７】図１０（ｂ）についてアクセス頻度を調べ
る。先ず、Ｉ画像では、フレーム間予測を行なわないの
で、書き込み（ｗ２，ｗ９）の２５６サイクル×２＝５
１２サイクルのみ。Ｐ画像では、前方向予測（ｒ１ｆ，
ｒ２ｆ）の１２８＋３２４＝４５２サイクルと書き込み
（ｗ２，ｗ９）用の５１２サイクルの合計９６４サイク
ル。Ｂ画像では、前方向（ｒ１ｆ，ｒ２ｆ）と後方向
（ｒ１ｂ，ｒ２ｂ）予測の４５２サイクル×２＝９０４
サイクルとなる。

【００３８】ここで、１ブロックは１６×１６＝２５６
画素なので、ブロック周期あたり２５６サイクルのメモ
リアクセスは、入力ビデオ信号の信号レートに相当す
る。図１０から、Ｌ，Ｐ，Ｂ画像いずれを符号化する場
合も、ブロック周期あたり１０２４サイクルを下回って
いるので、本実施例の回路構成では、記憶回路２及び９
へのアクセスは、原信号の４倍以内に収っていることが
分かる。

【００３９】以上、本発明による第１及び第２の動画像
符号化装置の実施例を示し、動ベクトル探索及び予測信
号生成に必要な記憶回路２、記憶回路９に対するアクセ
ス方式を説明した。

【００４０】尚、サブサンプルによるベクトル探索の精
度改善のために、サブサンプルの前段に低域通過フィル
タを施すことが公知となっている。本発明においては、
動きベクトル検出回路が参照する記憶回路９もしくは記
憶回路２に書き込む際に、低域通過フィルタを施し、１
／４にサブサンプルする。このとき、記憶回路へのアク
セスは、原信号の１／４＝０．２５倍だけ増える。この
場合でも、全体として原信号レートの４倍あまりのアク
セス頻度のなかで全てのアクセスが実現されることが分
かる。

【００４１】また、図４に示した実施例では、記憶回路
２と記憶回路９を個別のメモリとしているが、高速なメ
モリチップを採用すれば、一個の記憶回路の別のアドレ
ス空間に記憶回路２と記憶回路９の内容をマッピングす
ることもできる。

【００４２】一般に、動ベクトル探索方式として、偶数
（又は、奇数）画素のみを用いたパタン照合を前提とす
れば、検出すべき動ベクトルが偶数（又は、奇数）画素
である限り、水平／垂直ともに偶数（又は、奇数）アド
レスのデータのみが演算対象となる。従って、第１段は
４画素精度、第２段は２画素精度とし、第３段で０．５
画素精度の動きベクトル探索を行なう３段階（Ｋ＝３）
動きベクトル探索でも図５のバッファメモリ構成と図
８，図９，図１０で示したメモリアクセス方式により実
現できる。すなわち、第１段ベクトル探索回路４２のみ
を変更すれば、第１〜第Ｋ−１段の探索をバッファメモ
リ４１の内容を用いて実現できる。このとき、バッファ
メモリ４１へのデータ転送に必要なメモリアクセスとバ
ッファメモリ４１の容量は、同じ探索範囲を１画素精度
で行なう場合の１／４である。

【００４３】次に、本発明による第３及び第４の動画像
符号化装置の実施例を説明する。図１１に、本発明によ
る第３の符号化装置の実施例のブロック図を示してい
る。本実施例は、実時間の符号化処理を行なうと同時
に、局所復号画像をモニタ画面に出力し、圧縮符号化画
像の監視手段を与えるものである。図１１において、１
０は、モニタ／再生用記憶回路、１１は、アドレス発生
回路、１９は、モニタ／再生信号出力ポートであり、１
〜９，１７，１８は、図４と同じである。また、１３
は、スイッチであり、動ベクトル検出回路４が、記憶回
路９に格納された入力信号と記憶回路２に格納された局
所復号信号のいづれかをベクトル探索に使用できる構成
となっている。

【００４４】本実施例では、局所復号回路８は、Ｉ，Ｐ
画像のみならずＢ画像の局所復号信号も生成する。局所
復号されたＩ，Ｐ画像は、本発明の第１及び第２の実施
例と同じく記憶回路２に格納するが、同時に記憶回路１
０にも格納する。記憶回路１０に書き込んだＩ，Ｐ画像
の局所復号信号は、図２下段に示したタイミングで遅ら
せて出力することにより、再生フレーム順に戻して出力
ポート１９に出力できる。

【００４５】局所復号回路８は、ブロック周期毎に復号
信号を出力するので、Ｂ画像を局所復号回路８から直接
出力ポート１９に出力する場合、フレーム内の走査順
は、１６×１６のブロックスキャンとなる。これを外部
の画像モニタ回路等に合わせるために、記憶回路１０か
らの読みだしをラスタ走査順とする。Ｉ，Ｐ画像につい
ては、既に、一旦記憶回路１０に格納するので、読みだ
しアドレスの発生で実現できるが、Ｂ画像用のスキャン
変換は、変換領域を新たに記憶回路１０の中に確保する
必要がある。このようなフレーム順序変換やフレーム内
走査変換に必要なアドレス発生回路１１の動作は後述す
る。

【００４６】図１２は、本発明による第４の符号化装置
の実施例である。本実施例は、既に符号化したビット系
列を再生して符号化画像を確認したり、編集時に編集点
を探すための手段を与えるものである。図において１２
は、可変長復号回路であり、１〜１１，１３，１７〜１
９は、図１１と同じである。但し、再生時は、符号化の
ために必要な機能、すなわち、入力画像並べ替え回路
１、動き検出回路４、予測信号生成回路５、量子化回路
６、可変長符号化回路７は動作を休止する。

【００４７】可変長復号回路１２は、ビット系列入出力
ポート１８に外部より供給される符号化ビット系列を可
変長復号する。可変長復号回路１２で再生された動ベク
トルは、アドレス生成回路１１に出力される。局所復号
回路８には、可変長復号回路１２と記憶回路１０からア
ドレス生成回路で読み出された信号が入力される。ここ
で、可変長復号回路１２は、従来の技術の頁で述べたチ
ップセットにあるようなＬＳＩで実現できる。

【００４８】局所復号回路８では、記憶回路１０から読
み出された復号画像から予測信号を再生し、可変長復号
回路１２から入力される予測差信号とのフレーム加算処
理により再生画像を得る。このとき、０．５画素精度の
動ベクトルを使った予測信号は、前方向と後ろ方向各々
について１７×１７の領域から局所復号回路８内で計算
により再生する必要がある。局所復号回路８で再生され
たＩ，Ｐ画像は、記憶回路１０に格納され、後から復号
されるＰ画像及びＢ画像のフレーム間予測信号生成に用
いられる。出力ポート１９から再生信号を出力する方法
は、前述の第３の符号化装置におけるモニタ出力と同じ
である。

【００４９】第３及び第４の符号化装置の実施例に共通
して用いられるアドレス発生回路１１の詳細を図１３に
示している。

【００５０】図１３において、１３０は、局所復号回路
８で復号化されるブロックのベースアドレスを出力する
ブロックベースアドレス発生回路、１３１は、ブロック
ベースアドレスを遅延させる遅延器、１３２ａ，１３２
ｂは、加算器、１３４は、読みだし用ラスタ走査アドレ
ス発生回路、１３５は、書き込み用ブロックスキャンア
ドレス発生回路、１３６は、１７×１７のブロックスキ
ャンアドレスを発生する復号用ブロックスキャンアドレ
ス発生回路、１３７ａ，１３７ｂ，１３７ｃ，１３７ｄ
は、セレクタ、１３８は、フレームベースアドレス発生
回路、１３９は、ゲート回路、１３３ａは、アドレス出
力ポートである。また、１３３ｂは、入力ポートで、図
１２の構成時のみ可変長復号回路１２で復号された動き
ベクトルの整数部分が入力される。フレームベースアド
レス発生回路１３８は、図２のＴＧＬ信号により、画像
信号の２つのベースアドレスを２つの出力端子に交互に
切り替えて出力する。

【００５１】書き込み用ブロックスキャンアドレス発生
回路１３５は、ブロックベースカウンタ１３０の出力を
局所復号回路８による再生処理遅延（１ブロック周期）
分だけ遅延器１３１で遅らせたアドレスを起点として復
号信号書き込みアドレスを生成する。また、読みだし用
ラスタ走査アドレス発生回路１３４は、記憶回路１０か
ら出力ポート１９に読み出すデータのアドレスを生成す
る。

【００５２】一方、復号用プロックスキャンアドレス発
生回路１３６は、ビット系列から再生信号を得る場合の
み用いられる。ブロックベースカウンタ１３０の出力
に、入力ポート１３３ａより入力される復号動ベクトル
の整数部を加算器１３２ａで加えたアドレスを起点とし
て予測信号の再生に必要な１７×１７の領域を読み出す
アドレスを生成する。

【００５３】セレクタ１３７ａでは、制御信号ｘによ
り、ブロック周期の前半で、読みだし用ラスタ走査アド
レス発生回路１３４の出力を、後半で、ブロックスキャ
ンアドレス発生回路１３５の発生する書き込みアドレス
を選択する。また、セレクタ１３７ｂは、制御信号ｚが
ハイレベルの時、ブロックスキャンアドレス発生回路１
３６の出力を選択し、制御信号ｚがローレベルの時、セ
レクタ１３７ａの出力を選択する。このように、セレク
タ１３７ｂの出力には３種類のアドレス生成回路の出力
がブロック周期内でインタリーブして出力される。更
に、ＴＧＬ信号及び、ゲート回路１３９によって適切な
フレームベースアドレスがセレクタ１３７ｃ，１３７ｄ
で選択され、加算器１３２ｂによりメモリ上の実アドレ
スに変換される。例えば、Ｂ画像の復号時で、かつ、ｚ
信号がローレベルの間のみ、Ｂ画像のスキャン変換領域
のベースアドレス“Ｂ−ｂａｓｅ”をセレクタ１３７ｃ
が選択する。それ以外では、ブロック周期の前半と後半
で前方向予測用のフレームベースアドレスと後ろ方向予
測用のフレームベースアドレスがセレクタ１３７ｄで切
替えられ、加算器１３２ｂに供給される。

【００５４】アドレス発生回路１１の出力アドレスのブ
ロック周期内のタイムスロット割り当てを図１４に示
す。ここでは、再生時に用いられるタイムスロットを示
している。図示するように、ブロック周期内に３種のメ
モリアクセスがインタリーブされて記憶回路１０に出力
される。ここで、ｒｏは、出力ポート１９へのデータの
読みだしを、ｒｆ，ｒｂは、再生時に必要な局所復号回
路８へのデータの読みだしを、ｗは、記憶回路１０への
データの書き込みを表している。

【００５５】Ｉ画像では、復号用の読み出しは必要無い
ので、書き込み（ｗ）及びモニタ用読みだし（ｒｏ）の
計５１２サイクルのみ。Ｐ画像では、前方向予測信号生
成に必要（ｒｆ）な１７×１７＝２８９サイクルと、モ
ニタ用入出力（ｒｏ，ｗ）の５１２サイクルの合計８０
１サイクル。Ｂ画像では、前方向及び後方向予測（ｒ
ｆ，ｒｂ）の２８９×２とモニタ用入出力（ｒｏ，ｗ）
の５１２サイクルの合計１０９０サイクルとなる。

【００５６】従って、記憶回路１０へのアクセス頻度
は、原信号の１０９０／２５６＝４．２６倍となる。
尚、走査変換を行なわない場合、Ｂ画像では、２８９×
２＝５７８に減少するので、Ｐ画像の８０１サイクルが
記憶回路１０へ最大のアクセス頻度となり、原信号の８
０１／２５６＝３．１３倍で良い。

【００５７】以上のように、本発明による実施例では、
動ベクトル検出に、入力信号を用いる場合と局所復号信
号を用いる場合のいづれであっても、また、符号化画像
のモニタリングや、ビット系列からの再生を行なう場合
も各記憶回路に対しては原画像信号レートの高々４倍あ
まりのメモリアクセス範囲の中で実現できることが示さ
れた。

【００５８】

【発明の効果】一般に、ブロックサイズをＮ×Ｎ，探索
ベクトルの範囲を水平方向ｍ、垂直方向にｎとするとき
の片方向の動ベクトル検出と予測信号生成に必要なメモ
リアクセスを評価する。

【００５９】本発明による探索方式では、第１段目のア
クセス回数は、０．２５Ｎ＊（Ｎ＋ｎ）、第２段目の探
索（及び予測生成）は、（Ｎ＋２）² である。従って、
合計のアクセスは１．２５Ｎ² ＋（４＋０．２５ｎ）Ｎ
＋４となる。これは、ブロック周期あたりのアクセス頻
度なので、Ｎ² で正規化すると原信号レートの１．２５
＋（４＋０．２５ｎ）＊（１／Ｎ）＋４／Ｎ² 倍となる
ことが分かる。具体的な数値として、Ｎ＝１６で、ベク
トル探索に許されるアクセスを原信号レートの２倍とし
たとき、ｎ＝３１程度まで探索可能である。これは±１
６の範囲で０．５画素精度の動ベクトルが求まることを
意味する。また、２．５倍まで見込むとｎ＝６３（±３
２）となり、実用上十分な動き補償範囲が得られる。

【００６０】比較のために、局所復号信号からベクトル
探索を行なう場合を示す。ここでは、ベクトル探索に
は、ブロック周期毎にＮ＊（Ｎ＋ｎ）のデータを取り込
み、かつ、バッファメモリ内に全てのデータを保持して
アクセスが最小となる場合を想定している。Ｎ² で正規
化すると、１＋ｎ／Ｎとなる。Ｎ＝１６では、ｎ＝１６
ですでに原信号レートの２倍となり、更に、ｎ＝３２と
すると３倍、ｎ＝６４とすると５倍となる。本方式に比
較して探索範囲の拡大（ｎの増加）が、全体のアクセス
に大きく影響することがわかる。

【００６１】このように、本発明による動きベクトル探
索、予測信号生成に要するアクセスは、書き込みに要す
るアクセスを組み入れても、原信号の４〜５倍の信号レ
ートで、ｎ＝３１〜６４といった実用的な補償範囲が実
現できることが示された。

【００６２】本発明により、符号化及び復号化に必要な
メモリをほぼ均等なアクセス頻度で配置したビデオレー
トの蓄積系メディア用符号化／復号化装置と符号化処理
手法が得られた。このため、各演算機能を、より高性能
なＶＬＳＩに置き換えて、更に部品数の低減を図った符
号化装置開発が可能となる。

【００６３】符号化時のモニタリングや復号化処理にお
いては、記憶回路を用いて走査変換まで行なえるので、
後段での走査変換が不要となり、外付け回路を低減でき
る。また、モニタ／再生用メモリにＢ画像を全て格納す
る領域を確保すれば、Ｂ画像の再生もしくは局所復号時
でのスティル（ポーズ）画像もモニタ／再生用メモリか
ら繰り返し読みだすことで実現できる。外部に別途ステ
ィル用メモリを配置する構成に比べ、フレームメモリを
削減できる。

【００６４】動ベクトル検出と予測信号生成部の実現に
はサブサンプリングを用いた多段方式を採用しているの
で、全探索法に比べてバッファメモリサイズが小さくて
済み、ＶＬＳＩ化に適する。また、アドレス発生回路が
１つで良いので、外部メモリアクセス用のアドレス出力
ピン数が節約できる。フレーム間予測方式として、入力
信号から動ベクトルを検出するにはメモリチップの追加
（もしくはメモリチップの高速化）のみで実現できるの
で、採用方式に適したシステムを構築できる。

【００６５】可変長符号化と復号化処理、及び、モニタ
リング用アドレス生成と再生用アドレス生成は、各々符
号化時、復号化時のみに使用される機能である。従っ
て、ＶＬＳＩ開発においてプロセッサ形式を採用し、１
個のＶＬＳＩをプログラムの入れ換えで機能を切替える
ことが可能となる。このとき、再生、モニタリング機能
は、必要に応じてメモリチップのみの追加で実現できる
ので、装置構成に適したシステムを構築できる。

【図面の簡単な説明】

【図１】本発明による第１の符号化装置の実施例のブロ
ック図である。

【図２】本発明による実施例の動作タイミングを示した
説明図である。

【図３】本発明による実施例の詳細ブロック図である。

【図４】本発明による第２の符号化装置の実施例のブロ
ック図である。

【図５】本発明による実施例の詳細ブロック図である。

【図６】本発明の動作を示した説明図である。

【図７】本発明による実施例の詳細ブロック図である。

【図８】本発明による実施例の動作タイミングを示した
説明図である。

【図９】本発明による実施例の詳細ブロック図である。

【図１０】本発明による実施例の動作タイミングを示し
た説明図である。

【図１１】本発明による第３の符号化装置の実施例のブ
ロック図である。

【図１２】本発明による第４の符号化装置の実施例のブ
ロック図である。

【図１３】本発明による実施例の詳細ブロック図であ
る。

【図１４】本発明による実施例の動作タイミングを示し
た説明図である。

【符号の説明】

１入力画像並べ替え回路２記憶回路３アドレス発生回路４動き検出回路５予測信号生成回路６量子化回路７可変長符号化回路８局所復号回路９記憶回路１０モニタ用記憶回路１１アドレス発生回路１２可変長復号回路１３スイッチ１７画像信号入力ポート１８符号化系列入出力ポート１９モニタ／再生信号出力ポート

Claims

【特許請求の範囲】

【請求項１】動画像信号の各画像フレームを、画像内
符号化画像（以下Ｉ画像）、前方向予測符号化画像（以
下Ｐ画像）、両方向予測符号化画像（以下Ｂ画像）の少
なくとも３種のフレーム間予測画像として符号化を施す
動画像符号化装置であって、フレーム間予測方式に基づ
き入力動画像のフレーム順序を変更する入力画像並べ替
え手段と、既に符号化したＩ及びＰ画像の復号画像を蓄
える第１の記憶回路と、前記第１の記憶回路の入出力を
制御する第１のアドレス発生手段と前記第１の記憶回路
に蓄えた復号画像と前記入力画像並べ替え手段の出力と
の間で動きベクトルを検出する動き検出手段と、前記検
出された動きベクトルと前記第１の記憶回路に蓄えた復
号画像からフレーム間予測信号を生成し、更に、前記入
力画像並べ替え手段の出力との予測差信号を出力する予
測信号生成手段と、前記予測差信号に対して量子化処理
を施す量子化手段と、前記量子化手段の出力に可変長符
号化を施す可変長符号化手段と、前記量子化手段の出力
と前記フレーム間予測信号を入力されＩ及びＰ画像の復
号画像を生成する局所復号手段とを含み、前記動き検出
手段は、検出した動きベクトルにより前記第１のアドレ
ス発生手段を制御して多段階の動きベクトル探索を実現
する動画像符号化装置。
【請求項２】請求項１に記載の動画像符号化装置にお
いて、前記予測信号生成手段は、前記動き検出手段が前
記第１の記憶回路から最終段のベクトル探索用に読み出
したデータを同時に取り込む予測信号生成方法。
【請求項３】第２の記憶回路を具備し、前記入力画像
フレーム並べ替え手段の出力のうち、Ｉ，Ｐ画像を前記
第２の記憶回路に格納し、前記動き検出手段は、前記第
２の記憶回路に蓄えた入力画像と前記入力画像並べ替え
手段の出力との間で動きベクトルを検出し、前記第２の
記憶回路の入出力は、前記第１のアドレス発生手段で制
御される請求項１に記載の動画像符号化装置。
【請求項４】請求項３に記載の動画像符号化装置にお
いて、前記予測信号生成手段は、前記動き検出手段が前
記第２の記憶回路から最終段のベクトル探索用に読み出
す入力画像データと同じアドレスの復号データを前記第
１の記憶回路から同時に読み出して予測生成に用いる予
測信号生成方法。
【請求項５】請求項１または３に記載の動画像符号化
装置において、前記動き検出手段のベクトル探索は、第
１段から第Ｋ−１段で２画素精度までの動きベクトル探
索を、第Ｋ段では１画素精度以下の動きベクトル探索を
行なうＫ段階の動きベクトル探索方法であって、第１段
から第Ｋ−１段までのベクトル探索には前記第１または
第２の記憶回路に格納される画像信号のうち格子状にサ
ブサンプルした画素のみを参照する動きベクトル探索方
法。
【請求項６】前記局所復号手段の出力を格納する第３
の記憶回路と前記第３の記憶回路の入出力を制御する第
２のアドレス発生手段と、前記第３の記憶回路もしくは
前記局所復号手段からの出力データを外部に出力する出
力ポートとを具備し、前記局所復号手段は、Ｂ画像の復
号画像をも生成する請求項１または３に記載の動画像符
号化装置。
【請求項７】請求項６に記載の動画像符号化装置にお
いて、前記局所復号手段から得られるＢ画像の復号画像
は前記出力ポートに出力し、Ｉ，Ｐ画像の復号画像は、
前記第３の記憶回路に格納した後に前記出力ポートに出
力することにより、符号化画像の局所復号画像を再生フ
レーム順に戻して出力する復号画像信号モニタ方法。
【請求項８】請求項６に記載の動画像符号化装置にお
いて、前記局所復号手段から得られたＩ，Ｐ，Ｂ画像の
復号画像は、全て前記第３の記憶回路に格納した後に出
力ポートに出力することにより、符号化画像の局所復号
画像を再生フレーム順に戻すと供に、画面内走査順を変
換して外部に出力する復号画像信号モニタ方法。
【請求項９】外部から供給される可変長符号語を可変
長復号する可変長復号手段を具備し、前記第２のアドレ
ス発生手段は、前記可変長復号手段が復号した動きベク
トルを用いて前記第３の記憶回路からの予測画像データ
読み出しを制御し、前記局所復号手段が、前記第３の記
憶回路から読み出された予測画像データと前記可変長復
号手段の出力から復号画像を得ることによって再生機能
を実現する請求項６に記載の動画像符号化装置。
【請求項１０】請求項９に記載の動画像符号化装置に
おいて、前記局所復号手段より得られたＢ画像の復号画
像は出力ポートに出力し、前記局所復号手段より得られ
たＩ，Ｐ画像の復号画像は、前記第３の記憶手段に格納
した後に前記出力ポートに出力することにより、復号画
像を再生フレーム順に戻して出力する復号画像再生方
法。
【請求項１１】請求項９に記載の動画像符号化装置に
おいて、前記局所復号手段より得られたＩ，Ｐ，Ｂ画像
の復号画像を、全て前記第３の記憶手段に格納した後に
前記出力ポートに出力することにより、復号画像を再生
フレーム順に戻すと供に、画面内走査順を変換して出力
する復号画像再生方法。