JPH05211221A - 半導体装置の製造工程におけるチャージアップ量測定方法 - Google Patents
半導体装置の製造工程におけるチャージアップ量測定方法Info
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- JPH05211221A JPH05211221A JP31875791A JP31875791A JPH05211221A JP H05211221 A JPH05211221 A JP H05211221A JP 31875791 A JP31875791 A JP 31875791A JP 31875791 A JP31875791 A JP 31875791A JP H05211221 A JPH05211221 A JP H05211221A
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Abstract
(57)【要約】
【目的】半導体装置の製造工程におけるチャージアップ
量を測定する。 【構成】濃度の異なる不純物が添加された酸化シリコン
からなるゲート酸化膜３を有するＭＯＳキャパシタが複
数個形成されたシリコン基板１に、荷電粒子を用いる半
導体装置の製造プロセスを施した後、前記ＭＯＳキャパ
シタの絶縁破壊状態を調べ、絶縁破壊された最も不純物
濃度が低いＭＯＳキャパシタの酸化膜中の不純物濃度か
らチャージアップ量を測定する。
量を測定する。 【構成】濃度の異なる不純物が添加された酸化シリコン
からなるゲート酸化膜３を有するＭＯＳキャパシタが複
数個形成されたシリコン基板１に、荷電粒子を用いる半
導体装置の製造プロセスを施した後、前記ＭＯＳキャパ
シタの絶縁破壊状態を調べ、絶縁破壊された最も不純物
濃度が低いＭＯＳキャパシタの酸化膜中の不純物濃度か
らチャージアップ量を測定する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造工程に
おけるチャージアップ量の測定方法に関する。
おけるチャージアップ量の測定方法に関する。
【０００２】
【従来の技術】従来の半導体装置のチャージアップ量の
測定方法の第１の例として、図７に示すように、シリコ
ン基板１の上に設けたフィールド酸化膜２により区画さ
れた素子形成領域の表面に設けた薄いゲート酸化膜３及
びゲート電極４からなるＭＯＳキャパシタが形成された
シリコン基板１が荷電粒子を用いる工程を経た後に、シ
リコン基板１上のＭＯＳキャパシタのゲート酸化膜３が
破壊されたかどうかを調べることによってチャージアッ
プ量を測定する方法がある。
測定方法の第１の例として、図７に示すように、シリコ
ン基板１の上に設けたフィールド酸化膜２により区画さ
れた素子形成領域の表面に設けた薄いゲート酸化膜３及
びゲート電極４からなるＭＯＳキャパシタが形成された
シリコン基板１が荷電粒子を用いる工程を経た後に、シ
リコン基板１上のＭＯＳキャパシタのゲート酸化膜３が
破壊されたかどうかを調べることによってチャージアッ
プ量を測定する方法がある。
【０００３】又、第２の例として荷電粒子を用いる工程
の前後におけるＭＮＯＳ（ｍｅｔａｌ ｎｉｔｒｉｄｅ
ｏｘｉｄｅ ｓｉｌｉｃｏｎ）構造のキャパシタでの
荷電粒子の蓄積量に応じた電気的な変化量を測定してチ
ャージアップ量を測定する方法もある（月刊Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９８７年，１１月，
３１〜３７頁参照）。図８に示すように、荷電粒子を用
いる工程を経ることによってゲート電極４に正のチャー
ジアップが生じ、ゲート電極４がＮ型のシリコン基板１
に対して正の電位にある場合には、チャージアップの電
界によってトンネル効果でシリコン基板中の電子が厚さ
２ｎｍの薄いゲート酸化膜３に注入されゲート酸化膜３
と窒化シリコン膜１２の界面にトラップされる。このた
め、ＭＮＯＳ構造のキャパシタのＣ−Ｖ特性は、荷電粒
子を用いる工程を経る前に比べて正にシフトする。従っ
て、このＭＮＯＳ構造のキャパシタのフラットバンド電
圧のシフト量を調べることによってチャージアップ量を
測定することが出来る。
の前後におけるＭＮＯＳ（ｍｅｔａｌ ｎｉｔｒｉｄｅ
ｏｘｉｄｅ ｓｉｌｉｃｏｎ）構造のキャパシタでの
荷電粒子の蓄積量に応じた電気的な変化量を測定してチ
ャージアップ量を測定する方法もある（月刊Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９８７年，１１月，
３１〜３７頁参照）。図８に示すように、荷電粒子を用
いる工程を経ることによってゲート電極４に正のチャー
ジアップが生じ、ゲート電極４がＮ型のシリコン基板１
に対して正の電位にある場合には、チャージアップの電
界によってトンネル効果でシリコン基板中の電子が厚さ
２ｎｍの薄いゲート酸化膜３に注入されゲート酸化膜３
と窒化シリコン膜１２の界面にトラップされる。このた
め、ＭＮＯＳ構造のキャパシタのＣ−Ｖ特性は、荷電粒
子を用いる工程を経る前に比べて正にシフトする。従っ
て、このＭＮＯＳ構造のキャパシタのフラットバンド電
圧のシフト量を調べることによってチャージアップ量を
測定することが出来る。
【０００４】又、第３の例として、荷電粒子の蓄積量に
応じた電気的な変化量を測定してチャージアップ量を測
定する方法があり、図９に示すような電気的に書き込み
可能なフローティングゲートを有する不揮発性記憶素子
を用いる方法もある（特開平１−６９０２５号公報参
照）。荷電粒子を用いる工程を経る事によってコントロ
ールゲート１３に正のチャージアップが生じ、コントロ
ールゲート１３がドレイン領域１４に対して正の電位に
ある場合、チャージアップによる電界がトンネル酸化膜
１５に加わり、ドレイン領域１４からフローティングゲ
ート１６に電子が注入される。このため不揮発性記憶素
子におけるＮチャネルＭＯＳトランジスタ１７のしきい
値電圧は荷電粒子を用いる構造を経る前に比べて正にシ
フトする。従って、この不揮発性記憶素子におけるＮチ
ャンネルＭＯＳトランジスタ１７のしきい値電圧のシフ
ト量を調べることによってチャージアップ量を測定する
ことが出来る。
応じた電気的な変化量を測定してチャージアップ量を測
定する方法があり、図９に示すような電気的に書き込み
可能なフローティングゲートを有する不揮発性記憶素子
を用いる方法もある（特開平１−６９０２５号公報参
照）。荷電粒子を用いる工程を経る事によってコントロ
ールゲート１３に正のチャージアップが生じ、コントロ
ールゲート１３がドレイン領域１４に対して正の電位に
ある場合、チャージアップによる電界がトンネル酸化膜
１５に加わり、ドレイン領域１４からフローティングゲ
ート１６に電子が注入される。このため不揮発性記憶素
子におけるＮチャネルＭＯＳトランジスタ１７のしきい
値電圧は荷電粒子を用いる構造を経る前に比べて正にシ
フトする。従って、この不揮発性記憶素子におけるＮチ
ャンネルＭＯＳトランジスタ１７のしきい値電圧のシフ
ト量を調べることによってチャージアップ量を測定する
ことが出来る。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のチャージアップ量の測定方法は、第１のＭＯＳ
キャパシタのゲート酸化膜の絶縁破壊を調べる方法で
は、ゲート酸化膜が破壊されたか否かの２値判定である
ためチャージアップ量を定量化することが難しい。
た従来のチャージアップ量の測定方法は、第１のＭＯＳ
キャパシタのゲート酸化膜の絶縁破壊を調べる方法で
は、ゲート酸化膜が破壊されたか否かの２値判定である
ためチャージアップ量を定量化することが難しい。
【０００６】また、第２のＭＮＯＳ構造のキャパシタに
おけるフラットバンド電圧のシフト量を調べる方法で
は、チャージアップ量が増加し、トンネル酸化膜にある
値以上の電圧が加わると、トンネル酸化膜が破壊されて
しまい、チャージアップ量を測定することが出来なくな
ってしまう。つまり、チャージアップ量の多い、例えば
イオン打ち込み工程などでは使えないという問題があっ
た。
おけるフラットバンド電圧のシフト量を調べる方法で
は、チャージアップ量が増加し、トンネル酸化膜にある
値以上の電圧が加わると、トンネル酸化膜が破壊されて
しまい、チャージアップ量を測定することが出来なくな
ってしまう。つまり、チャージアップ量の多い、例えば
イオン打ち込み工程などでは使えないという問題があっ
た。
【０００７】また、第３の不揮発性記憶素子におけるＮ
チャネルＭＯＳトランジスタのしきい値電圧のシフト量
を調べる方法では、コントロールゲート電圧としきい値
電圧が図１０に示すような関係にあるので、チャージア
ップ量が少なくコントロールゲート電圧がある一定値以
上にならない場合には、ＭＯＳトランジスタのしきい値
電圧が変化せず、チャージアップ量を測定することが出
来ないという問題点があった。
チャネルＭＯＳトランジスタのしきい値電圧のシフト量
を調べる方法では、コントロールゲート電圧としきい値
電圧が図１０に示すような関係にあるので、チャージア
ップ量が少なくコントロールゲート電圧がある一定値以
上にならない場合には、ＭＯＳトランジスタのしきい値
電圧が変化せず、チャージアップ量を測定することが出
来ないという問題点があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造工程におけるチャージアップ量測定方法は、濃度の異
なる不純物が添加された酸化シリコンからなるゲート酸
化膜を有するＭＯＳキャパシタが複数個形成されたシリ
コン基板を、荷電粒子を用いる半導体装置の製造プロセ
スを施した後、前記ＭＯＳキャパシタの絶縁破壊状態を
調べ、絶縁破壊された最も不純物濃度が低いＭＯＳキャ
パシタの酸化膜中の不純物濃度からチャージアップ量を
測定する手段を含んで構成される。
造工程におけるチャージアップ量測定方法は、濃度の異
なる不純物が添加された酸化シリコンからなるゲート酸
化膜を有するＭＯＳキャパシタが複数個形成されたシリ
コン基板を、荷電粒子を用いる半導体装置の製造プロセ
スを施した後、前記ＭＯＳキャパシタの絶縁破壊状態を
調べ、絶縁破壊された最も不純物濃度が低いＭＯＳキャ
パシタの酸化膜中の不純物濃度からチャージアップ量を
測定する手段を含んで構成される。
【０００９】
【作用】本発明者は、ＭＯＳキャパシタの酸化シリコン
からなるゲート酸化膜中に任意に添加された不純物の濃
度により．ＭＯＳキャパシタの耐圧強度が変化すること
を見出した。図１１はＭＯＳキャパシタのＩ−Ｖ特性を
示す図であり、ゲート酸化膜中にそれぞれＡ：５×１０
19ｃｍ-3，Ｂ：３×１０19ｃｍ-3，Ｃ：１×１０19ｃｍ
-3のヒ素を添加したＭＯＳキャパシタのＩ−Ｖ特性曲線
を示す。これは、２０ｎｍの厚さの酸化シリコンからな
るゲート酸化膜を有し、リンが添加された多結晶シリコ
ン膜を電極とするＭＯＳキャパシタについて調査したも
のである。図から明らかなようにゲート酸化膜中の不純
物濃度が高いほど、低電圧で絶縁破壊が生じていること
が判る。
からなるゲート酸化膜中に任意に添加された不純物の濃
度により．ＭＯＳキャパシタの耐圧強度が変化すること
を見出した。図１１はＭＯＳキャパシタのＩ−Ｖ特性を
示す図であり、ゲート酸化膜中にそれぞれＡ：５×１０
19ｃｍ-3，Ｂ：３×１０19ｃｍ-3，Ｃ：１×１０19ｃｍ
-3のヒ素を添加したＭＯＳキャパシタのＩ−Ｖ特性曲線
を示す。これは、２０ｎｍの厚さの酸化シリコンからな
るゲート酸化膜を有し、リンが添加された多結晶シリコ
ン膜を電極とするＭＯＳキャパシタについて調査したも
のである。図から明らかなようにゲート酸化膜中の不純
物濃度が高いほど、低電圧で絶縁破壊が生じていること
が判る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を説明するた
めの半導体チップの断面図である。これは、Ｎ型シリコ
ン基板１上に形成した酸化シリコンからなるフィールド
酸化膜２とゲート酸化膜３を有し、リンを添加した多結
晶シリコン膜をゲート電極４とするＭＯＳキャパシタ
で、ＭＯＳキャパシタＡ５，ＭＯＳキャパシタＢ６，Ｍ
ＯＳキャパシタＣ７，ＭＯＳキャパシタＤ８，ＭＯＳキ
ャパシタＥ９のゲート酸化膜にそれぞれ１×１０19ｃｍ
-3，２×１０19ｃｍ-3，３×１０19ｃｍ-3，４×１０19
ｃｍ-3，５×１０19ｃｍ-3のヒ素を添加したものであ
る。このキャパシタを用いて半導体装置の製造プロセス
の１つであるイオン注入におけるチャージアップのドー
ズ量依存性について調査した結果を図２に示す。この時
の注入イオンはヒ素イオンを、加速エネルギーが７０ｋ
ｅＶ，ビーム電流が４ｍＡであり、ドーズ量は５×１０
14ｃｍ-2〜１×１０16ｃｍ-2まで変化させた。図２に示
すように、ドーズ量を増加させるに伴って、つまり、チ
ャージアップ量を増加させるに従ってゲート酸化膜中の
ヒ素濃度の低いＭＯＳキャパシタが絶縁破壊されている
ことが判る。
めの半導体チップの断面図である。これは、Ｎ型シリコ
ン基板１上に形成した酸化シリコンからなるフィールド
酸化膜２とゲート酸化膜３を有し、リンを添加した多結
晶シリコン膜をゲート電極４とするＭＯＳキャパシタ
で、ＭＯＳキャパシタＡ５，ＭＯＳキャパシタＢ６，Ｍ
ＯＳキャパシタＣ７，ＭＯＳキャパシタＤ８，ＭＯＳキ
ャパシタＥ９のゲート酸化膜にそれぞれ１×１０19ｃｍ
-3，２×１０19ｃｍ-3，３×１０19ｃｍ-3，４×１０19
ｃｍ-3，５×１０19ｃｍ-3のヒ素を添加したものであ
る。このキャパシタを用いて半導体装置の製造プロセス
の１つであるイオン注入におけるチャージアップのドー
ズ量依存性について調査した結果を図２に示す。この時
の注入イオンはヒ素イオンを、加速エネルギーが７０ｋ
ｅＶ，ビーム電流が４ｍＡであり、ドーズ量は５×１０
14ｃｍ-2〜１×１０16ｃｍ-2まで変化させた。図２に示
すように、ドーズ量を増加させるに伴って、つまり、チ
ャージアップ量を増加させるに従ってゲート酸化膜中の
ヒ素濃度の低いＭＯＳキャパシタが絶縁破壊されている
ことが判る。
【００１２】ところで、従来のＭＮＯＳ構造のＭＯＳキ
ャパシタを用いる方法で同様の評価を行ったところ、１
×１０15ｃｍ-2以上のドーズ量でトンネル酸化膜が破壊
されてしまい、チャージアップ量が測定不可能であっ
た。又、従来のＭＯＳキャパシタを用いる方法で同様の
評価を行った場合には、５×１０15ｃｍ-2以上のドーズ
量でゲート酸化膜が破壊され、５×１０15ｃｍ-2未満の
ドーズ量で生じるチャージアップと、５×１０15ｃｍ-2
以上のドーズ量で生じるチャージアップの違いを区別す
る事は出来たが、それ以上詳しくチャージアップ評価を
行うことは出来なかった。
ャパシタを用いる方法で同様の評価を行ったところ、１
×１０15ｃｍ-2以上のドーズ量でトンネル酸化膜が破壊
されてしまい、チャージアップ量が測定不可能であっ
た。又、従来のＭＯＳキャパシタを用いる方法で同様の
評価を行った場合には、５×１０15ｃｍ-2以上のドーズ
量でゲート酸化膜が破壊され、５×１０15ｃｍ-2未満の
ドーズ量で生じるチャージアップと、５×１０15ｃｍ-2
以上のドーズ量で生じるチャージアップの違いを区別す
る事は出来たが、それ以上詳しくチャージアップ評価を
行うことは出来なかった。
【００１３】図３及び図４は本発明の第２の実施例を説
明するための半導体チップの平面図及びＡ−Ａ′線断面
図である。
明するための半導体チップの平面図及びＡ−Ａ′線断面
図である。
【００１４】図３及び図４に示すように、ゲート面積に
比べて数桁大きい面積の電極１０をゲート電極４に接続
させてある。従って、電極のチャージアップにより生じ
る電界は、第１の実施例の場合に比べて大きいため、チ
ャージアップに対する感度を高くすることができる。こ
の第２の実施例によって半導体装置製造工程の一つであ
るプラズマ処理を行った際のチャージアップとプラズマ
処理時間の関係を調査した結果を図５に示す。また、従
来の不揮発性記憶素子を用いる方法で同様の調査を行っ
た結果を図６に示す。図５と図６から従来例では観測で
きないような僅かなチャージアップ量でも第２の実施例
では観測出来ることが判る。
比べて数桁大きい面積の電極１０をゲート電極４に接続
させてある。従って、電極のチャージアップにより生じ
る電界は、第１の実施例の場合に比べて大きいため、チ
ャージアップに対する感度を高くすることができる。こ
の第２の実施例によって半導体装置製造工程の一つであ
るプラズマ処理を行った際のチャージアップとプラズマ
処理時間の関係を調査した結果を図５に示す。また、従
来の不揮発性記憶素子を用いる方法で同様の調査を行っ
た結果を図６に示す。図５と図６から従来例では観測で
きないような僅かなチャージアップ量でも第２の実施例
では観測出来ることが判る。
【００１５】なお、本発明に用いるＭＯＳキャパシタの
ゲート酸化膜中に不純物を添加する方法としては、ゲー
ト酸化膜を形成後にイオン注入を行い、その後窒素雰囲
気中で熱処理を行う方法や、ゲート酸化膜を形成後にゲ
ート酸化膜に不純物を熱拡散する方法など、ゲート酸化
膜に一様に不純物を添加する方法であればよい。
ゲート酸化膜中に不純物を添加する方法としては、ゲー
ト酸化膜を形成後にイオン注入を行い、その後窒素雰囲
気中で熱処理を行う方法や、ゲート酸化膜を形成後にゲ
ート酸化膜に不純物を熱拡散する方法など、ゲート酸化
膜に一様に不純物を添加する方法であればよい。
【００１６】
【発明の効果】以上説明したように本発明のチャージア
ップ量測定方法では、様々な濃度の不純物をあらかじめ
酸化シリコンからなるゲート酸化膜に添加したＭＯＳキ
ャパシタを用いており、このＭＯＳキャパシタの耐圧
は、ゲート酸化膜中に添加された不純物濃度に依存して
いるため、チャージアップによってどのような不純物濃
度を有するゲート酸化膜が絶縁破壊されたかを調べるこ
とによってチャージアップ量を測定することができる。
ップ量測定方法では、様々な濃度の不純物をあらかじめ
酸化シリコンからなるゲート酸化膜に添加したＭＯＳキ
ャパシタを用いており、このＭＯＳキャパシタの耐圧
は、ゲート酸化膜中に添加された不純物濃度に依存して
いるため、チャージアップによってどのような不純物濃
度を有するゲート酸化膜が絶縁破壊されたかを調べるこ
とによってチャージアップ量を測定することができる。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】第１の実施例によるイオン注入におけるチャー
ジアップのドーズ量依存性について調査した結果を示す
図。
ジアップのドーズ量依存性について調査した結果を示す
図。
【図３】本発明の第２の実施例を説明するための半導体
チップの平面図。
チップの平面図。
【図４】図３のＡ−Ａ′線断面図。
【図５】本発明の第２の実施例によるプラズマ処理を行
った際のチャージアップとプラズマ処理時間との関係を
調査した結果を示す図。
った際のチャージアップとプラズマ処理時間との関係を
調査した結果を示す図。
【図６】本発明の第２の実施例と対比するための従来の
不揮発性記憶素子を用いてプラズマ処理を行った際のチ
ャージアップとプラズマ処理時間の関係を示す図。
不揮発性記憶素子を用いてプラズマ処理を行った際のチ
ャージアップとプラズマ処理時間の関係を示す図。
【図７】従来の半導体装置の製造工程におけるチャージ
アップ量測定方法の第１の例を説明するための半導体チ
ップの断面図。
アップ量測定方法の第１の例を説明するための半導体チ
ップの断面図。
【図８】従来の半導体装置の製造工程におけるチャージ
アップ量測定方法の第２の例を説明するための半導体チ
ップの断面図。
アップ量測定方法の第２の例を説明するための半導体チ
ップの断面図。
【図９】従来の半導体装置の製造工程におけるチャージ
アップ量測定方法の第３の例を説明するための半導体チ
ップの断面図。
アップ量測定方法の第３の例を説明するための半導体チ
ップの断面図。
【図１０】不揮発性記憶素子のコントロールゲートとし
きい値電圧のシフト量との関係を示す図。
きい値電圧のシフト量との関係を示す図。
【図１１】ゲート酸化膜中に任意に不純物を添加したＭ
ＯＳキャパシタのＩ−Ｖ特性を示す図。
ＯＳキャパシタのＩ−Ｖ特性を示す図。
１ Ｎ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ＭＯＳキャパシタＡ ６ ＭＯＳキャパシタＢ ７ ＭＯＳキャパシタＣ ８ ＭＯＳキャパシタＤ ９ ＭＯＳキャパシタＥ １０ 電極 １１ 層間絶縁膜 １２ 窒化シリコン膜 １３ コントロールゲート １４ ドレイン領域 １５ トンネル酸化膜 １６ フローティングゲート １７ Ｎチャネルトランジスタ １８ Ｐ型シリコン基板 １９ ソース領域 ２０ 配線
Claims (1)
- 【請求項１】 濃度の異なる不純物が添加された酸化シ
リコンからなるゲート酸化膜を有するＭＯＳキャパシタ
が複数個形成されたシリコン基板に荷電粒子を用いる半
導体装置の製造プロセスを施した後、前記ＭＯＳキャパ
シタの絶縁破壊状態を調べ、絶縁破壊された最も不純物
濃度が低いＭＯＳキャパシタの酸化膜中の不純物濃度か
らチャージアップ量を測定することを特徴とする半導体
装置の製造工程におけるチャージアップ量測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31875791A JPH05211221A (ja) | 1991-12-03 | 1991-12-03 | 半導体装置の製造工程におけるチャージアップ量測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31875791A JPH05211221A (ja) | 1991-12-03 | 1991-12-03 | 半導体装置の製造工程におけるチャージアップ量測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211221A true JPH05211221A (ja) | 1993-08-20 |
Family
ID=18102603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31875791A Withdrawn JPH05211221A (ja) | 1991-12-03 | 1991-12-03 | 半導体装置の製造工程におけるチャージアップ量測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211221A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055900A1 (fr) * | 1999-03-17 | 2000-09-21 | Hitachi, Ltd. | Procede et appareil de mesure de la densite d'un courant ionique et procede de fabrication d'un dispositif a semi-conducteur |
| KR100450979B1 (ko) * | 2002-05-02 | 2004-10-02 | 강대환 | 플라즈마 진단용 웨이퍼 제조 방법 |
| US6812542B2 (en) * | 2000-06-28 | 2004-11-02 | Kabushiki Kaisha Toshiba | Electric fuse whose dielectric breakdown resistance is controlled by injecting impurities into an insulating film of a capacitor structure, and a method for manufacturing the same |
-
1991
- 1991-12-03 JP JP31875791A patent/JPH05211221A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055900A1 (fr) * | 1999-03-17 | 2000-09-21 | Hitachi, Ltd. | Procede et appareil de mesure de la densite d'un courant ionique et procede de fabrication d'un dispositif a semi-conducteur |
| EP1170789A1 (en) * | 1999-03-17 | 2002-01-09 | Hitachi, Ltd. | Ion current density measuring method and instrument, and semiconductor device manufacturing method |
| EP1170789A4 (en) * | 1999-03-17 | 2007-08-15 | Hitachi Ltd | METHOD AND APPARATUS FOR MEASURING THE DENSITY OF AN IONIC CURRENT AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE |
| US6812542B2 (en) * | 2000-06-28 | 2004-11-02 | Kabushiki Kaisha Toshiba | Electric fuse whose dielectric breakdown resistance is controlled by injecting impurities into an insulating film of a capacitor structure, and a method for manufacturing the same |
| KR100450979B1 (ko) * | 2002-05-02 | 2004-10-02 | 강대환 | 플라즈마 진단용 웨이퍼 제조 방법 |
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| A300 | Withdrawal of application because of no request for examination |
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