JPH05216626A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPH05216626A JPH05216626A JP4017339A JP1733992A JPH05216626A JP H05216626 A JPH05216626 A JP H05216626A JP 4017339 A JP4017339 A JP 4017339A JP 1733992 A JP1733992 A JP 1733992A JP H05216626 A JPH05216626 A JP H05216626A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- bit
- bits
- multiplication
- partial product
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】部分積の加算速度を速くすると共に、ハードウ
ェアの規模の増大を抑える。 【構成】２ｎ×２ｎビットの乗算を（ｎ＋１）×ｎビッ
トの乗算を４回繰り返すようにＹＨレジスタ１，ＹＬレ
ジスタ２，選択回路３、２次のブースのデコーダ４を構
成する。
ェアの規模の増大を抑える。 【構成】２ｎ×２ｎビットの乗算を（ｎ＋１）×ｎビッ
トの乗算を４回繰り返すようにＹＨレジスタ１，ＹＬレ
ジスタ２，選択回路３、２次のブースのデコーダ４を構
成する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は乗算器に関し、特に単精
度乗算器を用いて倍精度乗算を実行する乗算器に関す
る。
度乗算器を用いて倍精度乗算を実行する乗算器に関す
る。
【０００２】
【従来の技術】２の補数表示の２ｎビット×２ｎビット
の乗算を行う乗算器について説明する。
の乗算を行う乗算器について説明する。
【０００３】図２は従来のこの種の乗算器の一例を示す
回路図である。
回路図である。
【０００４】この従来の乗算器においては、２の補数表
示された２ｎビットの数どうしの乗算を行う場合、被乗
数をＸ、乗数をＹとすると
示された２ｎビットの数どうしの乗算を行う場合、被乗
数をＸ、乗数をＹとすると
【０００５】
【０００６】と書ける。Ｘ，Ｙの積をＰとすると
【０００７】
【０００８】ここで
【０００９】
【００１０】とおくと Ｐ＝（２n ・Ｒ＋Ｓ）・（２n ・Ｑ＋Ｔ） ＝２2nＲ・Ｑ＋２n ・（Ｒ・Ｔ＋Ｓ・Ｑ）＋Ｓ・Ｔ …（１０） となる。よって２ｎビットの倍精度乗算は、 Ｒ・Ｑ：（２の補数）×（２の補数） Ｒ・Ｔ：（２の補数）×（絶対値） Ｓ・Ｑ：（絶対値）×（２の補数） Ｓ・Ｔ：（絶対値×（絶対値） の４種のｎビットの単精度乗算を行い式（１０）に従っ
て２2nまたは２n の重み付けのためのシフトと加算によ
って行うことができる。
て２2nまたは２n の重み付けのためのシフトと加算によ
って行うことができる。
【００１１】従来、２の補数と絶対値の混在したこの４
種のｎビッド×ｎビット乗算を同一のハードウェアを用
いて実行するために、（ｎ＋１）ビット×（ｎ＋１）ビ
ットの乗算器を用いていた。これは２の補数表現のデー
タのＭＳＢを１ビット符号拡張して（ｎ＋１）をビット
データとし、絶対値のデータはＭＳＢの第（ｎ＋１）ビ
ット目を０にし、結局４種のｎビット乗算を（ｎ＋１）
ビットの２の補数乗算に帰着させるものである。この規
則に従い、（６）式〜（９）式を変形した式が（１１）
式〜（１４）式でありその演算結果が（１５）式であ
る。
種のｎビッド×ｎビット乗算を同一のハードウェアを用
いて実行するために、（ｎ＋１）ビット×（ｎ＋１）ビ
ットの乗算器を用いていた。これは２の補数表現のデー
タのＭＳＢを１ビット符号拡張して（ｎ＋１）をビット
データとし、絶対値のデータはＭＳＢの第（ｎ＋１）ビ
ット目を０にし、結局４種のｎビット乗算を（ｎ＋１）
ビットの２の補数乗算に帰着させるものである。この規
則に従い、（６）式〜（９）式を変形した式が（１１）
式〜（１４）式でありその演算結果が（１５）式であ
る。
【００１２】
【００１３】よって Ｐａ＝２2nＲａＱａ＋２n （ＲａＴａ＋ＳａＱａ）＋ＳａＴａ …（１５） ２次のブースのデコーダ４ａの入力として、ＹＬレジス
タ２ａ及びＹＨレジスタ１ａのいずれかが乗算の組合せ
によって選択されてる。ＹＬレジスタ２ａは（１５）
式、ＹＨレジスタ１ａは（１１）式に従ってレジスタが
構成されている。部分積生成回路８では、２次のブース
のデコーダ４ａ、選択回路７の出力を受けて（１１）式
〜（１５）式に従い部分積の各項が生成される。
タ２ａ及びＹＨレジスタ１ａのいずれかが乗算の組合せ
によって選択されてる。ＹＬレジスタ２ａは（１５）
式、ＹＨレジスタ１ａは（１１）式に従ってレジスタが
構成されている。部分積生成回路８では、２次のブース
のデコーダ４ａ、選択回路７の出力を受けて（１１）式
〜（１５）式に従い部分積の各項が生成される。
【００１４】次に部分積加算回路９において、部分積生
成回路８から出力された部分積が加算される。さらに、
部分積加算回路９から出力される結果を算術回路１０に
よってシフト加算を繰り返すことによって２ｎビット×
２ｎビットの乗算を行うことができる。この時シフト量
は（１５）式で示されている２n 及び２2nの重み付けで
決まる。
成回路８から出力された部分積が加算される。さらに、
部分積加算回路９から出力される結果を算術回路１０に
よってシフト加算を繰り返すことによって２ｎビット×
２ｎビットの乗算を行うことができる。この時シフト量
は（１５）式で示されている２n 及び２2nの重み付けで
決まる。
【００１５】
【発明が解決しようとする課題】上述した従来の乗算器
では、２ｎビットの倍精度データを、２個のｎビットの
単精度データに分けて（２の補数）×（２の補数）、
（２の補数）×（絶対値）、（絶対値）×（２の補数）
及び（絶対値）×（絶対値）の４種類の乗算を同一のハ
ードウェアで実行するために、２の補数データはＭＳＢ
を１ビット符号拡張し、絶対値データはＭＳＢの第（ｎ
＋１）ビット目を０にし、結局（ｎ＋１）ビットの２の
補数乗算に帰着させている。よってデータのビット数が
元のデータのビット数よりも増加しているため、ブース
のアルゴリズムによって生成される部分積の数が１個増
加している。従って、部分積の演算スピードが遅くな
り、ハードウェアも大きくなるという問題があった。
では、２ｎビットの倍精度データを、２個のｎビットの
単精度データに分けて（２の補数）×（２の補数）、
（２の補数）×（絶対値）、（絶対値）×（２の補数）
及び（絶対値）×（絶対値）の４種類の乗算を同一のハ
ードウェアで実行するために、２の補数データはＭＳＢ
を１ビット符号拡張し、絶対値データはＭＳＢの第（ｎ
＋１）ビット目を０にし、結局（ｎ＋１）ビットの２の
補数乗算に帰着させている。よってデータのビット数が
元のデータのビット数よりも増加しているため、ブース
のアルゴリズムによって生成される部分積の数が１個増
加している。従って、部分積の演算スピードが遅くな
り、ハードウェアも大きくなるという問題があった。
【００１６】
【課題を解決するための手段】本発明の乗算器は、２ｎ
ビットの被乗数Ｘ，乗数Ｙのうちの乗数Ｙに２次のブー
スのアルゴリズムを用いてデコードし部分積生成回路の
乗数側に入力しｎ×ｎビット（ｎは任意の自然数）の単
精度乗算器により乗算する乗算器において、前記乗数Ｙ
を
ビットの被乗数Ｘ，乗数Ｙのうちの乗数Ｙに２次のブー
スのアルゴリズムを用いてデコードし部分積生成回路の
乗数側に入力しｎ×ｎビット（ｎは任意の自然数）の単
精度乗算器により乗算する乗算器において、前記乗数Ｙ
を
【００１７】
【００１８】と表しこの乗数Ｙに対する２次のブースの
アルゴリズムの式を Ｅj ＝−２ｙ2j+1＋ｙ2j＋ｙ2j-1 …（ｃ） としてこれをデコードするデコーダの入力を、
（ｙ2j+1，ｙ2j，ｙ2j-1）としてＥj ＝−２ｙ2j+1＋ｙ
2j＋ｙ2j-1をデコードする場合と、（ｙ2j+1+n，
ｙ2j+n，ｙ2j-1+n）としてＥj+n ＝−２ｙ2j+1+n＋ｙ
2j+n＋ｙ2j-1+nをデコードする場合とに切り替えるよう
にして構成される。
アルゴリズムの式を Ｅj ＝−２ｙ2j+1＋ｙ2j＋ｙ2j-1 …（ｃ） としてこれをデコードするデコーダの入力を、
（ｙ2j+1，ｙ2j，ｙ2j-1）としてＥj ＝−２ｙ2j+1＋ｙ
2j＋ｙ2j-1をデコードする場合と、（ｙ2j+1+n，
ｙ2j+n，ｙ2j-1+n）としてＥj+n ＝−２ｙ2j+1+n＋ｙ
2j+n＋ｙ2j-1+nをデコードする場合とに切り替えるよう
にして構成される。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２０】図１は本発明の一実施例を示すブロック図
である。
である。
【００２１】２の補数表現された２ｎビットの数どうし
の乗算を行う場合、被乗数Ｘは
の乗算を行う場合、被乗数Ｘは
【００２２】
【００２３】符号を１ビット拡張して
【００２４】
【００２５】と表現することができる。但し、
【００２６】
【００２７】この様に２ｎビットの２の補数データを上
位（ｎ＋１）ビット、下位（ｎ＋１）ビットの２つの２
の補数データにわけることができる。
位（ｎ＋１）ビット、下位（ｎ＋１）ビットの２つの２
の補数データにわけることができる。
【００２８】乗数Ｙは２次のブースのアルゴリズムを用
いて
いて
【００２９】
【００３０】と表現することができる。但し、
【００３１】
【００３２】この様に上位ｎビット、下位ｎビットをわ
けることができる。
けることができる。
【００３３】よってＸ、Ｙの積をＰとおくと Ｐ＝Ｘ・Ｙ ＝（ＸＨ＋ＸＬ）・（ＹＨ＋ＹＬ） …（２３） 従って、乗算Ｘ・Ｙは乗算ＸＨ・ＹＨ、ＸＨ・ＹＬ、Ｘ
Ｌ・ＹＨ及びＸＬ・ＹＬを行いその結果を累算するのと
等価である。
Ｌ・ＹＨ及びＸＬ・ＹＬを行いその結果を累算するのと
等価である。
【００３４】実際に乗算を行ってみると
【００３５】
【００３６】ここで、
【００３７】
【００３８】符号部は、−Ａj ・２n ＝−２n+1 ＋ｂＡ
j ・２n ＋２n （但し、ｂＡはＡの否定）とおくと、
j ・２n ＋２n （但し、ｂＡはＡの否定）とおくと、
【００３９】
【００４０】よって符号部は（２６）式の様になり、マ
イナスは２2n-1の項だけである。
イナスは２2n-1の項だけである。
【００４１】またＡj はＥj の値により Ｅj ＞０ Ａj ＝ｘs Ｅj ＝０ Ａj ＝０ Ｅj ＝０ Ａj ＝ｂｘs となるが、ｘs ＝０なのでＥj の値にかかわらずＡj ＝
０である。
０である。
【００４２】数値部は
【００４３】
【００４４】となる。
【００４５】同様にして、ＸＨ・ＹＬ、ＸＬ・ＹＨ、Ｘ
Ｈ・ＹＨの乗算を行うと以下のようになる。
Ｈ・ＹＨの乗算を行うと以下のようになる。
【００４６】
【００４７】これより、ＸＨ・ＹＨ、ＸＨ・ＹＬ、ＸＬ
・ＹＨ、ＸＬ・ＹＬの乗算は乗算結果の重み付けを変え
るだけで、同一のハードウェアで実現できる事が解る。
・ＹＨ、ＸＬ・ＹＬの乗算は乗算結果の重み付けを変え
るだけで、同一のハードウェアで実現できる事が解る。
【００４８】図１を参照すると、２次のブースのデコー
ダ４の入力として、ＹＬレジスタ２，ＹＨレジスタ１の
いずれかが乗算の組合せによって選択されている。ＹＬ
レジスタ２のＬＳＢには“０”、ＹＨレジスタ１のＬＳ
Ｂにはｙn-1 が代入されており、これは（２１）式及び
（２２）式に従ってこれらレジスタが構成されているこ
とを示す。
ダ４の入力として、ＹＬレジスタ２，ＹＨレジスタ１の
いずれかが乗算の組合せによって選択されている。ＹＬ
レジスタ２のＬＳＢには“０”、ＹＨレジスタ１のＬＳ
Ｂにはｙn-1 が代入されており、これは（２１）式及び
（２２）式に従ってこれらレジスタが構成されているこ
とを示す。
【００４９】部分積生成回路８では、２次のブースのデ
コーダ４，選択回路７の出力を受けて（２７）式〜（３
０）式に従い部分積の各項が生成される。
コーダ４，選択回路７の出力を受けて（２７）式〜（３
０）式に従い部分積の各項が生成される。
【００５０】次に部分積加算回路９において、部分積生
成回路８から出力された部分積が加算される。さらに、
部分積加算回路９から出力される結果を算術回路１０に
よってシフト加算を繰り返すことによって２ｎビット×
２ｎビットの乗算を行うことができる。この時シフト量
は（２５）式（３０）式で示されている重み付けで決ま
る。
成回路８から出力された部分積が加算される。さらに、
部分積加算回路９から出力される結果を算術回路１０に
よってシフト加算を繰り返すことによって２ｎビット×
２ｎビットの乗算を行うことができる。この時シフト量
は（２５）式（３０）式で示されている重み付けで決ま
る。
【００５１】
【発明の効果】以上説明したように本発明は、例えばｎ
が４ビット，８ビット，１６ビット，３２ビット、及び
６４ビット等の場合の２ｎビット×２ｎビットの倍精度
乗算を（ｎ＋１）ビット×ｎビットの乗算を４回繰り返
すことによって行っているため、生成される部分積の数
を２次のブースのアルゴリズムを用いた場合ｎ個にで
き、よって部分積の加算スピードを高めることができ、
またハードウェアの規模の増加を抑えることができる効
果がある。
が４ビット，８ビット，１６ビット，３２ビット、及び
６４ビット等の場合の２ｎビット×２ｎビットの倍精度
乗算を（ｎ＋１）ビット×ｎビットの乗算を４回繰り返
すことによって行っているため、生成される部分積の数
を２次のブースのアルゴリズムを用いた場合ｎ個にで
き、よって部分積の加算スピードを高めることができ、
またハードウェアの規模の増加を抑えることができる効
果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来の乗算器の一例を示すブロック図である。
１，１ａ ＹＨレジスタ ２，２ａ ＹＬレジスタ ３ 選択回路 ４，４ａ ２次のブースのデコーダ ５ ＸＨレジスタ ６ ＸＬレジスタ ７ 選択回路 ８ 部分積生成回路 ９ 部分加算回路 １０ 算術回路 １１ 出力レジスタ
Claims (2)
- 【請求項１】 ２ｎビットの被乗数Ｘ，乗数Ｙのうちの
乗数Ｙに２次のブースのアルゴリズムを用いてデコード
し部分積生成回路の乗数側に入力しｎ×ｎビット（ｎは
任意の自然数）の単精度乗算器により乗算する乗算器に
おいて、前記乗数Ｙを と表しこの乗数Ｙに対する２次のブースのアルゴリズム
の式を Ｅj ＝−２ｙ2j+1＋ｙ2j＋ｙ2j-1 …（ｃ） としてこれをデコードするデコーダの入力を、
（ｙ2j+1，ｙ2j，ｙ2j-1）としてＥj ＝−２ｙ2j+1＋ｙ
2j＋ｙ2j-1をデコードする場合と、（ｙ2j+1+n，
ｙ2j+n，ｙ2j-1+n）としてＥj+n ＝−２ｙ2j+1+n＋ｙ
2j+n＋ｙ2j-1+nをデコードする場合とに切り替えるよう
にしたことを特徴とする乗算器。 - 【請求項２】 ２次のブースのデコーダの入力端に、Ｅ
j とＥj+n とを切り替える選択回路が設けられた請求項
１記載の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017339A JPH05216626A (ja) | 1992-02-03 | 1992-02-03 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017339A JPH05216626A (ja) | 1992-02-03 | 1992-02-03 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216626A true JPH05216626A (ja) | 1993-08-27 |
Family
ID=11941299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017339A Withdrawn JPH05216626A (ja) | 1992-02-03 | 1992-02-03 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216626A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6233597B1 (en) | 1997-07-09 | 2001-05-15 | Matsushita Electric Industrial Co., Ltd. | Computing apparatus for double-precision multiplication |
-
1992
- 1992-02-03 JP JP4017339A patent/JPH05216626A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6233597B1 (en) | 1997-07-09 | 2001-05-15 | Matsushita Electric Industrial Co., Ltd. | Computing apparatus for double-precision multiplication |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |