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JPH0520833B2 - - Google Patents

Info

Publication number
JPH0520833B2
JPH0520833B2 JP58226722A JP22672283A JPH0520833B2 JP H0520833 B2 JPH0520833 B2 JP H0520833B2 JP 58226722 A JP58226722 A JP 58226722A JP 22672283 A JP22672283 A JP 22672283A JP H0520833 B2 JPH0520833 B2 JP H0520833B2
Authority
JP
Japan
Prior art keywords
time
input
column line
voltage
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58226722A
Other languages
Japanese (ja)
Other versions
JPS59139196A (en
Inventor
Jei Matsukueruroi Deii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS59139196A publication Critical patent/JPS59139196A/en
Publication of JPH0520833B2 publication Critical patent/JPH0520833B2/ja
Granted legal-status Critical Current

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Description

【発明の詳細な説明】 発明の背景 本発明は、半導体メモリ装置に関連し、さらに
詳しくはMOS型ランダムアクセスダイナミツク
リード/ライトメモリに関する。
BACKGROUND OF THE INVENTION The present invention relates to semiconductor memory devices, and more particularly to MOS type random access dynamic read/write memory.

ダイナミツクMOSメモリは、半分づつ2つに
分けたビツト線(列線)に入力が接続される双安
定差動センス増幅器を従来使用してきた。ダミー
セルが選択されてない半分のビツト線上に参照電
圧を提供する。この型式のセンス増幅器は、アク
アレクサンダーホワイト、ラオに発行された米国
特許第4239993号、ホワイト、マクアダムス、レ
ツドワインに発行された米国特許第4081701号及
びコー及びキタガワに発行された米国特許第
3940747号に示されていいる。これらは全てテキ
サス・インスツルメンツに譲渡されている。
Dynamic MOS memories have traditionally used bistable differential sense amplifiers whose inputs are connected to bit lines (column lines) divided into two halves. A dummy cell provides a reference voltage on the unselected half of the bit lines. This type of sense amplifier is known from U.S. Pat. No. 4,239,993 issued to Alexander White, Rao, U.S. Pat.
No. 3940747. All of these have been transferred to Texas Instruments.

従来使用される差動センス増幅器は、プレチヤ
ージする間、それぞれ半分のビツト線を均圧にす
る為の時間期間をサイクル中に持つ必要があつ
た。この期間は、例えば50ナノ秒であつて、高速
装置の製造をめざす時この均圧期間が重要な要素
となつてきている。
Previously used differential sense amplifiers required a period of time during the cycle to equalize each half of the bit lines while precharging. This period is, for example, 50 nanoseconds, and this pressure equalization period is becoming an important factor when aiming at manufacturing high-speed devices.

本発明の主な目的は、高速ランダムアクセスリ
ード/ライトメモリ、特にワントランジスタセル
アレイの為の改良されたセンス増幅器を提供する
ことである。他の目的は、プレチヤージ時間が短
縮されるのでサイクル時間が短いダイナミツクメ
モリアレイ内で使用されるセンス増幅器を提供す
ることである。
A primary object of the present invention is to provide an improved sense amplifier for high speed random access read/write memories, particularly one transistor cell arrays. Another object is to provide a sense amplifier for use in a dynamic memory array that has short cycle times because the precharge time is shortened.

発明の概要 本発明の一実施例に従うと、ダイナミツクワン
トランジスタメモリセルの行列から成るアレイを
持つ半導体メモリ装置は、2つに分けた半分の列
線に接続されるのではなく各列線を全体と接続さ
れる非平衡終端された(シングルエンデツド)差
動増幅器を使用する。クロスカツプルド駆動トラ
ンジスタを持つ双安定回路は1方の側が第1の結
合トランジスタによつて列線に接続される。この
結合トランジスタは、行線が高電位になるとオフ
になり固定された参照電圧を留めておく。さて、
上記回路の他方の側は、第2の結合トランジスタ
によつて列線に接続される。この結合トランジス
タは列線が安定した後でオンになる。この列線電
圧は、記憶されているのが1か0かに関連してい
る。列線をプレチヤージする為に必要な時間は短
くてすむ。2つに分けた半分の列線が異なるレベ
ルからプレチヤージされる必要がないので短縮さ
れ、したがつて、メモリサイクル時間も短縮され
る。また装置は、ビツト線電圧の変化がセンス増
幅器の両方の入力に等しく影響を与えるのでα粒
子によるエラーにあまり影響を受けない。
SUMMARY OF THE INVENTION In accordance with one embodiment of the present invention, a semiconductor memory device having an array of rows and columns of dynamic single transistor memory cells connects each column line rather than connecting to two halves of the column lines. A single-ended differential amplifier is used. A bistable circuit with cross-coupled drive transistors is connected on one side to the column line by a first coupling transistor. This coupling transistor turns off when the row line goes high, leaving a fixed reference voltage. Now,
The other side of the circuit is connected to the column line by a second coupling transistor. This coupling transistor turns on after the column line is stable. This column line voltage is related to whether a 1 or a 0 is being stored. The time required to precharge the column line is short. This is shortened because the two halves of the column lines do not need to be precharged from different levels, and therefore the memory cycle time is also shortened. The device is also less sensitive to alpha particle errors since changes in bit line voltage affect both sense amplifier inputs equally.

特定の実施例の詳細な説明 第1図を参照すると、本発明によるダイナミツ
クメモリの為の非平衡終端されたセンス増幅器回
路が図示されている。このメモリ装置は、ビツト
線を半分づつ2つに分けていないことを除けば米
国特許第4239993号に記載される形式のものであ
る。ワントランジスタダイナミツクメモリセル1
0のアレイは、例えば256K又は1メガビツト構
成の半導体チツプ上に形成される。各々のセル1
0は、記憶容量素子11とアクセストランジスタ
12を有している。行内の全てのトランジスタ1
2のゼートは、行線13に接続され、列内の全て
のトランジスタのドレインは、列線14に接続さ
れる。256K装置は、通常512本の行線13及び
512本の列線14を有し、装置はブロツクに区切
られるので例えばある特定の列線上には、例えば
128個のみのセルを有し、これによつてセルの容
量11とビツト線14の容量との比率は、許容で
きる範囲内におさまる。
DETAILED DESCRIPTION OF SPECIFIC EMBODIMENTS Referring to FIG. 1, a single-ended sense amplifier circuit for a dynamic memory according to the present invention is illustrated. This memory device is of the type described in U.S. Pat. No. 4,239,993, except that the bit line is not divided into two halves. One transistor dynamic memory cell 1
The array of zeros is formed on a semiconductor chip, for example in a 256K or 1 megabit configuration. each cell 1
0 has a storage capacitor element 11 and an access transistor 12. all transistors 1 in a row
2 is connected to the row line 13 and the drains of all transistors in the column are connected to the column line 14. A 256K device typically has 512 row lines 13 and
It has 512 column lines 14, and the device is divided into blocks, so that on a certain column line, for example,
It has only 128 cells, so that the ratio between the cell capacity 11 and the bit line 14 capacity is within an acceptable range.

センス増幅器は、一対のセンスノード16及び
17を接地ノード18に接続する2つのクロスカ
ツプルド駆動トランジスタ15から成る。ノード
16及び17はそれぞれゲートにクロツク電圧
φs及びφtを持つ2つの別個の結合トランジスタ
20及び21によつてビツト線14に接続され
る。トランジスタ20が(従来のセンス増幅器の
ダミーセルと同様に)センスノード16に参照電
圧を設定する機能を行い、トランジスタ21はセ
ンスされたセルを他のセンスノード17に接続す
る機能を行う。第2図のタンミング表に示す通
り、クロツクφsは行線13のうちの1本の選択
されたXw電圧が高電位になる前(又はなると同
時)に電圧が下がり、ノード16上の参照電圧を
絶縁する。それから、選択されたセル容量素子1
1がビツト線の電圧を降下させた(又は1と0の
いずれが記憶されているかに依つては電圧降下を
起こさない)後でクロツクφtは、電圧が下がり
ノード17でセンスされる電圧を他から絶縁す
る。
The sense amplifier consists of two cross-coupled drive transistors 15 connecting a pair of sense nodes 16 and 17 to a ground node 18. Nodes 16 and 17 are connected to bit line 14 by two separate coupling transistors 20 and 21 having clock voltages φs and φt on their gates, respectively. Transistor 20 serves to set a reference voltage on sense node 16 (similar to a dummy cell in a conventional sense amplifier), and transistor 21 serves to connect the sensed cell to another sense node 17. As shown in the timing table of FIG. 2, the clock φs drops in voltage before (or at the same time as) the selected Xw voltage on one of the row lines 13 goes high, causing the reference voltage on node 16 to drop. Insulate. Then, the selected cell capacitor element 1
After a 1 causes the voltage on the bit line to drop (or no voltage drop, depending on whether a 1 or a 0 is stored), the clock φt drops the voltage sensed at node 17 to another. Insulate from

各々のビツト線14は、ゲートにクロツクφpc
の印加されるトランジスタ24によつてプレチヤ
ージされる。このプレチヤージクロツクφpcはプ
レチヤージサイクルの間高電位であつて、それか
らφs又はXwが高電位になる前にほぼVddのプレ
チヤージレベルにビツト線14の電位を保持した
まま、φpcの電圧は下がる。通常、プレチヤージ
クロツクはチツプ外部からのチツプイネルブルク
ロツクを受けることによつて電圧が下がる。
マルチプレクスアドレスを持つ装置においては、
行アドレスストローブ電圧が読出しサイク
ルを開始する。その後に列アドレスストローブ
CASが続く。故に第2図のはマルチプレクス
装置におけるに相当する。
Each bit line 14 has a clock φpc at the gate.
is precharged by the transistor 24 to which the voltage is applied. This precharge clock φpc is at a high potential during the precharge cycle, and then the potential of the bit line 14 is held at the precharge level of approximately Vdd before φs or The voltage will drop. Normally, the voltage of the precharge clock is reduced by receiving a chip enable clock from outside the chip.
For devices with multiplex addresses,
A row address strobe voltage initiates a read cycle. followed by column address strobe
CAS follows. Therefore, the diagram in FIG. 2 corresponds to that in a multiplex device.

接地ノード18はゲートクロツク電圧φ1を受
けるトランジスタ25を介し接地と接続してい
る。第2図からわかる通りφtが高電位である時
間は、ほぼクロツクφtは高電位であり、クロス
カツプルド駆動トランジスタによつてラツチ操作
を開始させる。トランジスタ25はチツプ上の全
てのセンス増幅器と共有する。また、単一の接地
トランジスタを使う代わりに米国特許第4239993
号で説明する通りわずかな遅延時間でオンとなる
2つ又は3つのトランジスタを使つてもよい。
Ground node 18 is connected to ground through a transistor 25 receiving gate clock voltage φ1. As can be seen from FIG. 2, approximately the time that φt is at a high potential, the clock φt is at a high potential, causing the cross-coupled drive transistor to initiate a latching operation. Transistor 25 is shared with all sense amplifiers on the chip. Also, instead of using a single grounded transistor, U.S. Pat.
Two or three transistors, which turn on with a small delay time, may be used as described in the above.

米国特許第4239993号及び第4081701号に説明さ
れるアクテイブプルダウン回路はセンスノード1
6及び17に接続される。これらの回路はゲート
にブーストブロツクφbを受けとるロードトラン
ジスタ27を有している。ゲートにトラツプ電圧
Vtrを有するシヤントトランジスタ28はトラン
ジスタ27のゲートをノード16又は17に接続
する。プレチヤージの間トラツプ電圧VtrはVdd
に保たれ、その後φpcの電圧が下がつた時にVdd
より下の1つ又は2つのほぼ閾値まで下がるので
Vdd電圧は、トランジスタ27上にとどまりトラ
ツプされ容量素子29を形成する。ノード16又
は17の内の1方の電圧は、φ1が高電位になつ
た後でゼロまで下がる。同じ側のトランジスタ2
8がオンになり、このトランジスタ27のゲート
は放電され、この側のゲート容量素子29は、容
量ゼロの条件となる。故にクロツクφbが高電位
になると、電位がゼロになる側には容量素子29
が形成されず、その側のトランジスタ27のゲー
トは、トランジスタ28によつてそのソースにシ
ヤントされるので、こちら側のトランジスタ27
は、オンになることはない。反対側では、トラン
ジスタ28はオフであり、φb電圧がトランジス
タ27のゲートをVddより高い電圧まで電位をひ
き上げ、ノード16又は17を完全にVddレベル
までひき上げる。ノード17が高電位のままであ
る場合、φtが再び高電位になつた後で選択され
たセル容量素子11をリフレツシユする為のフル
Vddを提供することができる。ノード17が低電
位になると、ゼロはリフレツシユされる。
The active pulldown circuit described in U.S. Pat. Nos. 4,239,993 and 4,081,701
6 and 17. These circuits have a load transistor 27 at its gate that receives the boost block φb. Trapped voltage on gate
A shunt transistor 28 with Vtr connects the gate of transistor 27 to node 16 or 17. During precharge, the trap voltage Vtr is Vdd
is maintained at Vdd, and then when the voltage of φpc decreases, Vdd
as it drops to approximately one or two thresholds below.
The Vdd voltage remains trapped on transistor 27 and forms capacitive element 29. The voltage on one of nodes 16 or 17 drops to zero after φ1 goes high. Transistor 2 on the same side
8 is turned on, the gate of this transistor 27 is discharged, and the gate capacitance element 29 on this side has a condition of zero capacitance. Therefore, when the clock φb becomes a high potential, the capacitive element 29 is placed on the side where the potential becomes zero.
is not formed and the gate of transistor 27 on that side is shunted to its source by transistor 28, so that transistor 27 on this side
is never turned on. On the other side, transistor 28 is off and the φb voltage pulls the gate of transistor 27 to a potential above Vdd, pulling node 16 or 17 all the way to the Vdd level. If node 17 remains at a high potential, there will be a full
Vdd can be provided. When node 17 goes low, the zero is refreshed.

読出し操作(又は書込み操作の為の入力)の為
のセンス増幅器からの出力は、それぞれゲートに
φyが印加される一対のトランジスタ30を経る。
The output from the sense amplifier for read operations (or input for write operations) passes through a pair of transistors 30, each having φy applied to its gate.

このY選択電圧φyは、Yデコーダから接続さ
れるものであり、選択された列をチツプ外部との
接続の為のI/Oバツフアに接続する。読出し操
作では、第2図で示す通り、φ1が高電位になつ
た後のいつか、クロツクφyは高電位になる。
This Y selection voltage φy is connected from the Y decoder, and connects the selected column to an I/O buffer for connection with the outside of the chip. In a read operation, clock φy goes high sometime after φ1 goes high, as shown in FIG.

トランジスタ20及び21は、センスノード1
6及び17を物理的、電気的に均衡に保つ為、そ
れぞれ、並列に接続されたトランジスタ20a及
び21aを有している。トランジスタ20aのゲ
ートにはトランジスタ20と同様にφsが印加さ
れるがトランジスタ21aのゲートは接地に接続
されている。ノード16上の見掛け容量は、ノー
ド17上の容量より大きい。これによつてノード
17よりノード16からの電荷を多く減結合し、
(容量セルのサイズの半分であるダミーセルで従
来行われていた通りに)参照オフセツト電圧を発
生する。トランジスタ20,20a,21,21
aは全て物理的に同じ大きさである。φsが低電
位になる時、ネカテイブゴーイングオフセツト
は、例えば200ミルボルトである所定量までノー
ド16上の電圧を低減するが、φtが低電位にな
る時には、1つのトランジスタのみネガテイブな
電圧変化と接続されるのでノード17上の電圧を
上記量の半分まで低減させる。しかしノード17
上におけるこのような効果に加えて、選択された
記憶容量素子によつてオフセツトがあらわれる。
この結果φtの後で0が記憶されている場合には、
ノード16よりノード17は電圧が低くなるが、
1が記憶されていればノード17はノード16よ
り電圧が高くなる。トランジスタ15で構成した
ラツチは、従つてφ1が高電位になつた後でフリ
ツプする。
Transistors 20 and 21 are connected to sense node 1
In order to keep 6 and 17 physically and electrically balanced, they each have transistors 20a and 21a connected in parallel. Similar to the transistor 20, φs is applied to the gate of the transistor 20a, but the gate of the transistor 21a is connected to ground. The apparent capacity on node 16 is greater than the capacity on node 17. This decouples more charge from node 16 than from node 17,
Generate a reference offset voltage (as is conventionally done with a dummy cell that is half the size of the capacitive cell). Transistors 20, 20a, 21, 21
All a's have the same physical size. When φs goes low, the negative going offset reduces the voltage on node 16 by a predetermined amount, for example 200 milvolts, but when φt goes low, only one transistor experiences a negative voltage change. connected, thereby reducing the voltage on node 17 by half of the above amount. But node 17
In addition to the effects described above, an offset appears depending on the storage capacitor selected.
As a result, if 0 is stored after φt,
Although the voltage at node 17 is lower than that at node 16,
If 1 is stored, node 17 will have a higher voltage than node 16. The latch formed by transistor 15 therefore flips after φ1 goes high.

第2図は、1が記憶される状態は0が記憶され
る状態に関するアクテイブサイクルの間のビツト
線14及びセンサノード16,17の電圧を示
す。プレチヤージクロツクφpc、ワード線電圧
Xw及びクロツクφs及びφtは、Vdd以上の高さま
で(ここではVddで示してある)昇圧されるので
全てのノードには完全にVddレベルがあらわれ
る。
FIG. 2 shows the voltages on bit line 14 and sensor nodes 16, 17 during the active cycle for the 1 stored state and the 0 stored state. Precharge clock φpc, word line voltage
Since Xw and the clocks φs and φt are boosted to a level higher than Vdd (indicated here by Vdd), the Vdd level appears completely at all nodes.

本発明の特徴は、サイクルの中のプレチヤージ
部分の間の操作にある。第2図に示す通り、アク
テイブサイクルが完了し、φpcが高電位になる
と、ビツト線14は直ちにVdd(又はVdd−Vt)
までプレチヤージされ半分づつ別個にした2つの
ビツド線の組を均圧にするという問題は解消され
た。従来、確実に半分のビツト線(一方の半分は
1であり、他方は0である)がまつたく同じ電圧
がかかるようにする為長時間が使われた。半分に
したビツト線の組は比較的大きな容量を持つので
均圧にする為に要する時間も長めになる。これに
対し、本発明中のビツト線14は、0の場合は、
1の場合と比較しわずかに低い電圧が存在する
が、両側のセンス増幅器とも等しく影響を受ける
ので、このことは重要な問題とならない。
A feature of the invention is the operation during the precharge portion of the cycle. As shown in Figure 2, when the active cycle is completed and φpc goes to a high potential, the bit line 14 immediately goes back to Vdd (or Vdd - Vt).
The problem of equalizing the pressures of two separate bit wire halves that have been precharged up to 50% is eliminated. In the past, long hours were used to ensure that half the bit lines (one half being 1 and the other being 0) had exactly the same voltage. Since the halved bit wire set has a relatively large capacity, it takes a longer time to equalize the pressure. On the other hand, when the bit line 14 in the present invention is 0,
There is a slightly lower voltage than in case 1, but this is not a significant issue as both sense amplifiers are equally affected.

当然ながらノード16及びノード17は均圧で
なくてはならないがこれらには非常に小さな容量
が存在するのでこのような均圧化は迅速に行え
る。トランジスタ31はφpcの間ノード16及び
17の電圧を等しくする為に使用される。わずか
な遅延期間の後でφpcとφsの電圧が降下すること
によつて次のサイクルが開始するのでメモリ装置
のサイクルタイムは、本当のアクセスタイムより
ずつと長いということはなくなり短縮される。
Naturally, nodes 16 and 17 must be pressure equalized, but since they have very small capacitances, such pressure equalization can be accomplished quickly. Transistor 31 is used to equalize the voltages at nodes 16 and 17 during φpc. After a short delay period, the next cycle is started by dropping the voltages on φpc and φs, so that the cycle time of the memory device is no longer incrementally longer than the actual access time, but is shortened.

本発明の他の重要な特徴は、α粒子によつて起
こるエラーに対し比較的強いということである。
α粒子がシリコンチツプに衝突する時、これによ
つて瞬間的に小さな導電区域ができる。これが記
憶されているデータビツト又はビツト線の電圧の
変化にも匹敵する量の変化によつてセル又はビツ
ト線の動作が妨害される。ビツト線が半分に分け
てある従来のダイナミツクRAM回路では、故に
α粒子がセンス増幅器の入力に差動電圧を発生し
おそらくエラー出力を発生させてしまう。しかし
ながら本発明の回路では、α粒子によつておこる
ビツト線14におこる電荷の量の変化は、センス
増幅器に接続する両方の入力16及び17に同等
に影響を与えるので故にエラーを発生することは
ない。
Another important feature of the invention is that it is relatively robust to errors caused by alpha particles.
When alpha particles collide with a silicon chip, this instantly creates a small electrically conductive area. The operation of the cell or bit line is disturbed by a change in amount comparable to the change in the voltage of the data bit or bit line in which it is stored. In conventional dynamic RAM circuits where the bit lines are split in half, the alpha particles will therefore create a differential voltage at the input of the sense amplifier and possibly an error output. However, in the circuit of the invention, a change in the amount of charge on the bit line 14 caused by an alpha particle affects both inputs 16 and 17 connected to the sense amplifier equally and therefore cannot cause an error. do not have.

以上の様に行線・列線を半分にせず全てのこれ
らの線に接続される不均衡終端された差動センス
増幅器を使うことによつて均圧の為の期間を短縮
し、かつα粒子による影響をうけないダイナミツ
クRAMメモリを提供することができる。
As described above, by using unbalanced-terminated differential sense amplifiers that are connected to all row and column lines instead of halving them, the period for voltage equalization can be shortened, and alpha particles can be reduced. It is possible to provide dynamic RAM memory that is not affected by

本発明は特定の実施例を参照して説明してきた
が、この説明は限定を意図して記載するものでは
ない。示した実施例の種々の変形だけでなく本発
明のこの他の実施例もこの説明を参考にすれば当
業者にとつて明らかである。故に添付特許請求の
範囲が本発明の趣旨の中であるいずれのこれら変
形や改変を包含するものと考える。
Although the invention has been described with reference to specific embodiments, this description is not intended to be limiting. Various modifications of the embodiments shown, as well as other embodiments of the invention, will be apparent to those skilled in the art upon reference to this description. It is therefore intended that the appended claims cover any such variations and modifications that fall within the spirit of the invention.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明のセンス増幅器回路を示すメモ
リアレイの一部を示す電気的概略図である。第2
図は、第1図の回路の種々の部分に存在する電圧
と時間との関係を示すグラフである。 10……アクセストランジスタ、13……行
線、14…列線、15……702カツプルド駆動ト
ランジスタ、16,17……センスノード、18
……接地ノード、20,21……結合トランジス
タ、24……プレチヤージ用トランジスタ。
FIG. 1 is an electrical schematic diagram of a portion of a memory array illustrating the sense amplifier circuit of the present invention. Second
The figure is a graph showing the voltages present in various parts of the circuit of FIG. 1 versus time. 10...Access transistor, 13...Row line, 14...Column line, 15...702 coupled drive transistor, 16, 17...Sense node, 18
...Ground node, 20, 21...Coupling transistor, 24...Precharge transistor.

Claims (1)

【特許請求の範囲】 1 第1の時間に選択的にメモリセルに接続され
る列線と、 第1及び第2の入力を持つ差動センス回路と、 前記第1及び第2の入力を別々に前記列線に接
続する第1及び第2の接続手段と、 前記第1の時間の前に前記第1の入力を前記列
線に接続するため前記第1接続手段を付勢し、前
記第1の時間に前記第1の入力を前記列線から絶
縁し、これによつて前記第1の入力に参照電圧を
設定する第1のタイミング手段と、 前記第1の時間の前に開始する期間の間、前記
第2の入力を前記列線に接続するよう前記第2接
続手段を付勢する第2のタイミング手段であつ
て、前記第1の時間の後の第2の時間において前
記第2の入力を前記列線から絶縁してこれによつ
て選択されたメモリセルの内容に関連して前記第
2の入力に電圧を設定するように前記第2接続手
段を消勢する第2のタイミング手段とを有する半
導体記憶回路。 2 前記第2の時間の後の遅延時間の後で前記タ
イミング手段が前記第2の入力を前記列線に接続
しこれによつて前記選択されたメモリセルをリフ
レツシユする特許請求の範囲第1項の回路。 3 前記回路において前記メモリセルが記憶容量
素子を持つダイナミツクワントランジスタセルで
ある特許請求の範囲第1項の回路。 4 前記回路において前記センス回路が双安定ク
ロスカツプルドセンス増幅器である特許請求の範
囲第1項の回路。
[Scope of Claims] 1: a column line selectively connected to a memory cell at a first time; a differential sense circuit having first and second inputs; and a differential sense circuit having the first and second inputs separately. first and second connection means for connecting the first input to the column line before the first time; energizing the first connection means to connect the first input to the column line before the first time; a first timing means for isolating said first input from said column line for a time of one time, thereby setting a reference voltage on said first input; and a period of time commencing before said first time. second timing means for energizing said second connection means to connect said second input to said column line during said second time period, said second timing means for energizing said second connection means to connect said second input to said column line at a second time after said first time; a second timing for deenergizing said second connection means to isolate an input of said column line from said column line, thereby setting a voltage on said second input in relation to the contents of a selected memory cell; A semiconductor memory circuit having means. 2. After a delay time after said second time said timing means connects said second input to said column line thereby refreshing said selected memory cell. circuit. 3. The circuit according to claim 1, wherein the memory cell in the circuit is a dynamic one-transistor cell having a storage capacitor element. 4. The circuit of claim 1, wherein the sense circuit is a bistable cross-coupled sense amplifier.
JP58226722A 1982-12-01 1983-11-30 Semiconductor memory device Granted JPS59139196A (en)

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