JPH05205006A - Back annotation device - Google Patents
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- JPH05205006A JPH05205006A JP4011797A JP1179792A JPH05205006A JP H05205006 A JPH05205006 A JP H05205006A JP 4011797 A JP4011797 A JP 4011797A JP 1179792 A JP1179792 A JP 1179792A JP H05205006 A JPH05205006 A JP H05205006A
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- wiring
- parasitic capacitance
- capacitance value
- wiring parasitic
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Abstract
Description
【００００】[0000]
【産業上の利用分野】本発明は、電子回路のレイアウト
パターンに基づいてレイアウトパターンを構成する配線
に寄生している配線寄生容量の値を求めるバックアノテ
ーション装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a back annotation apparatus for obtaining a value of a wiring parasitic capacitance parasitic on a wiring forming a layout pattern based on a layout pattern of an electronic circuit.
【００００】[0000]
【従来の技術】LSI 設計において、電子回路を構成する
素子及び素子間の配線を示すレイアウトパターンに基づ
いて、トランジスタサイズ，ソース−ドレイン容量，ソ
ース−ドレイン抵抗，配線寄生容量，配線寄生抵抗等の
データを求める処理を行うが、この処理はバックアノテ
ーション装置によって行われる。2. Description of the Related Art In an LSI design, based on a layout pattern showing elements constituting an electronic circuit and wiring between elements, transistor size, source-drain capacitance, source-drain resistance, wiring parasitic capacitance, wiring parasitic resistance, etc. A process of obtaining data is performed, and this process is performed by the back annotation device.
【００００】図１は従来のバックアノテーション装置の
構成を示すブロック図である。レイアウトパターン保持
部１はレイアウトパターン、単位面積容量値保持部２
は、単位面積当たりの配線寄生容量値をそれぞれ保持し
ている。レイアウトパターン保持部１に保持されている
レイアウトパターン及び単位面積容量値保持部２に保持
されている単位面積当たりの配線寄生容量値は、配線寄
生容量値決定手段３へ与えられる。FIG. 1 is a block diagram showing the structure of a conventional back annotation apparatus. The layout pattern holding unit 1 is a layout pattern, unit area capacitance value holding unit 2
Holds the wiring parasitic capacitance value per unit area. The layout pattern held in the layout pattern holding unit 1 and the wiring parasitic capacitance value per unit area held in the unit area capacitance value holding unit 2 are given to the wiring parasitic capacitance value determining unit 3.
【００００】配線寄生容量値決定手段３はレイアウトパ
ターンから求められる各配線の面積と単位面積当たりの
配線寄生容量値とに基づいて各配線に寄生している配線
寄生容量の値を求め、配線寄生容量値保持部４に保持さ
せる。配線寄生容量値保持部４に保持されている配線寄
生容量値は出力手段５へ与えられる。出力手段５は各配
線に寄生している配線寄生容量の値を配線寄生容量値一
覧として表示装置６及び記録装置７へ出力する。The wiring parasitic capacitance value determining means 3 obtains the value of the wiring parasitic capacitance parasitic on each wiring based on the area of each wiring obtained from the layout pattern and the wiring parasitic capacitance value per unit area, and the wiring parasitic capacitance is determined. It is held in the capacitance value holding unit 4. The wiring parasitic capacitance value held in the wiring parasitic capacitance value holding unit 4 is given to the output means 5. The output means 5 outputs the value of the wiring parasitic capacitance parasitic on each wiring to the display device 6 and the recording device 7 as a wiring parasitic capacitance value list.
【００００】[0000]
【発明が解決しようとする課題】従来のバックアノテー
ション装置は以上のように構成されており、バックアノ
テーション装置から出力される配線寄生容量値一覧に
は、各配線に寄生している配線寄生容量の値が数値によ
ってのみ示されており、レイアウトパターン上のどの配
線にどの程度の配線寄生容量が寄生しているか視覚的に
瞬時に認識することができないという問題があった。The conventional back annotation apparatus is configured as described above, and the wiring parasitic capacitance value list output from the back annotation apparatus includes the wiring parasitic capacitance parasitic on each wiring. The value is indicated only by a numerical value, and there is a problem in that it is not possible to instantly visually recognize which wiring on the layout pattern and how much wiring parasitic capacitance is parasitic.
【００００】本発明はこのような問題を解決するために
なされたものであって、各配線に寄生している配線寄生
容量の大きさを視覚的に把握できるように識別してレイ
アウトパターン上に示すことにより、レイアウトパター
ン上の各配線にどの程度の配線寄生容量が寄生している
か瞬時に認識することができるバックアノテーション装
置を提供することを目的とする。The present invention has been made to solve such a problem, and the size of the wiring parasitic capacitance parasitic on each wiring is discriminated so that it can be visually recognized, and the wiring parasitic capacitance is identified on the layout pattern. It is an object of the present invention to provide a back annotation device that can instantly recognize how much wiring parasitic capacitance is parasitic on each wiring on a layout pattern.
【００００】[0000]
【課題を解決するための手段】第１発明に係るバックア
ノテーション装置は、レイアウトパターン及び単位面積
当たりの配線寄生容量値に基づいて前記配線に寄生して
いる配線寄生容量の値を求める手段と、該手段により求
められた配線寄生容量値を配線寄生容量値による分類情
報に基づいて分類する手段と、前記配線寄生容量値を前
記分類結果に基づいて表示及び記録する手段とを備え
る。A back annotation apparatus according to a first aspect of the present invention comprises means for obtaining a value of a wiring parasitic capacitance parasitic on the wiring based on a layout pattern and a wiring parasitic capacitance value per unit area, A means for classifying the wiring parasitic capacitance value obtained by the means based on the classification information based on the wiring parasitic capacitance value, and a means for displaying and recording the wiring parasitic capacitance value based on the classification result.
【００００】第２発明に係るバックアノテーション装置
は、レイアウトパターンを構成する配線を分割する手段
と、単位面積当たりの配線寄生容量値に基づいて分割さ
れた配線の各分割部分に寄生している配線寄生容量の値
を求める手段と、該手段により求められた配線寄生容量
値に基づいて前記分割部分に寄生している配線寄生容量
を配線寄生容量値による分類情報に基づいて分類する手
段と、前記分割部分に寄生している配線寄生容量値を前
記分類に基づいて示す手段とを備える。The back annotation apparatus according to the second aspect of the present invention includes means for dividing the wiring forming the layout pattern, and wiring parasitic on each divided portion of the wiring divided based on the wiring parasitic capacitance value per unit area. Means for obtaining the value of the parasitic capacitance, means for classifying the wiring parasitic capacitance parasitic on the divided portion based on the wiring parasitic capacitance value obtained by the means, based on the classification information by the wiring parasitic capacitance value, And means for indicating a wiring parasitic capacitance value parasitic on the divided portion based on the classification.
【００００】第３発明に係るバックアノテーション装置
は、レイアウトパターンを構成する配線を分割する手段
と、単位面積当たりの配線寄生容量値に基づいて分割さ
れた配線の各分割部分に寄生している配線寄生容量の値
を求める手段と、該手段により求められた配線寄生容量
値を同一配線ごとに加算して配線当たりの配線寄生容量
値を求める手段と、該手段により求められた配線寄生容
量値を配線寄生容量値による分類情報に基づいて分類す
る手段と、前記配線寄生容量値を前記分類に基づいて示
す手段とを備える。The back annotation apparatus according to the third aspect of the present invention includes means for dividing the wiring forming the layout pattern and wiring parasitic on each divided portion of the wiring divided based on the wiring parasitic capacitance value per unit area. The means for obtaining the value of the parasitic capacitance, the means for obtaining the wiring parasitic capacitance value per wiring by adding the wiring parasitic capacitance values obtained by the means for each same wiring, and the wiring parasitic capacitance value obtained by the means A means for classifying the wiring parasitic capacitance value based on the classification information and a means for indicating the wiring parasitic capacitance value based on the classification are provided.
【００００】[0000]
【作用】第１発明に係るバックアノテーション装置は、
レイアウトパターン上の各配線に寄生している配線寄生
容量の値を求め、求めた配線寄生容量値を視覚的に把握
できるように識別してレイアウトパターン上に示すこと
により、レイアウトパターン上の各配線にどの程度の配
線寄生容量が付加しているかを作業者が瞬時に認識する
ことができる。The back annotation apparatus according to the first invention is
The wiring parasitic capacitance value parasitic on each wiring on the layout pattern is obtained, and the obtained wiring parasitic capacitance value is identified and shown on the layout pattern so that each wiring on the layout pattern can be identified. An operator can instantly recognize how much wiring parasitic capacitance is added to the.
【００００】第２発明に係るバックアノテーション装置
は、レイアウトパターン上の各配線を分割し、分割した
部分に寄生している配線寄生容量の値を求め、求めた配
線寄生容量値を視覚的に把握できるように識別してレイ
アウトパターン上に示すことにより、レイアウトパター
ン上の各配線の特定の部分にどの程度の配線寄生容量が
付加しているかを作業者が瞬時に認識することができ
る。The back annotation apparatus according to the second invention divides each wiring on the layout pattern, obtains the value of the wiring parasitic capacitance parasitic on the divided portion, and visually grasps the obtained wiring parasitic capacitance value. By identifying and displaying on the layout pattern as much as possible, the operator can instantly recognize how much wiring parasitic capacitance is added to a specific portion of each wiring on the layout pattern.
【００００】第３発明に係るバックアノテーション装置
は、レイアウトパターン上の各配線を分割し、分割した
部分に寄生している配線寄生容量の値を求め、求めた配
線寄生容量値を同一配線ごとに加算して配線当たりの配
線寄生容量値を求める。求めた配線当たりの配線寄生容
量値を視覚的に把握できるように識別してレイアウトパ
ターン上に示すことにより、レイアウトパターン上の各
配線にどの程度の配線寄生容量が発生しているかを作業
者が瞬時に認識することができる。The back annotation apparatus according to the third invention divides each wiring on the layout pattern, obtains the value of the wiring parasitic capacitance parasitic on the divided portion, and obtains the obtained wiring parasitic capacitance value for each same wiring. The wiring parasitic capacitance value per wiring is calculated by adding. By identifying and showing on the layout pattern the obtained wiring parasitic capacitance value per wiring so that it can be visually grasped, the operator can determine how much wiring parasitic capacitance is occurring in each wiring on the layout pattern. Can be recognized instantly.
【００００】[0000]
【実施例】以下、本発明をその実施例を示す図面に基づ
いて説明する。 （実施例１）図２は第１発明に係るバックアノテーショ
ン装置の構成を示すブロック図である。図中１はレイア
ウトパターンを保持しているレイアウトパターン保持
部、２は単位面積当たりの配線寄生容量値を保持してい
る単位面積容量値保持部である。レイアウトパターン保
持部１に保持されているレイアウトパターン及び単位面
積容量値保持部２に保持されている単位面積当たりの配
線寄生容量値は、配線寄生容量値決定手段３へ与えられ
る。配線寄生容量値決定手段３はレイアウトパターン及
び単位面積当たりの配線寄生容量値に基づいて各配線に
寄生している配線寄生容量の値を求め、求めた配線寄生
容量値を配線寄生容量値保持部４に保持させる。配線寄
生容量値保持部４に保持されている前記配線寄生容量値
は配線寄生容量値分類手段９へ与えられる。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings showing its embodiments. (Embodiment 1) FIG. 2 is a block diagram showing the configuration of a back annotation apparatus according to the first invention. In the figure, 1 is a layout pattern holding unit that holds a layout pattern, and 2 is a unit area capacitance value holding unit that holds a wiring parasitic capacitance value per unit area. The layout pattern held in the layout pattern holding unit 1 and the wiring parasitic capacitance value per unit area held in the unit area capacitance value holding unit 2 are given to the wiring parasitic capacitance value determining unit 3. The wiring parasitic capacitance value determining unit 3 obtains the value of the wiring parasitic capacitance parasitic on each wiring based on the layout pattern and the wiring parasitic capacitance value per unit area, and the obtained wiring parasitic capacitance value is stored in the wiring parasitic capacitance value holding unit. Hold at 4. The wiring parasitic capacitance value held in the wiring parasitic capacitance value holding unit 4 is given to the wiring parasitic capacitance value classification means 9.
【００００】分類データ保持部８は配線寄生容量値によ
る分類及び分類ごとに対応する識別色又は識別記号を示
す分類データを保持しており、分類データ保持部８に保
持されている前記分類データは配線寄生容量値分類手段
９へ与えられる。前述したように配線寄生容量値保持部
４から各配線の配線寄生容量値が与えられるので、配線
寄生容量値分類手段９は各配線の配線寄生容量値に対応
する識別色又は識別記号を前記分類データに基づいて決
定し、決定した結果を出力手段５へ与える。出力手段５
は与えられた結果に基づく識別色又は識別記号を用いて
表示装置６及び記録装置７へ各配線の配線寄生容量の大
きさを示す出力を行う。The classification data holding unit 8 holds the classification data indicating the classification according to the wiring parasitic capacitance value and the identification color or identification symbol corresponding to each classification, and the classification data held in the classification data holding unit 8 is It is given to the wiring parasitic capacitance value classification means 9. As described above, since the wiring parasitic capacitance value holding unit 4 gives the wiring parasitic capacitance value of each wiring, the wiring parasitic capacitance value classification means 9 classifies the identification color or identification symbol corresponding to the wiring parasitic capacitance value of each wiring into the classification. It is decided based on the data and the decided result is given to the output means 5. Output means 5
Outputs to the display device 6 and the recording device 7 indicating the magnitude of the wiring parasitic capacitance of each wiring by using the identification color or identification symbol based on the given result.
【００００】図３は配線寄生容量のレイアウトパターン
上の表示例及び記録例であり、識別色を用いて各配線に
寄生している配線寄生容量の大きさを示している例であ
る。色による表示が不可能な表示装置及び記録装置の場
合は識別記号を用いる。図４は配線寄生容量のレイアウ
トパターン上の他の表示例及び記録例であり、識別色に
加え、例えば配線寄生容量値が４ピコファラッドの場合
4pというように値を併せて示している例である。FIG. 3 is a display example and a recording example of the wiring parasitic capacitance on the layout pattern, showing an example of the size of the wiring parasitic capacitance parasitic on each wiring by using the identification color. For display devices and recording devices that cannot be displayed in color, an identification symbol is used. FIG. 4 is another display example and recording example of the wiring parasitic capacitance on the layout pattern. For example, in the case where the wiring parasitic capacitance value is 4 picofarads in addition to the identification color.
In this example, the value is also shown as 4p.
【００００】図５は、配線寄生容量の回路図上の表示例
及び記録例であり、識別色を用いて各配線に寄生してい
る配線寄生容量の大きさを示している例である。図６
は、配線寄生容量の回路図上の表示例及び記録例であ
り、図４と同様、識別色に加え、配線寄生容量の値を併
せて示している例である。FIG. 5 is a display example and a recording example of the wiring parasitic capacitance on the circuit diagram, showing an example of the magnitude of the wiring parasitic capacitance parasitic on each wiring by using the identification color. Figure 6
4A is a display example and a recording example of the wiring parasitic capacitance on the circuit diagram, and is an example in which the value of the wiring parasitic capacitance is also shown in addition to the identification color as in FIG.
【００００】（実施例２）図７は第２発明に係るバック
アノテーション装置の構成を示すブロック図である。図
中１はレイアウトパターン保持部であり、レイアウトパ
ターンを保持している。レイアウトパターン保持部１に
保持されているレイアウトパターンは、配線部矩形分割
手段10へ与えられる。配線部矩形分割手段10はレイアウ
トパターンにおいて配線を示す部分を矩形に分割する。
単位面積容量値保持部２は単位面積当たりの配線寄生容
量値を保持しており、単位面積容量値保持部２に保持さ
れている単位面積当たりの配線寄生容量値は、分割配線
容量値決定手段11へ与えられる。(Embodiment 2) FIG. 7 is a block diagram showing the arrangement of a back annotation apparatus according to the second invention. In the figure, 1 is a layout pattern holding unit, which holds layout patterns. The layout pattern held in the layout pattern holding section 1 is given to the wiring section rectangular dividing means 10. The wiring part rectangle dividing means 10 divides a portion showing a wiring in the layout pattern into rectangles.
The unit area capacitance value holding unit 2 holds the wiring parasitic capacitance value per unit area, and the wiring parasitic capacitance value per unit area held in the unit area capacitance value holding unit 2 is divided wiring capacitance value determining means. Given to 11.
【００００】分割配線寄生値決定手段11は配線部分割手
段10によって分割された配線の各矩形部分に寄生してい
る配線寄生容量の値を、単位面積当たりの配線寄生容量
値に基づいて求め、求めた配線寄生容量値を分割配線寄
生容量値保持部12に保持させる。分割配線寄生容量値保
持部12に保持されている前記配線寄生容量値は配線寄生
容量値分類手段９へ与えられる。The divided wiring parasitic value determining means 11 obtains the value of the wiring parasitic capacitance parasitic on each rectangular portion of the wiring divided by the wiring portion dividing means 10, based on the wiring parasitic capacitance value per unit area, The obtained wiring parasitic capacitance value is held in the divided wiring parasitic capacitance value holding unit 12. The wiring parasitic capacitance value held in the divided wiring parasitic capacitance value holding unit 12 is given to the wiring parasitic capacitance value classification means 9.
【００００】分類データ保持部８は配線寄生容量値によ
る分類及び分類ごとに対応する識別色又は識別記号を示
す分類データを保持しており、分類データ保持部８に保
持されている前記分類データは配線寄生容量値分類手段
９へ与えられる。前述したように分割配線寄生容量値保
持部12から各矩形部分の配線寄生容量値が与えられるの
で、配線寄生容量値分類手段９は各配線の配線寄生容量
値に対応する識別色又は識別記号を前記分類データに基
づいて決定し、決定した結果を出力手段５へ与える。出
力手段５は与えられた結果に基づく識別色又は識別記号
を用いて表示装置６及び記録装置７へ各矩形部分の配線
寄生容量の大きさを示す出力を行う。The classification data holding unit 8 holds the classification data indicating the classification according to the wiring parasitic capacitance value and the identification color or identification symbol corresponding to each classification, and the classification data held in the classification data holding unit 8 is It is given to the wiring parasitic capacitance value classification means 9. As described above, since the wiring parasitic capacitance value of each rectangular portion is given from the divided wiring parasitic capacitance value holding unit 12, the wiring parasitic capacitance value classifying unit 9 assigns the identification color or the identification symbol corresponding to the wiring parasitic capacitance value of each wiring. It is determined based on the classification data, and the determined result is given to the output means 5. The output means 5 outputs the magnitude of the wiring parasitic capacitance of each rectangular portion to the display device 6 and the recording device 7 by using the identification color or identification symbol based on the given result.
【００００】図８は、配線寄生容量のレイアウトパター
ン上の表示例及び記録例であり、識別色を用いて各矩形
部分に寄生している配線寄生容量の大きさを示している
例である。色による表示が不可能な表示装置及び記録装
置の場合は識別記号を用いる。図９は、配線寄生容量の
レイアウトパターン上の他の表示例及び記録例であり、
識別色に加え、例えば配線寄生容量値が５ピコファラッ
ドの場合5pというように値を併せて示している例であ
る。FIG. 8 shows a display example and a recording example of the wiring parasitic capacitance on the layout pattern, showing an example of the size of the wiring parasitic capacitance parasitic on each rectangular portion by using the identification color. For display devices and recording devices that cannot be displayed in color, an identification symbol is used. FIG. 9 is another display example and recording example on the layout pattern of the wiring parasitic capacitance,
In this example, in addition to the identification color, a value such as 5p is also shown when the wiring parasitic capacitance value is 5 picofarads.
【００００】（実施例３）図10は第３発明に係るバック
アノテーション装置の構成を示すブロック図である。図
中１はレイアウトパターン保持部であり、レイアウトパ
ターンを保持している。レイアウトパターン保持部１に
保持されているレイアウトパターンは配線部矩形分割手
段10へ与えられる。配線部矩形分割手段10はレイアウト
パターンにおいて配線を示す部分を矩形に分割する。単
位面積容量値保持部２は単位面積当たりの配線寄生容量
値を保持しており、単位面積容量値保持部２に保持され
ている単位面積当たりの配線寄生容量値は、分割配線容
量値決定手段11へ与えられる。分割配線容量値決定手段
11は配線部分割手段10によって分割された配線の各矩形
部分に寄生している配線寄生容量の値を単位面積当たり
の配線寄生容量値に基づいて求め、求めた配線寄生容量
値を分割配線寄生容量値保持部12に保持させる。分割配
線寄生容量値保持部12に保持されている前記配線寄生容
量値は分割配線寄生容量値加算手段13へ与えられる。(Third Embodiment) FIG. 10 is a block diagram showing the arrangement of a back annotation apparatus according to the third invention. In the figure, 1 is a layout pattern holding unit, which holds layout patterns. The layout pattern held in the layout pattern holding section 1 is given to the wiring section rectangular dividing means 10. The wiring part rectangle dividing means 10 divides a portion showing a wiring in the layout pattern into rectangles. The unit area capacitance value holding unit 2 holds the wiring parasitic capacitance value per unit area, and the wiring parasitic capacitance value per unit area held in the unit area capacitance value holding unit 2 is divided wiring capacitance value determining means. Given to 11. Divided wiring capacitance value determination means
Reference numeral 11 denotes the value of the wiring parasitic capacitance parasitic on each rectangular portion of the wiring divided by the wiring portion dividing means 10 based on the wiring parasitic capacitance value per unit area, and the obtained wiring parasitic capacitance value is the divided wiring parasitic capacitance. The capacitance value holding unit 12 holds it. The wiring parasitic capacitance value held in the divided wiring parasitic capacitance value holding unit 12 is given to the divided wiring parasitic capacitance value adding means 13.
【００００】分割配線寄生容量値加算手段13は前記配線
寄生容量値を同一配線ごとに加算して配線当たりの配線
寄生容量値を求め、配線寄生容量値保持部４に保持させ
る。配線寄生容量値保持部４に保持されている前記配線
当たりの配線寄生容量値は配線寄生容量値分類手段９へ
与えられる。The divided wiring parasitic capacitance value adding means 13 adds the wiring parasitic capacitance values for each same wiring to obtain a wiring parasitic capacitance value per wiring, and causes the wiring parasitic capacitance value holding unit 4 to hold the wiring parasitic capacitance value. The wiring parasitic capacitance value per wiring held in the wiring parasitic capacitance value holding unit 4 is given to the wiring parasitic capacitance value classification means 9.
【００００】分割データ保持部８は配線寄生容量値によ
る分類及び分類ごとに対応する識別色又は識別記号を示
す分類データを保持しており、分類データ保持部８に保
持されている前記分類データは配線寄生容量値分類手段
９へ与えられる。前述したように配線寄生容量値保持部
４から配線あたりの配線寄生容量値が与えられるので、
配線寄生容量値分類手段９は各配線の配線寄生容量値に
対応する識別色又は識別記号を前記分類データに基づい
て決定し、決定した結果を出力手段５へ与える。出力手
段５は与えられた結果に基づく識別色又は識別記号を用
いて表示装置６及び記録装置７へ各配線の配線寄生容量
の大きさを示す出力を行う。The divided data holding unit 8 holds the classification data indicating the classification according to the wiring parasitic capacitance value and the identification color or identification symbol corresponding to each classification, and the classification data held in the classification data holding unit 8 is It is given to the wiring parasitic capacitance value classification means 9. As described above, since the wiring parasitic capacitance value holding unit 4 gives the wiring parasitic capacitance value per wiring,
The wiring parasitic capacitance value classification means 9 determines an identification color or identification symbol corresponding to the wiring parasitic capacitance value of each wiring based on the classification data, and gives the determined result to the output means 5. The output means 5 outputs the magnitude of the wiring parasitic capacitance of each wiring to the display device 6 and the recording device 7 by using the identification color or identification symbol based on the given result.
【００００】[0000]
【発明の効果】以上のように第１発明によれば、レイア
ウトパターンに基づいて求めた各配線の配線寄生容量の
値が視覚的に把握できるように識別されてレイアウトパ
ターン上に示されるので、レイアウトパターン上の各配
線にどの程度の配線寄生容量が寄生しているか瞬時に認
識することができる。As described above, according to the first aspect of the present invention, the value of the wiring parasitic capacitance of each wiring obtained based on the layout pattern is identified and shown on the layout pattern so that it can be visually recognized. It is possible to instantly recognize how much wiring parasitic capacitance is parasitic on each wiring on the layout pattern.
【００００】また、第２発明によればレイアウトパター
ン上の各配線を分割し、分割した部分に寄生している配
線寄生容量の値を求め、求めた配線寄生容量の値が視覚
的に把握できるように識別されてレイアウトパターン上
に示されるので、レイアウトパターン上の各配線の特定
の部分にどの程度の配線寄生容量が寄生しているか瞬時
に認識することができる。Further, according to the second invention, each wiring on the layout pattern is divided, the value of the wiring parasitic capacitance parasitic on the divided portion is obtained, and the obtained value of the wiring parasitic capacitance can be visually grasped. Since they are identified and displayed on the layout pattern, it is possible to instantly recognize how much wiring parasitic capacitance is parasitic on a specific portion of each wiring on the layout pattern.
【００００】さらに第３発明によれば、レイアウトパタ
ーン上の各配線を分割し、分割した部分に寄生している
配線寄生容量の値を求め、求めた配線寄生容量値を同一
配線ごとに加算して配線当たりの配線寄生容量値を求め
て、求めた配線寄生容量値が視覚的に把握できるように
識別されてレイアウトパターン上に示されるので、レイ
アウトパターン上の各配線にどの程度の配線寄生容量が
寄生しているか瞬時に認識することができる等優れた効
果を奏する。Further, according to the third invention, each wiring on the layout pattern is divided, the value of the wiring parasitic capacitance parasitic on the divided portion is obtained, and the obtained wiring parasitic capacitance value is added for each same wiring. The wiring parasitic capacitance value for each wiring is calculated, and the calculated wiring parasitic capacitance value is identified and displayed on the layout pattern so that it can be visually grasped. It has an excellent effect such that it can instantly recognize whether or not is parasitic.
【図１】従来のバックアノテーション装置の構成を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration of a conventional back annotation device.
【図２】第１発明に係るバックアノテーション装置の構
成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a back annotation apparatus according to the first invention.
【図３】配線寄生容量のレイアウトパターン上の表示例
及び記録例である。FIG. 3 is a display example and a recording example of a wiring parasitic capacitance on a layout pattern.
【図４】配線寄生容量のレイアウトパターン上の他の表
示例及び記録例である。FIG. 4 is another display example and recording example on the layout pattern of the wiring parasitic capacitance.
【図５】配線寄生容量の回路図上の表示例及び記録例で
ある。FIG. 5 is a display example and a recording example of a wiring parasitic capacitance on a circuit diagram.
【図６】配線寄生容量の回路図上の他の表示例及び記録
例である。FIG. 6 is another display example and recording example of the wiring parasitic capacitance on the circuit diagram.
【図７】第２発明に係るバックアノテーション装置の構
成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a back annotation apparatus according to a second invention.
【図８】配線寄生容量のレイアウトパターン上の表示例
及び記録例である。FIG. 8 is a display example and a recording example of a wiring parasitic capacitance on a layout pattern.
【図９】配線寄生容量のレイアウトパターン上の他の表
示例及び記録例である。FIG. 9 is another display example and recording example on the layout pattern of the wiring parasitic capacitance.
【図１０】第３発明に係るバックアノテーション装置の
構成を示すブロック図である。FIG. 10 is a block diagram showing a configuration of a back annotation device according to a third invention.
１ レイアウトパターン保持部 ２ 単位面積容量値保持部 ３ 配線寄生容量値決定手段 ４ 配線寄生容量値保持部 ５ 出力手段 ６ 表示装置 ７ 記録装置 ８ 分類データ保持部 ９ 配線寄生容量値分類手段 10 配線部矩形分割手段 11 分割配線寄生容量値決定手段 12 分割配線寄生容量値保持部 13 分割配線寄生容量値加算手段 1 layout pattern holding unit 2 unit area capacitance value holding unit 3 wiring parasitic capacitance value determining unit 4 wiring parasitic capacitance value holding unit 5 output unit 6 display device 7 recording device 8 classification data holding unit 9 wiring parasitic capacitance value classification unit 10 wiring unit Rectangular division means 11 Divided wiring parasitic capacitance value determination means 12 Divided wiring parasitic capacitance value holding section 13 Divided wiring parasitic capacitance value addition means
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【手続補正書】[Procedure amendment]
【提出日】平成４年６月５日[Submission date] June 5, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Name of item to be corrected] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 バックアノテーション装置[Title of Invention] Back annotation device
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、電子回路のレイアウト
パターンに基づいてレイアウトパターンを構成する配線
に寄生している配線寄生容量の値を求めるバックアノテ
ーション装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a back annotation apparatus for obtaining a value of a wiring parasitic capacitance parasitic on a wiring forming a layout pattern based on a layout pattern of an electronic circuit.
【０００２】[0002]
【従来の技術】LSI 設計において、電子回路を構成する
素子及び素子間の配線を示すレイアウトパターンに基づ
いて、トランジスタサイズ，ソース−ドレイン容量，ソ
ース−ドレイン抵抗，配線寄生容量，配線寄生抵抗等の
データを求める処理を行うが、この処理はバックアノテ
ーション装置によって行われる。2. Description of the Related Art In an LSI design, based on a layout pattern showing elements constituting an electronic circuit and wiring between elements, transistor size, source-drain capacitance, source-drain resistance, wiring parasitic capacitance, wiring parasitic resistance, etc. A process of obtaining data is performed, and this process is performed by the back annotation device.
【０００３】図１は従来のバックアノテーション装置の
構成を示すブロック図である。レイアウトパターン保持
部１はレイアウトパターン、単位面積容量値保持部２
は、単位面積当たりの配線寄生容量値をそれぞれ保持し
ている。レイアウトパターン保持部１に保持されている
レイアウトパターン及び単位面積容量値保持部２に保持
されている単位面積当たりの配線寄生容量値は、配線寄
生容量値決定手段３へ与えられる。FIG. 1 is a block diagram showing the configuration of a conventional back annotation apparatus. The layout pattern holding unit 1 is a layout pattern, unit area capacitance value holding unit 2
Holds the wiring parasitic capacitance value per unit area. The layout pattern held in the layout pattern holding unit 1 and the wiring parasitic capacitance value per unit area held in the unit area capacitance value holding unit 2 are given to the wiring parasitic capacitance value determining unit 3.
【０００４】配線寄生容量値決定手段３はレイアウトパ
ターンから求められる各配線の面積と単位面積当たりの
配線寄生容量値とに基づいて各配線に寄生している配線
寄生容量の値を求め、配線寄生容量値保持部４に保持さ
せる。配線寄生容量値保持部４に保持されている配線寄
生容量値は出力手段５へ与えられる。出力手段５は各配
線に寄生している配線寄生容量の値を配線寄生容量値一
覧として表示装置６及び記録装置７へ出力する。The wiring parasitic capacitance value determining means 3 obtains the value of the wiring parasitic capacitance parasitic on each wiring based on the area of each wiring obtained from the layout pattern and the wiring parasitic capacitance value per unit area, and the wiring parasitic capacitance is determined. It is held in the capacitance value holding unit 4. The wiring parasitic capacitance value held in the wiring parasitic capacitance value holding unit 4 is given to the output means 5. The output means 5 outputs the value of the wiring parasitic capacitance parasitic on each wiring to the display device 6 and the recording device 7 as a wiring parasitic capacitance value list.
【０００５】[0005]
【発明が解決しようとする課題】従来のバックアノテー
ション装置は以上のように構成されており、バックアノ
テーション装置から出力される配線寄生容量値一覧に
は、各配線に寄生している配線寄生容量の値が数値によ
ってのみ示されており、レイアウトパターン上のどの配
線にどの程度の配線寄生容量が寄生しているか視覚的に
瞬時に認識することができないという問題があった。The conventional back annotation apparatus is configured as described above, and the wiring parasitic capacitance value list output from the back annotation apparatus includes the wiring parasitic capacitance parasitic on each wiring. The value is indicated only by a numerical value, and there is a problem in that it is not possible to instantly visually recognize which wiring on the layout pattern and how much wiring parasitic capacitance is parasitic.
【０００６】本発明はこのような問題を解決するために
なされたものであって、各配線に寄生している配線寄生
容量の大きさを視覚的に把握できるように識別してレイ
アウトパターン上に示すことにより、レイアウトパター
ン上の各配線にどの程度の配線寄生容量が寄生している
か瞬時に認識することができるバックアノテーション装
置を提供することを目的とする。The present invention has been made in order to solve such a problem, and the size of the wiring parasitic capacitance parasitic on each wiring is identified and visually identified on the layout pattern. It is an object of the present invention to provide a back annotation device that can instantly recognize how much wiring parasitic capacitance is parasitic on each wiring on a layout pattern.
【０００７】[0007]
【課題を解決するための手段】第１発明に係るバックア
ノテーション装置は、レイアウトパターン及び単位面積
当たりの配線寄生容量値に基づいて前記配線に寄生して
いる配線寄生容量の値を求める手段と、該手段により求
められた配線寄生容量値を配線寄生容量値による分類情
報に基づいて分類する手段と、前記配線寄生容量値を前
記分類結果に基づいて表示及び記録する手段とを備え
る。A back annotation apparatus according to a first aspect of the present invention comprises means for obtaining a value of a wiring parasitic capacitance parasitic on the wiring based on a layout pattern and a wiring parasitic capacitance value per unit area, A means for classifying the wiring parasitic capacitance value obtained by the means based on the classification information based on the wiring parasitic capacitance value, and a means for displaying and recording the wiring parasitic capacitance value based on the classification result.
【０００８】第２発明に係るバックアノテーション装置
は、レイアウトパターンを構成する配線を分割する手段
と、単位面積当たりの配線寄生容量値に基づいて分割さ
れた配線の各分割部分に寄生している配線寄生容量の値
を求める手段と、該手段により求められた配線寄生容量
値に基づいて前記分割部分に寄生している配線寄生容量
を配線寄生容量値による分類情報に基づいて分類する手
段と、前記分割部分に寄生している配線寄生容量値を前
記分類に基づいて示す手段とを備える。The back annotation apparatus according to the second aspect of the present invention includes means for dividing the wiring forming the layout pattern and wiring parasitic on each divided portion of the wiring divided based on the wiring parasitic capacitance value per unit area. Means for obtaining the value of the parasitic capacitance, means for classifying the wiring parasitic capacitance parasitic on the divided portion based on the wiring parasitic capacitance value obtained by the means, based on the classification information by the wiring parasitic capacitance value, And means for indicating a wiring parasitic capacitance value parasitic on the divided portion based on the classification.
【０００９】第３発明に係るバックアノテーション装置
は、レイアウトパターンを構成する配線を分割する手段
と、単位面積当たりの配線寄生容量値に基づいて分割さ
れた配線の各分割部分に寄生している配線寄生容量の値
を求める手段と、該手段により求められた配線寄生容量
値を同一配線ごとに加算して配線当たりの配線寄生容量
値を求める手段と、該手段により求められた配線寄生容
量値を配線寄生容量値による分類情報に基づいて分類す
る手段と、前記配線寄生容量値を前記分類に基づいて示
す手段とを備える。A back annotation apparatus according to a third aspect of the present invention includes a means for dividing the wiring forming the layout pattern, and a wiring parasitic on each divided portion of the wiring divided based on the wiring parasitic capacitance value per unit area. The means for obtaining the value of the parasitic capacitance, the means for obtaining the wiring parasitic capacitance value per wiring by adding the wiring parasitic capacitance values obtained by the means for each same wiring, and the wiring parasitic capacitance value obtained by the means A means for classifying the wiring parasitic capacitance value based on the classification information and a means for indicating the wiring parasitic capacitance value based on the classification are provided.
【００１０】[0010]
【作用】第１発明に係るバックアノテーション装置は、
レイアウトパターン上の各配線に寄生している配線寄生
容量の値を求め、求めた配線寄生容量値を視覚的に把握
できるように識別してレイアウトパターン上に示すこと
により、レイアウトパターン上の各配線にどの程度の配
線寄生容量が付加しているかを作業者が瞬時に認識する
ことができる。The back annotation apparatus according to the first invention is
The wiring parasitic capacitance value parasitic on each wiring on the layout pattern is obtained, and the obtained wiring parasitic capacitance value is identified and shown on the layout pattern so that each wiring on the layout pattern can be identified. An operator can instantly recognize how much wiring parasitic capacitance is added to the.
【００１１】第２発明に係るバックアノテーション装置
は、レイアウトパターン上の各配線を分割し、分割した
部分に寄生している配線寄生容量の値を求め、求めた配
線寄生容量値を視覚的に把握できるように識別してレイ
アウトパターン上に示すことにより、レイアウトパター
ン上の各配線の特定の部分にどの程度の配線寄生容量が
付加しているかを作業者が瞬時に認識することができ
る。The back annotation apparatus according to the second invention divides each wiring on the layout pattern, obtains the value of the wiring parasitic capacitance parasitic on the divided portion, and visually grasps the obtained wiring parasitic capacitance value. By identifying and displaying on the layout pattern as much as possible, the operator can instantly recognize how much wiring parasitic capacitance is added to a specific portion of each wiring on the layout pattern.
【００１２】第３発明に係るバックアノテーション装置
は、レイアウトパターン上の各配線を分割し、分割した
部分に寄生している配線寄生容量の値を求め、求めた配
線寄生容量値を同一配線ごとに加算して配線当たりの配
線寄生容量値を求める。求めた配線当たりの配線寄生容
量値を視覚的に把握できるように識別してレイアウトパ
ターン上に示すことにより、レイアウトパターン上の各
配線にどの程度の配線寄生容量が発生しているかを作業
者が瞬時に認識することができる。The back annotation apparatus according to the third invention divides each wiring on the layout pattern, obtains the value of the wiring parasitic capacitance parasitic on the divided portion, and obtains the obtained wiring parasitic capacitance value for each same wiring. The wiring parasitic capacitance value per wiring is calculated by adding. By identifying and showing on the layout pattern the obtained wiring parasitic capacitance value per wiring so that it can be visually grasped, the operator can determine how much wiring parasitic capacitance is occurring in each wiring on the layout pattern. Can be recognized instantly.
【００１３】[0013]
【実施例】以下、本発明をその実施例を示す図面に基づ
いて説明する。 （実施例１）図２は第１発明に係るバックアノテーショ
ン装置の構成を示すブロック図である。図中１はレイア
ウトパターンを保持しているレイアウトパターン保持
部、２は単位面積当たりの配線寄生容量値を保持してい
る単位面積容量値保持部である。レイアウトパターン保
持部１に保持されているレイアウトパターン及び単位面
積容量値保持部２に保持されている単位面積当たりの配
線寄生容量値は、配線寄生容量値決定手段３へ与えられ
る。配線寄生容量値決定手段３はレイアウトパターン及
び単位面積当たりの配線寄生容量値に基づいて各配線に
寄生している配線寄生容量の値を求め、求めた配線寄生
容量値を配線寄生容量値保持部４に保持させる。配線寄
生容量値保持部４に保持されている前記配線寄生容量値
は配線寄生容量値分類手段９へ与えられる。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings showing its embodiments. (Embodiment 1) FIG. 2 is a block diagram showing the configuration of a back annotation apparatus according to the first invention. In the figure, 1 is a layout pattern holding unit that holds a layout pattern, and 2 is a unit area capacitance value holding unit that holds a wiring parasitic capacitance value per unit area. The layout pattern held in the layout pattern holding unit 1 and the wiring parasitic capacitance value per unit area held in the unit area capacitance value holding unit 2 are given to the wiring parasitic capacitance value determining unit 3. The wiring parasitic capacitance value determining unit 3 obtains the value of the wiring parasitic capacitance parasitic on each wiring based on the layout pattern and the wiring parasitic capacitance value per unit area, and the obtained wiring parasitic capacitance value is stored in the wiring parasitic capacitance value holding unit. Hold at 4. The wiring parasitic capacitance value held in the wiring parasitic capacitance value holding unit 4 is given to the wiring parasitic capacitance value classification means 9.
【００１４】分類データ保持部８は配線寄生容量値によ
る分類及び分類ごとに対応する識別色又は識別記号を示
す分類データを保持しており、分類データ保持部８に保
持されている前記分類データは配線寄生容量値分類手段
９へ与えられる。前述したように配線寄生容量値保持部
４から各配線の配線寄生容量値が与えられるので、配線
寄生容量値分類手段９は各配線の配線寄生容量値に対応
する識別色又は識別記号を前記分類データに基づいて決
定し、決定した結果を出力手段５へ与える。出力手段５
は与えられた結果に基づく識別色又は識別記号を用いて
表示装置６及び記録装置７へ各配線の配線寄生容量の大
きさを示す出力を行う。The classification data holding unit 8 holds the classification data indicating the classification according to the wiring parasitic capacitance value and the identification color or identification symbol corresponding to each classification, and the classification data held in the classification data holding unit 8 is It is given to the wiring parasitic capacitance value classification means 9. As described above, since the wiring parasitic capacitance value holding unit 4 gives the wiring parasitic capacitance value of each wiring, the wiring parasitic capacitance value classification means 9 classifies the identification color or identification symbol corresponding to the wiring parasitic capacitance value of each wiring into the classification. It is decided based on the data and the decided result is given to the output means 5. Output means 5
Outputs to the display device 6 and the recording device 7 indicating the magnitude of the wiring parasitic capacitance of each wiring by using the identification color or the identification symbol based on the given result.
【００１５】図３は配線寄生容量のレイアウトパターン
上の表示例及び記録例であり、識別色を用いて各配線に
寄生している配線寄生容量の大きさを示している例であ
る。色による表示が不可能な表示装置及び記録装置の場
合は識別記号を用いる。図４は配線寄生容量のレイアウ
トパターン上の他の表示例及び記録例であり、識別色に
加え、例えば配線寄生容量値が４ピコファラッドの場合
4pというように値を併せて示している例である。FIG. 3 shows a display example and a recording example of the wiring parasitic capacitance on the layout pattern, showing an example of the size of the wiring parasitic capacitance parasitic on each wiring by using the identification color. For display devices and recording devices that cannot be displayed in color, an identification symbol is used. FIG. 4 is another display example and recording example of the wiring parasitic capacitance on the layout pattern. For example, in the case where the wiring parasitic capacitance value is 4 picofarads in addition to the identification color.
In this example, the value is also shown as 4p.
【００１６】図５は、配線寄生容量の回路図上の表示例
及び記録例であり、識別色を用いて各配線に寄生してい
る配線寄生容量の大きさを示している例である。図６
は、配線寄生容量の回路図上の表示例及び記録例であ
り、図４と同様、識別色に加え、配線寄生容量の値を併
せて示している例である。FIG. 5 is a display example and a recording example of the wiring parasitic capacitance on the circuit diagram, showing an example of the size of the wiring parasitic capacitance parasitic on each wiring by using the identification color. Figure 6
4A is a display example and a recording example of the wiring parasitic capacitance on the circuit diagram, and is an example in which the value of the wiring parasitic capacitance is also shown in addition to the identification color as in FIG.
【００１７】（実施例２）図７は第２発明に係るバック
アノテーション装置の構成を示すブロック図である。図
中１はレイアウトパターン保持部であり、レイアウトパ
ターンを保持している。レイアウトパターン保持部１に
保持されているレイアウトパターンは、配線部矩形分割
手段10へ与えられる。配線部矩形分割手段10はレイアウ
トパターンにおいて配線を示す部分を矩形に分割する。
単位面積容量値保持部２は単位面積当たりの配線寄生容
量値を保持しており、単位面積容量値保持部２に保持さ
れている単位面積当たりの配線寄生容量値は、分割配線
容量値決定手段11へ与えられる。(Second Embodiment) FIG. 7 is a block diagram showing the arrangement of a back annotation apparatus according to the second invention. In the figure, 1 is a layout pattern holding unit, which holds layout patterns. The layout pattern held in the layout pattern holding section 1 is given to the wiring section rectangular dividing means 10. The wiring part rectangle dividing means 10 divides a portion showing a wiring in the layout pattern into rectangles.
The unit area capacitance value holding unit 2 holds the wiring parasitic capacitance value per unit area, and the wiring parasitic capacitance value per unit area held in the unit area capacitance value holding unit 2 is divided wiring capacitance value determining means. Given to 11.
【００１８】分割配線寄生値決定手段11は配線部分割手
段10によって分割された配線の各矩形部分に寄生してい
る配線寄生容量の値を、単位面積当たりの配線寄生容量
値に基づいて求め、求めた配線寄生容量値を分割配線寄
生容量値保持部12に保持させる。分割配線寄生容量値保
持部12に保持されている前記配線寄生容量値は配線寄生
容量値分類手段９へ与えられる。The divided wiring parasitic value determining means 11 obtains the value of the wiring parasitic capacitance parasitic on each rectangular portion of the wiring divided by the wiring portion dividing means 10, based on the wiring parasitic capacitance value per unit area, The obtained wiring parasitic capacitance value is held in the divided wiring parasitic capacitance value holding unit 12. The wiring parasitic capacitance value held in the divided wiring parasitic capacitance value holding unit 12 is given to the wiring parasitic capacitance value classification means 9.
【００１９】分類データ保持部８は配線寄生容量値によ
る分類及び分類ごとに対応する識別色又は識別記号を示
す分類データを保持しており、分類データ保持部８に保
持されている前記分類データは配線寄生容量値分類手段
９へ与えられる。前述したように分割配線寄生容量値保
持部12から各矩形部分の配線寄生容量値が与えられるの
で、配線寄生容量値分類手段９は各配線の配線寄生容量
値に対応する識別色又は識別記号を前記分類データに基
づいて決定し、決定した結果を出力手段５へ与える。出
力手段５は与えられた結果に基づく識別色又は識別記号
を用いて表示装置６及び記録装置７へ各矩形部分の配線
寄生容量の大きさを示す出力を行う。The classification data holding unit 8 holds the classification data indicating the classification by the wiring parasitic capacitance value and the identification color or the identification symbol corresponding to each classification, and the classification data held in the classification data holding unit 8 is It is given to the wiring parasitic capacitance value classification means 9. As described above, since the wiring parasitic capacitance value of each rectangular portion is given from the divided wiring parasitic capacitance value holding unit 12, the wiring parasitic capacitance value classifying unit 9 assigns the identification color or the identification symbol corresponding to the wiring parasitic capacitance value of each wiring. It is determined based on the classification data, and the determined result is given to the output means 5. The output means 5 outputs the magnitude of the wiring parasitic capacitance of each rectangular portion to the display device 6 and the recording device 7 by using the identification color or identification symbol based on the given result.
【００２０】図８は、配線寄生容量のレイアウトパター
ン上の表示例及び記録例であり、識別色を用いて各矩形
部分に寄生している配線寄生容量の大きさを示している
例である。色による表示が不可能な表示装置及び記録装
置の場合は識別記号を用いる。図９は、配線寄生容量の
レイアウトパターン上の他の表示例及び記録例であり、
識別色に加え、例えば配線寄生容量値が５ピコファラッ
ドの場合5pというように値を併せて示している例であ
る。FIG. 8 is a display example and a recording example of the wiring parasitic capacitance on the layout pattern, showing an example of the size of the wiring parasitic capacitance parasitic on each rectangular portion using the identification color. For display devices and recording devices that cannot be displayed in color, an identification symbol is used. FIG. 9 is another display example and recording example on the layout pattern of the wiring parasitic capacitance,
In this example, in addition to the identification color, a value such as 5p is also shown when the wiring parasitic capacitance value is 5 picofarads.
【００２１】（実施例３）図10は第３発明に係るバック
アノテーション装置の構成を示すブロック図である。図
中１はレイアウトパターン保持部であり、レイアウトパ
ターンを保持している。レイアウトパターン保持部１に
保持されているレイアウトパターンは配線部矩形分割手
段10へ与えられる。配線部矩形分割手段10はレイアウト
パターンにおいて配線を示す部分を矩形に分割する。単
位面積容量値保持部２は単位面積当たりの配線寄生容量
値を保持しており、単位面積容量値保持部２に保持され
ている単位面積当たりの配線寄生容量値は、分割配線容
量値決定手段11へ与えられる。分割配線容量値決定手段
11は配線部分割手段10によって分割された配線の各矩形
部分に寄生している配線寄生容量の値を単位面積当たり
の配線寄生容量値に基づいて求め、求めた配線寄生容量
値を分割配線寄生容量値保持部12に保持させる。分割配
線寄生容量値保持部12に保持されている前記配線寄生容
量値は分割配線寄生容量値加算手段13へ与えられる。(Third Embodiment) FIG. 10 is a block diagram showing the arrangement of a back annotation apparatus according to the third invention. In the figure, 1 is a layout pattern holding unit, which holds layout patterns. The layout pattern held in the layout pattern holding section 1 is given to the wiring section rectangular dividing means 10. The wiring part rectangle dividing means 10 divides a portion showing a wiring in the layout pattern into rectangles. The unit area capacitance value holding unit 2 holds the wiring parasitic capacitance value per unit area, and the wiring parasitic capacitance value per unit area held in the unit area capacitance value holding unit 2 is divided wiring capacitance value determining means. Given to 11. Divided wiring capacitance value determination means
Reference numeral 11 denotes the value of the wiring parasitic capacitance parasitic on each rectangular portion of the wiring divided by the wiring portion dividing means 10 based on the wiring parasitic capacitance value per unit area, and the obtained wiring parasitic capacitance value is the divided wiring parasitic capacitance. The capacitance value holding unit 12 holds it. The wiring parasitic capacitance value held in the divided wiring parasitic capacitance value holding unit 12 is given to the divided wiring parasitic capacitance value adding means 13.
【００２２】分割配線寄生容量値加算手段13は前記配線
寄生容量値を同一配線ごとに加算して配線当たりの配線
寄生容量値を求め、配線寄生容量値保持部４に保持させ
る。配線寄生容量値保持部４に保持されている前記配線
当たりの配線寄生容量値は配線寄生容量値分類手段９へ
与えられる。The divided wiring parasitic capacitance value adding means 13 adds the wiring parasitic capacitance values for each identical wiring to obtain the wiring parasitic capacitance value per wiring, and causes the wiring parasitic capacitance value holding unit 4 to hold the wiring parasitic capacitance value. The wiring parasitic capacitance value per wiring held in the wiring parasitic capacitance value holding unit 4 is given to the wiring parasitic capacitance value classification means 9.
【００２３】分割データ保持部８は配線寄生容量値によ
る分類及び分類ごとに対応する識別色又は識別記号を示
す分類データを保持しており、分類データ保持部８に保
持されている前記分類データは配線寄生容量値分類手段
９へ与えられる。前述したように配線寄生容量値保持部
４から配線あたりの配線寄生容量値が与えられるので、
配線寄生容量値分類手段９は各配線の配線寄生容量値に
対応する識別色又は識別記号を前記分類データに基づい
て決定し、決定した結果を出力手段５へ与える。出力手
段５は与えられた結果に基づく識別色又は識別記号を用
いて表示装置６及び記録装置７へ各配線の配線寄生容量
の大きさを示す出力を行う。The division data holding unit 8 holds the classification data indicating the classification according to the wiring parasitic capacitance value and the identification color or identification symbol corresponding to each classification, and the classification data held in the classification data holding unit 8 is It is given to the wiring parasitic capacitance value classification means 9. As described above, since the wiring parasitic capacitance value holding unit 4 gives the wiring parasitic capacitance value per wiring,
The wiring parasitic capacitance value classification means 9 determines an identification color or identification symbol corresponding to the wiring parasitic capacitance value of each wiring based on the classification data, and gives the determined result to the output means 5. The output means 5 outputs the magnitude of the wiring parasitic capacitance of each wiring to the display device 6 and the recording device 7 by using the identification color or identification symbol based on the given result.
【００２４】[0024]
【発明の効果】以上のように第１発明によれば、レイア
ウトパターンに基づいて求めた各配線の配線寄生容量の
値が視覚的に把握できるように識別されてレイアウトパ
ターン上に示されるので、レイアウトパターン上の各配
線にどの程度の配線寄生容量が寄生しているか瞬時に認
識することができる。As described above, according to the first aspect of the present invention, the value of the wiring parasitic capacitance of each wiring obtained based on the layout pattern is identified and shown on the layout pattern so that it can be visually recognized. It is possible to instantly recognize how much wiring parasitic capacitance is parasitic on each wiring on the layout pattern.
【００２５】また、第２発明によればレイアウトパター
ン上の各配線を分割し、分割した部分に寄生している配
線寄生容量の値を求め、求めた配線寄生容量の値が視覚
的に把握できるように識別されてレイアウトパターン上
に示されるので、レイアウトパターン上の各配線の特定
の部分にどの程度の配線寄生容量が寄生しているか瞬時
に認識することができる。Further, according to the second invention, each wiring on the layout pattern is divided, the value of the wiring parasitic capacitance parasitic on the divided portion is obtained, and the obtained value of the wiring parasitic capacitance can be visually grasped. Since they are identified and displayed on the layout pattern, it is possible to instantly recognize how much wiring parasitic capacitance is parasitic on a specific portion of each wiring on the layout pattern.
【００２６】さらに第３発明によれば、レイアウトパタ
ーン上の各配線を分割し、分割した部分に寄生している
配線寄生容量の値を求め、求めた配線寄生容量値を同一
配線ごとに加算して配線当たりの配線寄生容量値を求め
て、求めた配線寄生容量値が視覚的に把握できるように
識別されてレイアウトパターン上に示されるので、レイ
アウトパターン上の各配線にどの程度の配線寄生容量が
寄生しているか瞬時に認識することができる等優れた効
果を奏する。Further, according to the third invention, each wiring on the layout pattern is divided, the value of the wiring parasitic capacitance parasitic on the divided portion is obtained, and the obtained wiring parasitic capacitance value is added for each same wiring. The wiring parasitic capacitance value for each wiring is calculated, and the calculated wiring parasitic capacitance value is identified and displayed on the layout pattern so that it can be visually grasped. It has an excellent effect such that it can instantly recognize whether or not is parasitic.
【図面の簡単な説明】[Brief description of drawings]
【図１】従来のバックアノテーション装置の構成を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration of a conventional back annotation device.
【図２】第１発明に係るバックアノテーション装置の構
成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a back annotation apparatus according to the first invention.
【図３】配線寄生容量のレイアウトパターン上の表示例
及び記録例である。FIG. 3 is a display example and a recording example of a wiring parasitic capacitance on a layout pattern.
【図４】配線寄生容量のレイアウトパターン上の他の表
示例及び記録例である。FIG. 4 is another display example and recording example on the layout pattern of the wiring parasitic capacitance.
【図５】配線寄生容量の回路図上の表示例及び記録例で
ある。FIG. 5 is a display example and a recording example of a wiring parasitic capacitance on a circuit diagram.
【図６】配線寄生容量の回路図上の他の表示例及び記録
例である。FIG. 6 is another display example and recording example of the wiring parasitic capacitance on the circuit diagram.
【図７】第２発明に係るバックアノテーション装置の構
成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a back annotation apparatus according to a second invention.
【図８】配線寄生容量のレイアウトパターン上の表示例
及び記録例である。FIG. 8 is a display example and a recording example of a wiring parasitic capacitance on a layout pattern.
【図９】配線寄生容量のレイアウトパターン上の他の表
示例及び記録例である。FIG. 9 is another display example and recording example on the layout pattern of the wiring parasitic capacitance.
【図１０】第３発明に係るバックアノテーション装置の
構成を示すブロック図である。FIG. 10 is a block diagram showing a configuration of a back annotation device according to a third invention.
【符号の説明】 １ レイアウトパターン保持部 ２ 単位面積容量値保持部 ３ 配線寄生容量値決定手段 ４ 配線寄生容量値保持部 ５ 出力手段 ６ 表示装置 ７ 記録装置 ８ 分類データ保持部 ９ 配線寄生容量値分類手段 10 配線部矩形分割手段 11 分割配線寄生容量値決定手段 12 分割配線寄生容量値保持部 13 分割配線寄生容量値加算手段[Explanation of reference numerals] 1 layout pattern holding unit 2 unit area capacitance value holding unit 3 wiring parasitic capacitance value determining unit 4 wiring parasitic capacitance value holding unit 5 output unit 6 display device 7 recording device 8 classification data holding unit 9 wiring parasitic capacitance value Classifying means 10 Wiring part rectangle dividing means 11 Divided wiring parasitic capacitance value determining means 12 Divided wiring parasitic capacitance value holding section 13 Divided wiring parasitic capacitance value adding means
Claims (3)
て、レイアウトパターンを構成する配線に寄生している
配線寄生容量の値を求めるバックアノテーション装置に
おいて、 レイアウトパターン及び単位面積当たりの配線寄生容量
値に基づいて前記配線に寄生している配線寄生容量の値
を求める手段と、 該手段により求められた配線寄生容量値を配線寄生容量
値による分類情報に基づいて分類する手段と、 前記配線寄生容量値を前記分類結果に基づいて表示及び
記録する手段とを備えたことを特徴とするバックアノテ
ーション装置。1. A back annotation apparatus for obtaining a value of a wiring parasitic capacitance parasitic on a wiring forming a layout pattern on the basis of a layout pattern of an electronic circuit, in the layout annotation and a wiring parasitic capacitance value per unit area. Means for obtaining the value of the wiring parasitic capacitance parasitic on the wiring, means for classifying the wiring parasitic capacitance value obtained by the means based on the classification information by the wiring parasitic capacitance value, and the wiring parasitic capacitance value A back annotation apparatus comprising: a unit for displaying and recording based on the classification result.
て、レイアウトパターンを構成する配線に寄生している
配線寄生容量の値を求めるバックアノテーション装置に
おいて、 レイアウトパターンを構成する配線を分割する手段と、 単位面積当たりの配線寄生容量値に基づいて分割された
配線の各分割部分に寄生している配線寄生容量の値を求
める手段と、 該手段により求められた配線寄生容量値に基づいて前記
分割部分に寄生している配線寄生容量を配線寄生容量値
による分類情報に基づいて分類する手段と、 前記分割部分に寄生している配線寄生容量値を前記分類
に基づいて示す手段とを備えたことを特徴とするバック
アノテーション装置。2. A back annotation apparatus for obtaining a value of a wiring parasitic capacitance parasitic on a wiring forming a layout pattern based on a layout pattern of an electronic circuit, a unit for dividing wiring forming the layout pattern, and a unit. A means for obtaining the value of the wiring parasitic capacitance parasitic on each divided portion of the wiring divided based on the wiring parasitic capacitance value per area, and the divided portion based on the wiring parasitic capacitance value obtained by the means. The present invention further comprises means for classifying the parasitic wiring parasitic capacitance based on the classification information based on the wiring parasitic capacitance value, and means for indicating the wiring parasitic capacitance value parasitic on the divided portion based on the classification. Back annotation device.
て、レイアウトパターンを構成する配線に寄生している
配線寄生容量の値を求めるバックアノテーション装置に
おいて、 レイアウトパターンを構成する配線を分割する手段と、 単位面積当たりの配線寄生容量値に基づいて分割された
配線の各分割部分に寄生している配線寄生容量の値を求
める手段と、 該手段により求められた配線寄生容量値を同一配線ごと
に加算して配線当たりの配線寄生容量値を求める手段
と、 該手段により求められた配線寄生容量値を配線寄生容量
値による分類情報に基づいて分類する手段と、 前記配線寄生容量値を前記分類に基づいて示す手段とを
備えたことを特徴とするバックアノテーション装置。3. A back annotation apparatus for obtaining a value of a wiring parasitic capacitance parasitic on a wiring forming a layout pattern based on a layout pattern of an electronic circuit, a unit for dividing wiring forming the layout pattern, and a unit. A means for obtaining the value of the wiring parasitic capacitance parasitic on each divided portion of the wiring divided based on the wiring parasitic capacitance value per area, and the wiring parasitic capacitance value obtained by the means are added for each same wiring. Means for determining a wiring parasitic capacitance value per wiring, a means for classifying the wiring parasitic capacitance value obtained by the means based on classification information by the wiring parasitic capacitance value, and the wiring parasitic capacitance value based on the classification. A back annotation apparatus comprising: a means for indicating.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011797A JPH05205006A (en) | 1992-01-27 | 1992-01-27 | Back annotation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011797A JPH05205006A (en) | 1992-01-27 | 1992-01-27 | Back annotation device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05205006A true JPH05205006A (en) | 1993-08-13 |
Family
ID=11787877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011797A Pending JPH05205006A (en) | 1992-01-27 | 1992-01-27 | Back annotation device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05205006A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148135B2 (en) | 2003-04-25 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Method of designing low-power semiconductor integrated circuit |
-
1992
- 1992-01-27 JP JP4011797A patent/JPH05205006A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148135B2 (en) | 2003-04-25 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Method of designing low-power semiconductor integrated circuit |
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