JPH05150263A - アクテイブマトリツクス型液晶表示素子 - Google Patents

Abstract

(57)【要約】 【目的】 接続パッドおよび配線の間隔を狭小化して画
素の高密度化や高画素数化を実現し、かつ製造歩留まり
を向上したアクティブマトリックス型液晶表示素子を提
供する。 【構成】 偶数列の信号線の接続配線１０３が第１の配
線層に、また奇数列の信号線の接続配線１０１が第２の
配線層に配設されている。そして第１の配線層と第２の
配線層とは絶縁層１０８で絶縁されている。このよう
に、 2つの配線層に配線が分配されて配設されているの
で、一つの配線層あたりに配設された配線の本数は、従
来のように 1層だけに配設された配線と比べて半分の本
数となり、その配線間隔ｄ3 は 2倍の広さとなる。こう
して接続配線の製造工程における短絡不良や断線不良の
発生率が激減し、製造歩留まりが大幅に向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリックス
型液晶表示素子に関するもので、高精細な画素およびそ
の配線を有する場合において特に有効である。

【０００２】

【従来の技術】近年、液晶表示素子の分野において、高
精細なテレビ表示や大画面なグラフィックディスプレイ
等を実現すべく、アクティブマトリックス型液晶表示素
子の開発が盛んに行なわれ、一部では既に実用化された
ものもある。

【０００３】このアクティブマトリックス型液晶表示素
子には、各画素の駆動の制御を行なうための手段として
半導体からなるスイッチング素子を用いている。この半
導体スイッチング素子は、通常、各画素につき 1個ずつ
配設されており、外部駆動回路との接続のための走査線
および信号線が 1本ずつ配線される。

【０００４】このようなスイッチング素子や走査線や信
号線などは、通常、透過型表示が可能で大面積化も容易
であるなどの理由から、スイッチング素子にはＴＦＴ
（薄膜トランジスタ）を、また走査線や信号線などの配
線にはＩＴＯなどの透明導電膜を用いて、ガラスなどの
透明絶縁基板上に成膜やエッチングなどフォトファブリ
ケーションによってパターン形成されて配設される。

【０００５】上記のようなアクティブマトリックス型液
晶表示素子の構造を図４に示す。

【０００６】このアクティブマトリックス型液晶表示素
子は、透明絶縁基板４０１上にＴＦＴ４０２と透明導電
膜からなる画素電極４０３と走査線や信号線などの接続
配線４０４が配設されたアクティブ素子基板４０５と、
このアクティブ素子基板４０５に対向して設けられる透
明導電膜からなる対向電極４０６が全面に配設された対
向基板４０７と、液晶組成物４０８とを有し、アクティ
ブ素子基板４０５と対向基板４０７とを平行に対向させ
て配置しこれらの基板間に液晶組成物４０８を挟持さ
せ、この基板の周囲を封着剤４０９で封着して形成され
ている。

【０００７】そして図５に示すように、前述の走査線や
信号線などの接続配線４０４は、画素領域外の周辺部分
に設けられ、その先端部に配設された接続パッド４１０
にて外部の液晶ドライバＬＳＩのような駆動回路に接続
される。またアクティブ素子基板４０５の同図Ｄ−Ｄ´
における断面を図６に示す。

【０００８】画素領域５０１から引き出された接続配線
４０４とこれに連なる接続パッド４１０は、絶縁基板６
０３のゲート絶縁膜６０２上に 1層に列設される。

【０００９】しかしながら、このような液晶表示素子に
おいては、接続される駆動回路としての液晶ドライバＬ
ＳＩにこの接続パッドを接続しなくてはならないため、
液晶ドライバＬＳＩの 1個あたりの出力ピン数である 1
20本から 240本程度のパッドを 1グループにまとめ、ま
たこれらのパッド間の間隔およびこれに接続される接続
配線４０４の間隔ｄ1 を、液晶ドライバＬＳＩの出力ピ
ン間隔に合わせて画素領域内の信号線５０２の間隔ｄ2
よりも狭く寄せて配設しなければならない。

【００１０】そして近年、テレビやグラフィックディス
プレイ等の高精細な表示を実現するために液晶表示素子
の画素の高密度化や高画素数化が要請されており、これ
に対応するために駆動回路としての液晶ドライバＬＳＩ
の出力ピン数はますます増加し、またそのピン間隔は、
例えばＴＡＢ（テープオートメーテッドボンディング）
実装方式の液晶ドライバＬＳＩでは 390μｍ程度、ＣＯ
Ｂ（チップオンボード）方式の液晶ドライバＬＳＩでは
100μｍ程度というように、ますます狭小化する傾向に
ある。そしてそのような液晶ドライバＬＳＩの出力ピン
に接続される接続パッド４１０およびこれに接続される
接続配線４０４の間隔ｄ1 もますます狭小化されなけれ
ばならなくなっている。特に接続配線４０４は、接続パ
ッド４１０よりもかなり長くかつ線幅が細い。

【００１１】しかしながら、このように接続パッド４１
０の間隔およびこれに接続される配線４０４の間隔ｄ1
の狭小化にともなって、アクティブ素子基板４０５を製
造するフォトファブリケーションの工程において、隣接
配線間での塵埃などに起因した短絡不良５０３や断線不
良５０４が特に接続配線４０４に多発するという問題が
顕著になってきた。そしてこれはアクティブ素子基板４
０５の製造歩留まりの低下の大きな原因になっている。

【００１２】

【発明が解決しようとする課題】本発明はこのような問
題を解決するために成されたもので、その目的は、接続
パッドの間隔の狭小化にともなって発生する信号線や走
査線の接続配線における隣接配線間での短絡不良や断線
不良の問題を解消して、製造歩留まりの低下なくして接
続パッドの間隔を狭小化し画素の高密度化や高画素数化
を実現するアクティブマトリックス型液晶表示素子を提
供することにある。

【００１３】

【課題を解決するための手段】本発明のアクティブマト
リックス型液晶表示素子は、駆動回路接続用の接続パッ
ドと、マトリックス状に交差して配置され前記駆動回路
接続用の接続パッドに接続配線を介して接続する複数本
の走査線および複数本の信号線査線と、前記走査線およ
び前記信号線に接続するスイッチング素子と、前記スイ
ッチング素子に接続する画素電極とが配置されたアクテ
ィブ素子基板と、前記画素電極に対向する対向電極が配
設された対向基板と、前記アクティブ素子基板と前記対
向基板との間に挟持される液晶組成物とを有するアクテ
ィブマトリックス型液晶表示素子において、前記走査線
に接続される前記接続配線と前記信号線に接続される前
記接続配線のうち少なくとも一方を、一本ごとあるいは
複数本ごとに絶縁層を介して異なる層に配置してなるこ
とを特徴としている。

【００１４】

【作用】複数本の走査線の接続配線および複数本の信号
線の接続配線が、それぞれ隣接する 2本の接続配線のう
ち一方は第１の配線層に、また他方は第２の配線層に配
設されている。たとえば偶数番目の走査線の接続配線が
第１の配線層に配設され、その上に絶縁層を介して第２
の配線層として奇数番目の走査線の接続配線が配設され
ている。そして第１の配線層と第２の配線層とは前述の
絶縁層で絶縁されている。このように、２層の配線層に
配線が分配されて配設されているので、一つの配線層あ
たりに配設された接続配線の配線間隔は、従来のように
一層だけに配設された接続配線の配線間隔と比べて 2倍
となる。

【００１５】このように従来よりも 2倍の接続配線の配
線間隔を有することによって、本発明のアクティブマト
リックス型液晶表示素子はそのアクティブ素子基板の接
続配線の製造工程における短絡不良や断線不良の発生率
を激減させて、製造歩留まりを大幅に向上させることが
できる。

【００１６】

【実施例】以下、本発明のアクティブマトリックス型液
晶表示素子の一実施例を図面に基づいて詳細に説明す
る。ここでは特に本発明の要点であるアクティブ素子基
板に的を絞って説明する。

【００１７】図１は本発明のアクティブマトリックス型
液晶表示素子の信号線の接続配線およびこれに接続され
た接続パッドを示す平面図である。

【００１８】また同図のＡ−Ａ´、Ｂ−Ｂ´、Ｃ−Ｃ´
における断面をそれぞれ図２（ａ）、図２（ｂ）、図２
（ｃ）に示す。

【００１９】図１に示すように、本発明のアクティブマ
トリックス型液晶表示素子は、そのアクティブ素子基板
１１０上の周辺部、即ち画素領域の外部に、奇数列の信
号線の接続配線１０１とこれに接続する奇数列の接続パ
ッド１０２と、偶数列の信号線の接続配線１０３とこれ
に接続する偶数列の接続パッド１０４と、この偶数列の
信号線の接続配線１０３に画素領域１１１から外に伸び
る偶数列の信号線１０５を接続するスルーホール１０６
と、偶数列の接続パッド１０４を接続するスルーホール
１０７とを有している。

【００２０】そして図２（ｂ）の断面図に示すように、
この偶数列の信号線の接続配線１０３が絶縁基板１００
の表面上に第１の配線層として、また第１の配線層の上
層に絶縁層１０８を介して奇数列の信号線の接続配線１
０１が第２の配線層として配設されている。

【００２１】偶数列の信号線の接続配線１０３は、この
ように絶縁基板１００上に第１の配線層として配設され
ているが、これに接続されるべき画素領域から外に伸び
る偶数列の信号線１０５および偶数列の接続パッド１０
４は第２の配線層に配設されている。そこでこれらを図
２（ａ）に示すようなスルーホール１０６および図２
（ｃ）に示すようなスルーホール１０７を設けることで
絶縁層１０８を貫通して信号線の接続配線１０３に接続
している。

【００２２】一方、走査線の接続配線もこの信号線と同
様に 2層に配線されている。

【００２３】このように、本発明のアクティブマトリッ
クス型液晶表示素子の走査線や信号線の接続配線は 2層
に形成されていることで、各配線層における隣接する配
線の間隔が図１および図２（ｂ）に示すｄ3 のようにな
り、従来技術の配線のような全配線が平面的に列設され
るときの間隔ｄ1 と比べて約 2倍の幅となる。

【００２４】このような構成により、本発明のアクティ
ブマトリックス型液晶表示素子はその接続配線の製造工
程における短絡不良の発生率が 1/2程度に減少し、その
製造歩留まりは大幅に向上する。

【００２５】次に、本発明のアクティブマトリックス型
液晶表示素子の製造方法を、工程を追って説明する。

【００２６】図３は本発明のアクティブマトリックス型
液晶表示素子のアクティブ素子基板の製造工程を示す図
である。

【００２７】まず、図３の（１）に示すように、ガラス
のような絶縁材料からなる絶縁基板１００上に第１の配
線層として偶数列の信号線の接続配線１０３を配設す
る。この偶数列の信号線の接続配線１０３の隣接配線ど
うしの間隔は前述したように従来の配線の間隔の 2倍に
なっているので、製造工程におけるその短絡不良の発生
する確率は 1/2程度となる。またこのとき画素領域内に
おいてはＴＦＴのゲート電極２０１および走査線２０２
が配設される。

【００２８】次に図３の（２）に示すように、前述の偶
数列の信号線の接続配線１０３の上に絶縁層１０８を形
成する。

【００２９】そしてこの絶縁層１０８の上に、画素領域
内においては図３の（３）、（４）に示すようにａ−Ｓ
ｉ（アモルファスシリコン）層などからなるＴＦＴスイ
ッチング素子２０３、画素電極２０４を形成する。そし
て画素領域の外部、即ちアクティブ素子基板１１０の周
辺部においては、図２の（５）に示すように、前述の偶
数列の信号線の接続配線１０３の画素領域からの信号線
１０５との接続部分および偶数列の接続パッド１０４と
の接続部分の上の絶縁層にスルーホール１０６、１０７
を穿設する。このとき走査線側（図示省略）では、走査
線の接続配線に配設された接続パッド上の絶縁層に開口
が穿設され、走査線側の接続パッドがアクティブ素子基
板１１０の絶縁層の表面に露出して、外部の液晶駆動回
路の接続ピンと接続可能の状態になる。このような接続
パッド上の絶縁層に開口を穿設する工程は、既に従来技
術にも存在しているので、この開口の穿設と同じ工程内
でスルーホール１０６、１０７を穿設することができ
る。即ちこのようなスルーホール１０６、１０７を穿設
する工程を別に付加する必要はない。

【００３０】次に、図２の（６）に示すように、絶縁層
１０８の上に第２の配線層として画素領域内では信号線
２０５を、また画素領域外では奇数列の信号線の接続配
線１０１と、画素領域から伸びる偶数列の信号線１０５
と、偶数列の接続パッド１０４とを配設する。そしてこ
の画素領域から外に伸びた偶数列の信号線１０５はスル
ーホール１０６によって、また偶数列の接続パッド１０
４はスルーホール１０７によって、偶数列の信号線の接
続配線１０３に接続するように配設する。

【００３１】この第２の配線層に配設された奇数列の信
号線の接続配線１０１の隣接する接続配線どうしの間隔
は前述したように従来の接続配線の間隔の 2倍なので、
その短絡不良の発生の確率は 1/2程度となる。また断線
不良の発生の確率も大幅に減少する。

【００３２】このように、本発明のアクティブマトリッ
クス型液晶表示素子は、絶縁基板１００上に第１の配線
層として偶数列の信号線の接続配線１０３を配設し、そ
の上に絶縁層１０８を介して第２の配線層として奇数列
の信号線の接続配線１０１を配設し、従来では絶縁基板
上に 1層に配設していた接続配線を上下 2層に分配して
配設することで、各層ごとの隣接する接続配線の間隔を
従来の 2倍にとることができる。

【００３３】一方、走査線側についても同様に、接続配
線を上下 2層に分配して配設して、その各層ごとの隣接
する接続配線の間隔を従来の 2倍にとることができる。

【００３４】これにより、その接続配線の製造工程にお
ける短絡不良や断線不良の発生率を大幅に減少させ製造
歩留まりを飛躍的に向上させることができる。

【００３５】しかも、信号線および走査線の、このよう
な 2層に形成された接続配線は、上述の説明からも判る
ように、画素領域内における信号線と走査線とを絶縁層
を介して上下 2層に配設するような従来技術に係る製造
方法を画素領域外にも応用して、その接続配線やスルー
ホールのパターン形態を変更するだけでよく、従来のフ
ォトファブリケーション技術による成膜やエッチングな
どによる製造工程をそのまま用いることができる。

【００３６】従って信号線および走査線の接続配線をこ
のように 2層に形成するための特別な工程を従来の工程
に付加することなく製造歩留まりが大幅に向上するの
で、製造コストは飛躍的に低廉化される。

【００３７】

【発明の効果】以上詳細に説明したように、本発明のア
クティブマトリックス型液晶表示素子は、信号線および
走査線の接続配線における隣接配線間での短絡不良や断
線不良の問題を解消して、接続パッドの間隔の狭小化を
実現しかつ製造歩留まりの向上を実現することにより、
液晶表示素子の画素の高密度化や高画素数化を実現しな
がら製造コストの飛躍的な低廉化をも実現したアクティ
ブマトリックス型液晶表示素子である。

【図面の簡単な説明】

【図１】本発明のアクティブマトリックス型液晶表示素
子の信号線の接続配線およびこれに接続された接続パッ
ドを示す平面図。

【図２】本発明のアクティブマトリックス型液晶表示素
子のアクティブ素子基板の断面図。

【図３】本発明のアクティブマトリックス型液晶表示素
子のアクティブ素子基板の製造工程を示す図。

【図４】従来のアクティブマトリックス型液晶表示素子
の構造を示す断面図。

【図５】従来のアクティブマトリックス型液晶表示素子
の信号線の接続配線およびこれに接続された接続パッド
を示す平面図。

【図６】本発明のアクティブマトリックス型液晶表示素
子のアクティブ素子基板の断面図。

【符号の説明】

１００……………絶縁基板 １０１……………奇数列の信号線の接続配線 １０２……………奇数列の接続パッド １０３……………偶数列の信号線の接続配線 １０４……………偶数列の接続パッド １０５……………画素領域から外に伸びる偶数列の信号
線 １０６、１０７…スルーホール １０８……………絶縁層 １１０……………アクティブ素子基板

Claims (1)

【特許請求の範囲】
1. 【請求項１】 駆動回路接続用の接続パッドと、マトリ
   ックス状に交差して配置され前記駆動回路接続用の接続
   パッドに接続配線を介して接続する複数本の走査線およ
   び複数本の信号線査線と、前記走査線および前記信号線
   に接続するスイッチング素子と、前記スイッチング素子
   に接続する画素電極とが配置されたアクティブ素子基板
   と、前記画素電極に対向する対向電極が配設された対向
   基板と、前記アクティブ素子基板と前記対向基板との間
   に挟持される液晶組成物とを有するアクティブマトリッ
   クス型液晶表示素子において、 前記走査線に接続される前記接続配線と前記信号線に接
   続される前記接続配線のうち少なくとも一方を、一本ご
   とあるいは複数本ごとに絶縁層を介して異なる層に配置
   してなることを特徴とするアクティブマトリックス型液
   晶表示素子。