JPH0512120A - データキヤツシユ制御方式 - Google Patents
データキヤツシユ制御方式Info
- Publication number
- JPH0512120A JPH0512120A JP3193510A JP19351091A JPH0512120A JP H0512120 A JPH0512120 A JP H0512120A JP 3193510 A JP3193510 A JP 3193510A JP 19351091 A JP19351091 A JP 19351091A JP H0512120 A JPH0512120 A JP H0512120A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- data
- cache
- address
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
- H01B3/00—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties
- H01B3/02—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of inorganic substances
- H01B3/10—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of inorganic substances metallic oxides
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュメモリの更新による、プロセサの
停止時間を短縮する。 【構成】 加算手段24とアドレスレジスタ22の内容
を照合し、プロセサ1の要求データの読み込みが行なわ
れる時点で共通制御手段21に通知するキャッシュ更新
アドレス監視手段23を有しており、データキャッシュ
のアクセスミスによりキャッシュの更新を行なう場合、
プロセサが必要とするデータを読み込んだ時点でプロセ
サの処理継続を許可し、残りの部分をバッファに保持し
て、キャッシュバスの空き時間に更新を行なうことによ
り、プロセサの停止時間を短縮する。
停止時間を短縮する。 【構成】 加算手段24とアドレスレジスタ22の内容
を照合し、プロセサ1の要求データの読み込みが行なわ
れる時点で共通制御手段21に通知するキャッシュ更新
アドレス監視手段23を有しており、データキャッシュ
のアクセスミスによりキャッシュの更新を行なう場合、
プロセサが必要とするデータを読み込んだ時点でプロセ
サの処理継続を許可し、残りの部分をバッファに保持し
て、キャッシュバスの空き時間に更新を行なうことによ
り、プロセサの停止時間を短縮する。
Description
【0001】
【産業上の利用分野】本発明は、情報処理装置、特にデ
ータキャッシュメモリ制御方式に関する。
ータキャッシュメモリ制御方式に関する。
【0002】
【従来の技術】従来のデータキャッシュを用いた装置の
一例を図2に、また、図2による動作例のタイムチャー
トを図4に示す。
一例を図2に、また、図2による動作例のタイムチャー
トを図4に示す。
【0003】図2に示す従来のキャッシュシステムで
は、プロセサ1よりの要求データが、キャッシュメモリ
4上にない場合、共通制御手段21により記憶装置3よ
りキャッシュの更新単位分のデータを、読み込みデータ
緩衝手段28に読み込み、同時にアドレス加算手段24
の内容により、キャッシュメモリ4のデータメモリ41
及びタグメモリ42の内容を更新し、キャッシュ更新後
に、プロセサの処理実行を許可していた。
は、プロセサ1よりの要求データが、キャッシュメモリ
4上にない場合、共通制御手段21により記憶装置3よ
りキャッシュの更新単位分のデータを、読み込みデータ
緩衝手段28に読み込み、同時にアドレス加算手段24
の内容により、キャッシュメモリ4のデータメモリ41
及びタグメモリ42の内容を更新し、キャッシュ更新後
に、プロセサの処理実行を許可していた。
【0004】また、図中2はデータキャッシュ制御手
段、22はアドレスレジスタ、25はアドレス選択手
段、251はキャッシュアドレスバス、26はキャッシ
ュタグ照合手段、27はキャッシュデータドライバ、2
9は書き込みデータ緩衝手段である。
段、22はアドレスレジスタ、25はアドレス選択手
段、251はキャッシュアドレスバス、26はキャッシ
ュタグ照合手段、27はキャッシュデータドライバ、2
9は書き込みデータ緩衝手段である。
【0005】また、411はキャッシュデータバス、4
21はタグバス、51,52はアドレスバス、61,6
2はデータバス、7はプロセサ制御信号である。
21はタグバス、51,52はアドレスバス、61,6
2はデータバス、7はプロセサ制御信号である。
【0006】
【発明が解決しようとする課題】上述した従来の技術で
は、記憶装置3から要求データを読み込んだ後も、更新
単位すべてがキャッシュメモリ4内に書き込まれるまで
プロセサ1の処理実行が停止させられるという問題があ
る。特にデータが分散して存在するような装置において
は、影響が大きい。
は、記憶装置3から要求データを読み込んだ後も、更新
単位すべてがキャッシュメモリ4内に書き込まれるまで
プロセサ1の処理実行が停止させられるという問題があ
る。特にデータが分散して存在するような装置において
は、影響が大きい。
【0007】本発明の目的は前記課題を解決したデータ
キャッシュ制御方式を提供することにある。
キャッシュ制御方式を提供することにある。
【0008】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るデータキャッシュ制御方式において
は、記憶装置から供給される命令及びデータによって処
理を行なうプロセサと、複数の記憶単位を一つの更新単
位とし、このプロセサにデータを高速に供給するための
通常のキャッシュメモリと、上記プロセサ及びキャッシ
ュメモリに対して供給するデータを格納する記憶装置
と、上記プロセサ及びキャッシュメモリ並びに記憶装置
に接続され、プロセサからのデータ要求のアドレスを保
持するアドレスレジスタと、キャッシュメモリの内容更
新のために、記憶装置に対してアドレスを出力する手段
と、記憶装置から読み込んだデータをキャッシュメモリ
の該当番地に書き込むためにアドレスを加算する手段
と、このアドレス加算手段に接続され、加算されたアド
レスと、アドレスレジスタ内のアドレスを比較監視する
手段と、上記のアドレス加算手段及び上述したアドレス
レジスタに接続され、両手段から出力されるアドレスの
一方を選択する手段と、記憶装置から読みだされたデー
タを一時保持する読み込みデータの緩衝手段と、プロセ
サから書き出されたデータを一時保持し、記憶装置とプ
ロセサの速度差を吸収するための書き込みデータの緩衝
手段と、上記各手段に対して、必要となるタイミング信
号を供給し、プロセサに対して、キャッシュの更新のた
めの停止要求信号を出力し、また、プロセサからのデー
タ要求信号を受けることにより、キャッシュの更新動作
を中断させる機能を有する共通制御手段とを有し、キャ
ッシュ更新時に、プロセサが要求したデータを読み込ん
だ時点から、プロセサの処理続行を許可し、プロセサの
データ要求のない時間を利用し、残りのキャッシュを更
新するものである。
め、本発明に係るデータキャッシュ制御方式において
は、記憶装置から供給される命令及びデータによって処
理を行なうプロセサと、複数の記憶単位を一つの更新単
位とし、このプロセサにデータを高速に供給するための
通常のキャッシュメモリと、上記プロセサ及びキャッシ
ュメモリに対して供給するデータを格納する記憶装置
と、上記プロセサ及びキャッシュメモリ並びに記憶装置
に接続され、プロセサからのデータ要求のアドレスを保
持するアドレスレジスタと、キャッシュメモリの内容更
新のために、記憶装置に対してアドレスを出力する手段
と、記憶装置から読み込んだデータをキャッシュメモリ
の該当番地に書き込むためにアドレスを加算する手段
と、このアドレス加算手段に接続され、加算されたアド
レスと、アドレスレジスタ内のアドレスを比較監視する
手段と、上記のアドレス加算手段及び上述したアドレス
レジスタに接続され、両手段から出力されるアドレスの
一方を選択する手段と、記憶装置から読みだされたデー
タを一時保持する読み込みデータの緩衝手段と、プロセ
サから書き出されたデータを一時保持し、記憶装置とプ
ロセサの速度差を吸収するための書き込みデータの緩衝
手段と、上記各手段に対して、必要となるタイミング信
号を供給し、プロセサに対して、キャッシュの更新のた
めの停止要求信号を出力し、また、プロセサからのデー
タ要求信号を受けることにより、キャッシュの更新動作
を中断させる機能を有する共通制御手段とを有し、キャ
ッシュ更新時に、プロセサが要求したデータを読み込ん
だ時点から、プロセサの処理続行を許可し、プロセサの
データ要求のない時間を利用し、残りのキャッシュを更
新するものである。
【0009】
【作用】本発明では、データキャッシュのアクセスミス
によりキャッシュの更新を行なう場合、プロセサが必要
とするデータを読み込んだ時点でプロセサの処理継続を
許可し、残りの部分をバッファに保持して、キャッシュ
バスの空き時間に更新を行なうことにより、プロセサの
停止時間を短縮するものである。
によりキャッシュの更新を行なう場合、プロセサが必要
とするデータを読み込んだ時点でプロセサの処理継続を
許可し、残りの部分をバッファに保持して、キャッシュ
バスの空き時間に更新を行なうことにより、プロセサの
停止時間を短縮するものである。
【0010】
【実施例】以下、本発明の実施例を図を用いて説明す
る。
る。
【0011】図1は、本発明の一実施例を示すブロック
図である。本実施例では簡単のためにダイレクトマップ
方式のキャッシュ構造を示すが、他の方式でも同様の効
果が得られるのは自明である。
図である。本実施例では簡単のためにダイレクトマップ
方式のキャッシュ構造を示すが、他の方式でも同様の効
果が得られるのは自明である。
【0012】図1において、本実施例では、記憶装置3
から供給される命令及びデータによって処理を行なうプ
ロセサ1と、複数の記憶単位を一つの更新単位とし、こ
のプロセサにデータを高速に供給するための通常のキャ
ッシュメモリ4と、プロセサ1及びキャッシュメモリ4
に対して供給するデータを格納する記憶装置3と、プロ
セサ1及びキャッシュメモリ4並びに記憶装置3に接続
され、プロセサ1からのデータ要求のアドレスを保持す
るアドレスレジスタ22と、キャッシュメモリ4の内容
更新のために、記憶装置3に対してアドレスを出力する
手段と、記憶装置3から読み込んだデータをキャッシュ
メモリ4の該当番地に書き込むためにアドレスを加算す
る手段24と、アドレス加算手段24に接続され、加算
されたアドレスと、アドレスレジスタ22内のアドレス
を比較監視する更新アドレス監視手段23と、アドレス
加算手段24及びアドレスレジスタ22に接続され、両
手段から出力されるアドレスの一方を選択するアドレス
選択手段25と、記憶装置3から読みだされたデータを
一時保持する読み込みデータ緩衝手段28と、プロセサ
1から書き出されたデータを一時保持し、記憶装置3と
プロセサ1の速度差を吸収するための書き込みデータ緩
衝手段29と、上記各手段に対して、必要となるタイミ
ング信号を供給し、プロセサ1に対して、キャッシュの
更新のための停止要求信号を出力し、また、プロセサ1
からのデータ要求信号を受けることにより、キャッシュ
の更新動作を中断させる機能を有する共通制御手段21
とを有する。
から供給される命令及びデータによって処理を行なうプ
ロセサ1と、複数の記憶単位を一つの更新単位とし、こ
のプロセサにデータを高速に供給するための通常のキャ
ッシュメモリ4と、プロセサ1及びキャッシュメモリ4
に対して供給するデータを格納する記憶装置3と、プロ
セサ1及びキャッシュメモリ4並びに記憶装置3に接続
され、プロセサ1からのデータ要求のアドレスを保持す
るアドレスレジスタ22と、キャッシュメモリ4の内容
更新のために、記憶装置3に対してアドレスを出力する
手段と、記憶装置3から読み込んだデータをキャッシュ
メモリ4の該当番地に書き込むためにアドレスを加算す
る手段24と、アドレス加算手段24に接続され、加算
されたアドレスと、アドレスレジスタ22内のアドレス
を比較監視する更新アドレス監視手段23と、アドレス
加算手段24及びアドレスレジスタ22に接続され、両
手段から出力されるアドレスの一方を選択するアドレス
選択手段25と、記憶装置3から読みだされたデータを
一時保持する読み込みデータ緩衝手段28と、プロセサ
1から書き出されたデータを一時保持し、記憶装置3と
プロセサ1の速度差を吸収するための書き込みデータ緩
衝手段29と、上記各手段に対して、必要となるタイミ
ング信号を供給し、プロセサ1に対して、キャッシュの
更新のための停止要求信号を出力し、また、プロセサ1
からのデータ要求信号を受けることにより、キャッシュ
の更新動作を中断させる機能を有する共通制御手段21
とを有する。
【0013】キャッシュ更新時に、プロセサ1が要求し
たデータを読み込んだ時点から、プロセサ1の処理続行
を許可し、プロセサ1のデータ要求のない時間を利用し
て残りのキャッシュを更新するものである。
たデータを読み込んだ時点から、プロセサ1の処理続行
を許可し、プロセサ1のデータ要求のない時間を利用し
て残りのキャッシュを更新するものである。
【0014】また、2はデータキャッシュ制御手段、4
1はデータメモリ、42はタグメモリである。
1はデータメモリ、42はタグメモリである。
【0015】プロセサ1は、他の手段により命令を供給
されるものとする。プロセサ1がデータを要求する場
合、アドレスバス51に要求データのアドレスを出力す
る。データキャッシュ制御手段2のアドレスレジスタ2
2にそのアドレスが保持され、キャッシュメモリ4上の
タグメモリ42の内容とアドレスレジスタ22の内容が
キャッシュタグ照合手段26により照合され、有効デー
タがキャッシュメモリ4内に存在すればデータメモリ4
1よりキャッシュデータバス411により読みだされた
データをデータバス61を経由してプロセサ1に返送す
る。
されるものとする。プロセサ1がデータを要求する場
合、アドレスバス51に要求データのアドレスを出力す
る。データキャッシュ制御手段2のアドレスレジスタ2
2にそのアドレスが保持され、キャッシュメモリ4上の
タグメモリ42の内容とアドレスレジスタ22の内容が
キャッシュタグ照合手段26により照合され、有効デー
タがキャッシュメモリ4内に存在すればデータメモリ4
1よりキャッシュデータバス411により読みだされた
データをデータバス61を経由してプロセサ1に返送す
る。
【0016】キャッシュタグ照合手段26の照合の結
果、有効データがキャッシュメモリ4内に存在しない場
合、共通制御手段21は、プロセサ制御信号7により、
プロセサ1に対して、データ読み込みのため処理の停止
を指示し、アドレスバス52,データバス62,制御バ
ス211により記憶装置3より更新単位のデータを読み
込み緩衝手段28に読み込む。同時にアドレス加算手段
24によりキャッシュメモリ4の該当番地に緩衝手段2
8の内容を順次書き込む。
果、有効データがキャッシュメモリ4内に存在しない場
合、共通制御手段21は、プロセサ制御信号7により、
プロセサ1に対して、データ読み込みのため処理の停止
を指示し、アドレスバス52,データバス62,制御バ
ス211により記憶装置3より更新単位のデータを読み
込み緩衝手段28に読み込む。同時にアドレス加算手段
24によりキャッシュメモリ4の該当番地に緩衝手段2
8の内容を順次書き込む。
【0017】この時、キャッシュ更新アドレス監視手段
23は、加算手段24とアドレスレジスタ22の内容を
照合し、プロセサの要求データの読み込みが行なわれる
時点で共通制御手段21に通知する。
23は、加算手段24とアドレスレジスタ22の内容を
照合し、プロセサの要求データの読み込みが行なわれる
時点で共通制御手段21に通知する。
【0018】共通制御手段21は、この通知により、緩
衝手段28よりプロセサ1に対してデータバス61経由
で要求データを出力する。同時に、プロセサ制御信号7
によって、プロセサ1の処理実行を許可し、プロセサ1
は処理を再開する。
衝手段28よりプロセサ1に対してデータバス61経由
で要求データを出力する。同時に、プロセサ制御信号7
によって、プロセサ1の処理実行を許可し、プロセサ1
は処理を再開する。
【0019】この後も、共通制御手段21は、アドレス
加算手段24の内容を更新しながらキャッシュメモリ4
の更新を更新単位すべてについて行なう。キャッシュメ
モリ4の更新を行なっている最中に、プロセサ1からデ
ータ要求が発生すると、データ要求指示信号8により共
通制御手段21に通知され、共通制御手段21は、プロ
セサ1のデータ要求の間、キャッシュメモリの更新動作
を中断し、キャッシュ制御手段2は通常のデータ供給の
動作を行なう。
加算手段24の内容を更新しながらキャッシュメモリ4
の更新を更新単位すべてについて行なう。キャッシュメ
モリ4の更新を行なっている最中に、プロセサ1からデ
ータ要求が発生すると、データ要求指示信号8により共
通制御手段21に通知され、共通制御手段21は、プロ
セサ1のデータ要求の間、キャッシュメモリの更新動作
を中断し、キャッシュ制御手段2は通常のデータ供給の
動作を行なう。
【0020】
【発明の効果】上述したように、本発明のデータキャッ
シュ制御手段では、更新の途中でもプロセサの処理が再
開できる。
シュ制御手段では、更新の途中でもプロセサの処理が再
開できる。
【0021】本発明の効果を図3及び図4のタイムチャ
ートを用いて説明する。図3は本発明のデータキャッシ
ュを用いた例、図4は、従来のデータキャッシュによる
ものである。
ートを用いて説明する。図3は本発明のデータキャッシ
ュを用いた例、図4は、従来のデータキャッシュによる
ものである。
【0022】この例においては、キャッシュの更新単位
を4アドレス,記憶装置の呼び出し時間を2クロックと
する。
を4アドレス,記憶装置の呼び出し時間を2クロックと
する。
【0023】♯1の処理において、データを要求し、キ
ャッシュになかった場合の例である。要求データは、更
新単位4アドレスのうち、3番目に位置するものとす
る。本発明の図3においては、プロセサが停止状態にな
ってから5クロック目に要求データを受け取ることがで
き、以後♯2,♯3を連続実行することができる。従来
技術による図4では、プロセサの停止状態が、更新終了
までの6クロックかかり、その後処理の再開がなされて
いる。
ャッシュになかった場合の例である。要求データは、更
新単位4アドレスのうち、3番目に位置するものとす
る。本発明の図3においては、プロセサが停止状態にな
ってから5クロック目に要求データを受け取ることがで
き、以後♯2,♯3を連続実行することができる。従来
技術による図4では、プロセサの停止状態が、更新終了
までの6クロックかかり、その後処理の再開がなされて
いる。
【0024】このように、データキャッシュ内に要求デ
ータがない場合のプロセサの停止時間を短縮することが
できる。
ータがない場合のプロセサの停止時間を短縮することが
できる。
【図1】本発明の一実施例を示すブロック図である。
【図2】従来例を示すブロック図である。
【図3】図1の実施例によるタイミングチャートであ
る。
る。
【図4】図2の従来例によるタイミングチャートであ
る。
る。
1 プロセサ 2 データキャッシュ制御手段 3 記憶装置 4 キャッシュメモリ 7 プロセサ制御信号 8 データ要求指示信号 21 共通制御手段 22 アドレスレジスタ 23 更新アドレス監視手段 24 アドレス加算手段 25 アドレス選択手段 26 キャッシュタグ照合手段 27 キャッシュデータドライバ 28 読み込みデータ緩衝手段 29 書き込みデータ緩衝手段 41 データメモリ 42 タグメモリ 51,52 アドレスバス 61,62 データバス 251 キャッシュアドレスバス 411 キャッシュデータバス 421 タグバス
Claims (1)
- 【特許請求の範囲】 【請求項1】 記憶装置から供給される命令及びデータ
によって処理を行なうプロセサと、 複数の記憶単位を一つの更新単位とし、このプロセサに
データを高速に供給するための通常のキャッシュメモリ
と、 上記プロセサ及びキャッシュメモリに対して供給するデ
ータを格納する記憶装置と、 上記プロセサ及びキャッシュメモリ並びに記憶装置に接
続され、プロセサからのデータ要求のアドレスを保持す
るアドレスレジスタと、 キャッシュメモリの内容更新のために、記憶装置に対し
てアドレスを出力する手段と、 記憶装置から読み込んだデータをキャッシュメモリの該
当番地に書き込むためにアドレスを加算する手段と、 このアドレス加算手段に接続され、加算されたアドレス
と、アドレスレジスタ内のアドレスを比較監視する手段
と、 上記のアドレス加算手段及び上述したアドレスレジスタ
に接続され、両手段から出力されるアドレスの一方を選
択する手段と、 記憶装置から読みだされたデータを一時保持する読み込
みデータの緩衝手段と、プロセサから書き出されたデー
タを一時保持し、記憶装置とプロセサの速度差を吸収す
るための書き込みデータの緩衝手段と、 上記各手段に対して、必要となるタイミング信号を供給
し、プロセサに対して、キャッシュの更新のための停止
要求信号を出力し、また、プロセサからのデータ要求信
号を受けることにより、キャッシュの更新動作を中断さ
せる機能を有する共通制御手段とを有し、 キャッシュ更新時に、プロセサが要求したデータを読み
込んだ時点から、プロ セサの処理続行を許可し、プロセサのデータ要求のない
時間を利用し、残りのキャッシュを更新することを特徴
とするデータキャッシュ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3193510A JPH0512120A (ja) | 1991-07-08 | 1991-07-08 | データキヤツシユ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3193510A JPH0512120A (ja) | 1991-07-08 | 1991-07-08 | データキヤツシユ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0512120A true JPH0512120A (ja) | 1993-01-22 |
Family
ID=16309262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3193510A Pending JPH0512120A (ja) | 1991-07-08 | 1991-07-08 | データキヤツシユ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0512120A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9145940B2 (en) | 2010-05-14 | 2015-09-29 | Ntn Corporation | Electric linear motion actuator and electric brake system |
-
1991
- 1991-07-08 JP JP3193510A patent/JPH0512120A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9145940B2 (en) | 2010-05-14 | 2015-09-29 | Ntn Corporation | Electric linear motion actuator and electric brake system |
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