JPH05109977A - Semiconductor device - Google Patents
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- JPH05109977A JPH05109977A JP3270864A JP27086491A JPH05109977A JP H05109977 A JPH05109977 A JP H05109977A JP 3270864 A JP3270864 A JP 3270864A JP 27086491 A JP27086491 A JP 27086491A JP H05109977 A JPH05109977 A JP H05109977A
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多数の入出力ピンを有
するＩＣチップと、回路部分が小さく、空きスペースが
ないパッドサイズを有するＩＣチップとを接続して構成
された半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device formed by connecting an IC chip having a large number of input / output pins and an IC chip having a small circuit portion and a pad size with no empty space. is there.
【０００２】[0002]
【従来の技術】以下では、ＩＣチップとしてグルーロジ
ック（アンド，オア等の基本ロジック）のように、極め
てＩ／Ｏ数の多いゲートアレイ（以下、Ｇ／Ａと記す）
を例にとり、図９（ａ），（ｂ）を参照して説明する。
ゲート数が２〜３Ｋゲートで、Ｉ／Ｏ数が１２０〜１６
０ピンも必要な場合、あるいは将来、設計ルールが０．
６μｍ，０．４μｍとファイン化し、図９（ａ），
（ｂ）に示すように、ロジック部１２が小さくなるとワ
イヤボンディングパッド１１がチップサイズを決定して
しまうため、ＩＣチップＣに空きスペース１３が生じて
しまう。ワイヤボンディングパッド１１は、現状のワイ
ヤボンディング装置のキャピラリの大きさ，位置精度，
チップテストピンの機械的制限等から１００μｍピッチ
程度が限界である。このため、必要な入出力端子数、す
なわち、ワイヤボンディングパッド数が決まると、図９
（ａ）あるいは千鳥状にワイヤボンディングパッド１１
を並べた図９（ｂ）のように、最小のチップサイズが決
定してしまう。図９（ｂ）の千鳥状にワイヤボンディン
グパッド１１を作れば空きスペース１３は大幅に改善で
きるが、フレームへのワイヤボンディングに工夫が必要
となる。いずれにせよ、ワイヤボンディングパッド１１
の１個の大きさが１００μｍの幅程度と、絶対値の制限
をもっているため、図９（ａ），（ｂ）の従来技術で
は、入出力端子数と内部ロジックのサイズの関係でＩＣ
チップＣ内に空きスペース１３ができてしまう場合があ
る。2. Description of the Related Art In the following, a gate array having an extremely large number of I / O (hereinafter referred to as G / A) such as glue logic (basic logic such as AND and OR) as an IC chip.
Will be described with reference to FIGS. 9A and 9B.
The number of gates is 2 to 3K, and the number of I / O is 120 to 16
If 0 pins are also required, or in the future, the design rule will be 0.
Finer to 6 μm and 0.4 μm, as shown in FIG.
As shown in (b), when the logic portion 12 becomes smaller, the wire bonding pad 11 determines the chip size, so that the IC chip C has an empty space 13. The wire bonding pad 11 has a size, a position accuracy, and a capillary of a current wire bonding apparatus.
The limit is about 100 μm pitch due to mechanical limitations of the chip test pin. Therefore, once the required number of input / output terminals, that is, the number of wire bonding pads is determined,
(A) Or wire bonding pad 11 in a staggered pattern
As shown in FIG. 9 (b) in which the lines are arranged, the minimum chip size is determined. If the wire bonding pads 11 are formed in a zigzag pattern in FIG. 9B, the vacant space 13 can be greatly improved, but some ingenuity is required for wire bonding to the frame. In any case, the wire bonding pad 11
Since the size of one of the ICs has a limit of an absolute value of about 100 μm, in the prior art of FIGS. 9A and 9B, the IC has a relationship between the number of input / output terminals and the size of the internal logic.
In some cases, an empty space 13 may be created in the chip C.
【０００３】[0003]
【発明が解決しようとする課題】上記従来構造の欠点、
すなわち入出力端子数がＩＣチップＣのロジック回路
（Ｇ／Ａの場合）のサイズに比べて多い場合、あるいは
将来、デザインルールがファイン化してロジック部分が
現在のサイズよりはるかに小さくなった場合、図９
（ａ），（ｂ）に示すようなＩＣチップＣ内に空きスペ
ース１３が生じ、チップコストが低減できなくなる。DISCLOSURE OF INVENTION Problems to be Solved by the Invention
That is, when the number of input / output terminals is larger than the size of the logic circuit (in the case of G / A) of the IC chip C, or in the future when the design rule becomes finer and the logic portion becomes much smaller than the current size, Figure 9
An empty space 13 is generated in the IC chip C as shown in (a) and (b), and the chip cost cannot be reduced.
【０００４】本発明は、上記のような従来の欠点を解決
するためになされたもので、新しいチップ構造と、異種
プロセスのチップの複合化，異種材料のチップの複合化
をはかった半導体装置を得ることを目的とするものであ
る。The present invention has been made to solve the above-mentioned conventional drawbacks, and provides a semiconductor device having a new chip structure, a composite of chips of different processes, and a composite of chips of different materials. The purpose is to obtain.
【０００５】[0005]
【課題を解決するための手段】本発明に係る半導体装置
は、１つのＩＣチップＡと他のＩＣチップＢの少なくと
も２つのＩＣチップより構成し、ＩＣチップＡはワイヤ
ボンディングパッドよりはるかに小さなパッドをもち、
このパッドとＩＣチップＢの対応するパッドとを、前記
両パッドの一方または双方に形成した貴金属からなるバ
ンプにより熱圧着したものである。A semiconductor device according to the present invention comprises at least two IC chips, one IC chip A and another IC chip B, and the IC chip A is a pad much smaller than a wire bonding pad. Has,
This pad and the corresponding pad of the IC chip B are thermocompression bonded by bumps made of a noble metal formed on one or both of the pads.
【０００６】また、バンプは厚みを１０μｍ以下とした
ものである。さらに、ＩＣチップＡのパッドがＩＣチッ
プＡの平面内の任意の位置に配置されたものである。ま
た、ＩＣチップＢのパッドと対応するワイヤボンディン
グパッドとは配線により接続されている。さらに、ＩＣ
チップＡとＩＣチップＢとの間にバンプにより形成され
る隙間には樹脂が充填されている。また、ＩＣチップＡ
およびＩＣチップＢにはいずれも集積回路または能動素
子が搭載され、ＩＣチップＡに複数個が設けられ、その
うちの少なくとも１つは他と異なる動作原理の能動素子
となっており、さらに複数のＩＣチップＡのうち少なく
とも１つは他のものと基板材料を異にしたものである。The bumps have a thickness of 10 μm or less. Further, the pads of the IC chip A are arranged at arbitrary positions in the plane of the IC chip A. Further, the pads of the IC chip B and the corresponding wire bonding pads are connected by wiring. Furthermore, IC
A resin is filled in a gap formed by the bump between the chip A and the IC chip B. In addition, IC chip A
Also, an integrated circuit or an active element is mounted on each of the IC chip B and the IC chip B, and a plurality of IC chips are provided on the IC chip A. At least one of them is an active element having an operation principle different from that of the other IC chips. At least one of the chips A has a different substrate material from the others.
【０００７】[0007]
【作用】本発明においては、ＩＣチップＡのパッドは、
貴金属による熱圧着が可能であればよいため、原理的に
ＩＣチップＡに空きスペースができないようなパッドサ
イズを選べる。一方、ＩＣチップＢは単に配線のみの時
は低コスト化が可能で、高価なプロセスを用いるＩＣチ
ップＡに空きスペースを作るより低コスト化が期待でき
る。In the present invention, the pad of the IC chip A is
Since it suffices that thermocompression bonding with a noble metal is possible, in principle, a pad size that does not leave an empty space in the IC chip A can be selected. On the other hand, the cost of the IC chip B can be reduced when only the wiring is used, and the cost can be expected to be lower than that of the IC chip A which uses an expensive process and has an empty space.
【０００８】また、ＩＣチップＡとＩＣチップＢとの接
続はＩＣチップＡの平面内の任意の位置で行える。ま
た、ＩＣチップＢは配線でバンプとワイヤボンディング
パッドとを接続しているので、低抵抗化が容易となる。
また、隙間に充填された樹脂により樹脂モールド時の加
圧力による両ＩＣチップＡ，Ｂの接触が防止される。ま
た、両ＩＣチップＡ，Ｂに種々の集積回路や能動素子を
搭載することにより大規模，複雑なマルチチップＬＳＩ
が得られる。Further, the connection between the IC chip A and the IC chip B can be made at any position within the plane of the IC chip A. Further, in the IC chip B, since the bumps and the wire bonding pads are connected by wiring, the resistance can be easily reduced.
Further, the resin filled in the gap prevents contact between the IC chips A and B due to the pressure applied during resin molding. Also, by mounting various integrated circuits and active elements on both IC chips A and B, a large-scale and complicated multi-chip LSI
Is obtained.
【０００９】[0009]
【実施例】以下、本発明の一実施例を図について説明す
る。図１（ａ）〜（ｃ）は本発明の一実施例を示す図
で、図１（ａ），（ｂ）はＩＣチップＢの平面図と側面
図であり、図１（ｃ）はＩＣチップＡの平面図である。
この実施例は、ＩＣチップＢに、ＩＣチップＡのパッド
５と対応するパッド２を設け、このパッド２にＩＣチッ
プＡのパッド５を熱圧着するためのバンプ３が形成さ
れ、さらにワイヤボンディングパッド１と、このワイヤ
ボンディングパッド１をパッド２に電気的に接続する配
線（多層配線でもよい）４を備えた最も単純な一例を示
す。なお、配線４は図１（ａ）の平面図では省略されて
いる。図２はＩＣチップＡとＩＣチップＢが熱圧着され
た状態を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 1 (a) to 1 (c) are views showing an embodiment of the present invention, FIGS. 1 (a) and 1 (b) are a plan view and a side view of an IC chip B, and FIG. 1 (c) is an IC. 3 is a plan view of a chip A. FIG.
In this embodiment, the pad 2 corresponding to the pad 5 of the IC chip A is provided on the IC chip B, the bump 3 for thermocompression bonding the pad 5 of the IC chip A is formed on the pad 2, and the wire bonding pad is further provided. 1 and a wiring (which may be a multilayer wiring) 4 for electrically connecting the wire bonding pad 1 to the pad 2 will be described as a simplest example. The wiring 4 is omitted in the plan view of FIG. FIG. 2 shows a state in which the IC chip A and the IC chip B are thermocompression bonded.
【００１０】図１において、ＩＣチップＢは通常のＩＣ
製造に用いられる少なくとも１つの主面を、鏡面研磨し
たシリコンウエハを通常の酸化工程を通して表面を酸化
したのち、Ａｌの蒸着と、その後の写真製版工程により
パッド２，ワイヤボンディングパッド１および前記パッ
ド２とワイヤボンディングパッド１を接続する配線４を
形成する。次に、パッド２の部分に写真製版と化学的メ
ッキにより、パッド２の上に金のバンプ３を約７μｍの
厚さに形成する。この厚さ（１０μｍ以下）は、通常の
写真製版で形成可能な写真製版の感光性レジスト膜の限
界で、これ以上厚い膜厚を得るには特別な技術，装置を
必要とする。また、本例ではバンプ３の厚さを７μｍと
したが、これはＩＣチップＡ，Ｂの表面構造，ＩＣチッ
プＡの厚さおよびＩＣチップＡの大きさにより、１０μ
ｍ以下の厚さで任意に選べる。ＩＣチップＢのバンプ３
で接合されるべきＩＣチップＡのパッド５はＡｌ−Ｔｉ
−Ａｕ等の構造を用い、金でメタライズする。次に、Ｉ
ＣチップＡとＩＣチップＢを重ね赤外線顕微鏡による位
置合わせをしたのち、１００〜１５０℃のＮ2 ガス中で
バンプ３の接触面積に対して５０〜５００Ｋｇ重／ｃｍ
2 （望ましくは１００〜２００Ｋｇ重／ｃｍ2 ）の加圧
をし、約１０分間で強固な接続を得る。この状態を図２
（ａ），（ｂ）に示す。In FIG. 1, the IC chip B is a normal IC.
The surface of at least one main surface used for manufacturing is mirror-polished to oxidize the surface of the silicon wafer through a normal oxidation process, and then Al is deposited and then the photolithography process is performed to form the pad 2, the wire bonding pad 1 and the pad 2. A wiring 4 is formed to connect the wire bonding pad 1 with the wire bonding pad 1. Next, a gold bump 3 having a thickness of about 7 μm is formed on the pad 2 by photolithography and chemical plating on the pad 2. This thickness (10 μm or less) is the limit of the photosensitive resist film of photolithography that can be formed by ordinary photolithography, and special technology and equipment are required to obtain a thicker film. Further, in the present example, the thickness of the bump 3 is set to 7 μm, but it is 10 μm depending on the surface structure of the IC chips A and B, the thickness of the IC chip A and the size of the IC chip A.
It can be arbitrarily selected with a thickness of m or less. Bump 3 of IC chip B
The pad 5 of the IC chip A to be joined by Al--Ti
-Metalize with gold using a structure such as Au. Then I
After overlaying the C chip A and the IC chip B and aligning them with an infrared microscope, 50 to 500 kgf / cm of the contact area of the bump 3 in N 2 gas at 100 to 150 ° C.
A pressure of 2 (preferably 100 to 200 kgf / cm 2 ) is applied to obtain a strong connection in about 10 minutes. This state is shown in Figure 2.
Shown in (a) and (b).
【００１１】本実施例により、例えば多数のＩ／Ｏを有
する比較的小ゲート数のゲートアレイや、多端子で、か
つデザインルールがファインになり、ワイヤボンディン
グパッドによりチップサイズが決定され、チップ内に空
きスペースができる従来例の場合に対し、低コストの有
効な解決策となる。According to the present embodiment, for example, a gate array having a relatively small number of gates having a large number of I / Os, a multi-terminal and a fine design rule, a chip size is determined by a wire bonding pad, and This is an effective solution at a low cost as compared with the case of the conventional example in which a free space is available.
【００１２】図３（ａ）〜（ｃ）は本発明の他の実施例
を示すもので、図３（ａ），（ｂ）はＩＣチップＢの平
面図と側面図、図３（ｃ）はＩＣチップＡの平面図であ
る。この実施例はＩＣチップＡのパッド５をＩＣチップ
Ａの任意の場所に設けた例を示す。また、図４（ａ），
（ｂ）にＩＣチップＡとＩＣチップＢに接続した状態を
示す。なお、図３，図４におけるその他の符号は図１，
図２と同じものを示す。バンプ３によるＩＣチップＡと
ＩＣチップＢの接続を任意の場所に設けることにより、
以下のような作用効果が得られる。(1) ＩＣチップＢ
の配線４は、ＩＣチップＡより当然低抵抗（配線を厚
く，幅を広く）に形成できる。したがって、電源供給，
接地をＩＣチップＡの任意の場所にとれることにより、
ＩＣチップＡの設計の自由度が大幅に改善されるととも
に、全体として耐ノイズ性に優れた構成が可能となる。
(2) バンプ３間の距離が、例えば１ｍｍ以下になるよ
うにして、ＩＣチップＡの全体にパッド５およびバンプ
３を分布させれば、バンプ３の厚さを５μｍ程度まで薄
くできる。これは樹脂モールド時の樹脂への加圧力によ
り、バンプ３間でシリコン基板が変形し、ＩＣチップＡ
とＩＣチップＢとが接触することがなくなるためであ
る。このように、ＩＣチップＡの任意の部分に、バンプ
３により接触を行うことにより、バンプ３の厚さを限度
一杯まで薄くでき、バンプ形成が一層容易となる。3A to 3C show another embodiment of the present invention. FIGS. 3A and 3B are a plan view and a side view of the IC chip B, and FIG. FIG. 3 is a plan view of IC chip A. In this embodiment, the pad 5 of the IC chip A is provided at an arbitrary position on the IC chip A. In addition, FIG.
(B) shows a state in which the IC chip A and the IC chip B are connected. The other reference numerals in FIGS.
The same thing as FIG. 2 is shown. By providing the connection between the IC chip A and the IC chip B by the bump 3 at an arbitrary place,
The following operational effects are obtained. (1) IC chip B
The wiring 4 can be formed to have a lower resistance (the wiring is thicker and the width is wider) than the IC chip A. Therefore, the power supply,
By grounding at any place on the IC chip A,
The degree of freedom in designing the IC chip A is significantly improved, and a configuration having excellent noise resistance as a whole is possible.
(2) If the distance between the bumps 3 is, for example, 1 mm or less and the pads 5 and the bumps 3 are distributed over the entire IC chip A, the thickness of the bumps 3 can be reduced to about 5 μm. This is because the silicon substrate is deformed between the bumps 3 by the pressure applied to the resin during resin molding, and the IC chip A
This is because the IC chip B and the IC chip B do not come into contact with each other. In this way, by contacting any part of the IC chip A with the bumps 3, the thickness of the bumps 3 can be made as thin as possible, and bump formation becomes easier.
【００１３】図５（ａ），（ｂ）は本発明の他の実施例
を示す図で、ＩＣチップＡとＩＣチップＢとがモールド
プレスの圧力による機械的変形で、その対向する面が接
触するのを防ぐ方法を示すものである。すなわち、ＩＣ
チップＡとＩＣチップＢとを熱圧着後、室温付近では粘
度が低い熱重合タイプの充填樹脂６をＩＣチップＡ，Ｉ
ＣチップＢの間の隙間に毛細管現象を利用して注入す
る。しかる後、熱硬化し、またはそのままで樹脂モール
ドをする。この構造とすれば、樹脂モールド時の圧力で
ＩＣチップＡとＩＣチップＢの対向する面が接触するこ
とが避けられる。FIGS. 5 (a) and 5 (b) are views showing another embodiment of the present invention, in which the IC chip A and the IC chip B are mechanically deformed by the pressure of the mold press, and their opposite surfaces are in contact with each other. It shows how to prevent this. That is, IC
After thermocompression bonding of the chip A and the IC chip B, the thermopolymerization type filling resin 6 having a low viscosity near room temperature is applied to the IC chips A and I.
It is injected into the gap between the C chips B by utilizing the capillary phenomenon. After that, the resin is heat-cured or is molded as it is. With this structure, it is possible to avoid contact between the facing surfaces of the IC chip A and the IC chip B due to the pressure during resin molding.
【００１４】図６（ａ），（ｂ）は本発明のさらに他の
実施例を示す図で、ＩＣチップＢにバイポーラプロセス
によるＩ／Ｆ回路やアナログ回路を搭載した例を示す。
この場合、ＩＣチップＡはフルＣＭＯＳ回路とし、従来
であればＢｉ−ＣＭＯＳプロセスを必要としてプロセス
自体が高価となるのに対し、本方法ではＣＭＯＳプロセ
スとバイポーラプロセスを各々のＩＣチップＡ，Ｂに適
用することにより、安価に自由なチップ構成が得られ
る。なお、７はバイポーラ素子部分を示す。FIGS. 6A and 6B are views showing still another embodiment of the present invention, showing an example in which an IC chip B is equipped with an I / F circuit and an analog circuit by a bipolar process.
In this case, the IC chip A is a full CMOS circuit, and the Bi-CMOS process is conventionally required and the process itself is expensive. On the other hand, in the present method, the CMOS process and the bipolar process are applied to the respective IC chips A and B. By applying it, a free chip structure can be obtained at low cost. In addition, 7 shows a bipolar element part.
【００１５】図７（ａ），（ｂ）は本発明のさらに他の
実施例を示す図で、ＩＣチップＡが複数個となる場合を
示す。ＩＣチップＡ1 〜Ａ4 で示すＩＣチップＡは、異
なるプロセス，異なる動作原理の能動素子で形成するこ
とにより、例えばバイポーラアナログＩＣチップ，ＣＭ
ＯＳロジック，ＥＣＬメモリ，ＣＭＯＳメモリ等によ
り、また、ＩＣチップＢにも能動素子を搭載することに
より、大規模，複雑なマルチチップＬＳＩ・ＩＣを構成
できる。FIGS. 7A and 7B are views showing still another embodiment of the present invention, showing a case where a plurality of IC chips A are provided. The IC chip A indicated by the IC chips A 1 to A 4 is formed of active elements having different processes and different operating principles, and thus, for example, a bipolar analog IC chip, a CM
A large-scale and complex multi-chip LSI / IC can be configured by using OS logic, ECL memory, CMOS memory, etc., and by mounting an active element also on the IC chip B.
【００１６】図８（ａ），（ｂ）は本発明のさらに他の
実施例を示す図で、ＩＣチップＡに異種材料のＩＣチッ
プまたは能動素子を少なくとも１個搭載した例を示すも
のである。例えば、ＩＣチップＡの１つであるＩＣチッ
プＡ2 にＧａＡｓの高周波プリスケーラを、ＩＣチップ
Ａ3 に高速ロジックを、また、ＩＣチップＡ1 にＳｉ基
板のＣＭＯＳロジックＩＣチップを用いて、ＧＨｚ帯の
通信用ＬＳＩＩＣを構成することが可能となる。その
他、ＬＥＤチップを搭載してホトカプラの構成も可能と
なる（図示していない）。FIGS. 8A and 8B are views showing still another embodiment of the present invention, showing an example in which at least one IC chip or active element of a different material is mounted on the IC chip A. .. For example, by using a GaAs high-frequency prescaler for the IC chip A 2 which is one of the IC chips A, a high-speed logic for the IC chip A 3, and a CMOS logic IC chip on a Si substrate for the IC chip A 1 , a GHz band is used. The communication LSI IC can be configured. Besides, a photocoupler can be configured by mounting an LED chip (not shown).
【００１７】[0017]
【発明の効果】以上説明したように、本発明によれば、
ワイヤボンディングパッドの物理的寸法の下限によっ
て、ワイヤボンディングパッドの数が多いときは、その
数によってチップサイズが決定された１つまたは複数の
ＩＣチップを他方のＩＣチップに接続する構成としたの
で、一方のＩＣチップに空きスペースが生じるという不
具合を解消できる。また、貴金属からなるバンプは厚み
が１０μｍ以下であるので、通常の写真製版技術で容易
に実現できる。As described above, according to the present invention,
Due to the lower limit of the physical size of the wire bonding pad, when the number of wire bonding pads is large, one or more IC chips whose chip size is determined by the number are connected to the other IC chip. It is possible to solve the problem that one IC chip has an empty space. Further, since the bump made of a noble metal has a thickness of 10 μm or less, it can be easily realized by a usual photolithography technique.
【００１８】さらに、ＩＣチップＡのパッドを、このＩ
ＣチップＡの平面内の任意の位置に分布させることがで
きるので、ＩＣチップＢとの接続が任意の位置で実現で
きる。さらに、ＩＣチップＢのワイヤボンディングパッ
ドとバンプとを配線で接続したので、ＩＣチップＡより
低抵抗に形成でき、ＩＣチップＡの設計の自由度が大幅
に改善される。また、ＩＣチップＡとＩＣチップＢとの
間にバンプにより形成された隙間に樹脂が充填されてい
るので、樹脂モールド時の樹脂への加圧力によっても両
ＩＣチップＡ，Ｂが接触することがなく、バンプの厚さ
を５μｍ程度まで薄くできる。Further, the pad of the IC chip A is
Since it can be distributed at any position in the plane of the C chip A, connection with the IC chip B can be realized at any position. Furthermore, since the wire bonding pads of the IC chip B and the bumps are connected by wiring, the resistance can be formed lower than that of the IC chip A, and the degree of freedom in designing the IC chip A is significantly improved. Further, since the resin is filled in the gap formed by the bump between the IC chip A and the IC chip B, the IC chips A and B may come into contact with each other due to the pressure applied to the resin during resin molding. The bump thickness can be reduced to about 5 μm.
【００１９】さらに、ＩＣチップＡを同一種類または異
なる種類の集積回路または能動素子で構成し、これをＩ
ＣチップＢに接続するようにしたので、大規模，複雑な
マルチ・チップＬＳＩを構成できる。Further, the IC chip A is constituted by an integrated circuit or an active element of the same type or different types, which is I
Since it is connected to the C chip B, a large-scale and complex multi-chip LSI can be constructed.
【図１】本発明の一実施例を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention.
【図２】図１の接続状態を示す構成図である。FIG. 2 is a configuration diagram showing a connection state of FIG.
【図３】本発明の他の実施例を示す図である。FIG. 3 is a diagram showing another embodiment of the present invention.
【図４】図３の接続状態を示す構成図である。FIG. 4 is a configuration diagram showing a connection state of FIG.
【図５】本発明のさらに他の実施例の接続状態を示す構
成図である。FIG. 5 is a configuration diagram showing a connection state of still another embodiment of the present invention.
【図６】本発明のさらに他の実施例を示す図である。FIG. 6 is a diagram showing still another embodiment of the present invention.
【図７】本発明のさらに他の実施例を示す異なるプロセ
ス，動作原理のチップの組み合わせ例を示す構成図であ
る。FIG. 7 is a configuration diagram showing an example of a combination of chips having different processes and operating principles according to still another embodiment of the present invention.
【図８】本発明のさらに他の実施例を示す図で、図７の
チップと異なる多数のチップを用いた構成図である。8 is a diagram showing still another embodiment of the present invention, which is a configuration diagram using a large number of chips different from the chip of FIG. 7. FIG.
【図９】従来のＩＣチップの構成を示す図である。FIG. 9 is a diagram showing a configuration of a conventional IC chip.
１ ワイヤボンディングパッド ２ 外部端子取り出しのためのＩＣチップＢのパッド ３ バンプ ４ 配線 ５ 外部端子取り出しのためのＩＣチップＡのパッド ６ 充填樹脂 ７ バイポーラ素子部分 Ａ ＩＣチップ Ｂ ＩＣチップ 1 Wire Bonding Pad 2 Pad of IC Chip B for Taking Out External Terminal 3 Bump 4 Wiring 5 Pad of IC Chip A for Taking Out External Terminal 6 Filling Resin 7 Bipolar Element Part A IC Chip B IC Chip
Claims (8)
１個のＩＣチップＡと、このＩＣチップＡの前記パッド
の各々またはその一部のパッドに対応して重ね合う位置
にパッドをもち、かつワイヤボンドのために十分な大き
さのワイヤボンディングパッドを周縁部にもつＩＣチッ
プＢとが、前記ＩＣチップＡのパッドとＩＣチップＢの
パッドのいずれか一方、もしくは双方のパッド上に形成
された貴金属からなるバンプにより熱圧着されているこ
とを特徴とする半導体装置。1. A wire having at least one IC chip A having a pad formed on a peripheral edge thereof, and a pad at a position overlapping with each of the pads of the IC chip A or a part of the pad, and a wire. An IC chip B having a wire bonding pad of a sufficient size for bonding on the peripheral portion, and a noble metal formed on one or both of the pads of the IC chip A and the pad of the IC chip B. A semiconductor device characterized in that it is thermocompression bonded by a bump made of.
ｍ以下であることを特徴とする請求項１記載の半導体装
置。2. The bump made of noble metal has a thickness of 10 μm.
The semiconductor device according to claim 1, wherein the semiconductor device has a thickness of m or less.
るＩＣチップＡのパッドがＩＣチップＡの平面内の任意
の位置に配置されていることを特徴とする請求項１記載
の半導体装置。3. The semiconductor device according to claim 1, wherein the pad of the IC chip A which is thermocompression bonded by the bump made of a noble metal is arranged at an arbitrary position in the plane of the IC chip A.
プＡのパッドと熱圧着されるパッドの各々が対応するワ
イヤボンディングパッドと前記ＩＣチップＢの表面部分
に形成された配線によって電気的に接続されていること
を特徴とする請求項１記載の半導体装置。4. The pads of the IC chip A and the pads that are thermocompression bonded by the bumps of the IC chip B are electrically connected to the corresponding wire bonding pads by the wiring formed on the surface portion of the IC chip B. The semiconductor device according to claim 1, wherein the semiconductor device comprises:
ンプにより形成される隙間に樹脂が充填されていること
を特徴とする請求項１記載の半導体装置。5. The semiconductor device according to claim 1, wherein the gap formed by the bump between the IC chip A and the IC chip B is filled with resin.
れも集積回路または能動素子を搭載していることを特徴
とする請求項１記載の半導体装置。6. The semiconductor device according to claim 1, wherein each of the IC chip A and the IC chip B has an integrated circuit or an active element mounted thereon.
れも集積回路を搭載しており、ＩＣチップＡは複数個が
設けられ、少なくともＩＣチップＡの１つが他のＩＣチ
ップＡに搭載された集積回路と動作原理の異なる能動素
子の集積回路で構成されていることを特徴とする請求項
６記載の半導体装置。7. An integrated circuit in which both the IC chip A and the IC chip B are mounted with an integrated circuit, a plurality of IC chips A are provided, and at least one of the IC chips A is mounted on another IC chip A. 7. The semiconductor device according to claim 6, wherein the semiconductor device is composed of an integrated circuit of active elements different in operating principle from the circuit.
くともその１つが他のＩＣチップと基板材料を異にして
いることを特徴とする請求項６記載の半導体装置。8. The semiconductor device according to claim 6, wherein a plurality of IC chips A are provided, and at least one of them is made of a different substrate material from other IC chips.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270864A JPH05109977A (en) | 1991-10-18 | 1991-10-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270864A JPH05109977A (en) | 1991-10-18 | 1991-10-18 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109977A true JPH05109977A (en) | 1993-04-30 |
Family
ID=17492040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270864A Pending JPH05109977A (en) | 1991-10-18 | 1991-10-18 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109977A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5669136A (en) * | 1994-06-24 | 1997-09-23 | International Business Machines Corporation | Method of making high input/output density MLC flat pack |
| JP2002516033A (en) * | 1997-04-04 | 2002-05-28 | グレン ジェイ リーディ | 3D structure memory |
| WO2005078797A1 (en) * | 2004-02-16 | 2005-08-25 | Sony Corporation | Semiconductor device |
| WO2005093834A1 (en) * | 2004-03-25 | 2005-10-06 | Nec Corporation | Chip stacking semiconductor device |
| US7088983B2 (en) | 1999-02-03 | 2006-08-08 | Rohm Co., Ltd. | Semiconductor device for radio communication device, and radio communication device using said semiconductor device |
| JP2008072135A (en) * | 2007-10-22 | 2008-03-27 | Toshiba Corp | Semiconductor integrated circuit device |
| US7501707B2 (en) | 2004-03-12 | 2009-03-10 | Nec Electronics Corporation | Multichip semiconductor package |
| US8928119B2 (en) | 1997-04-04 | 2015-01-06 | Glenn J. Leedy | Three dimensional structure memory |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979561A (en) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | Semiconductor device |
| JPS59117252A (en) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | Semiconductor device |
| JPS60175444A (en) * | 1984-02-22 | 1985-09-09 | Hitachi Ltd | Semiconductor device |
| JPH01157561A (en) * | 1987-08-17 | 1989-06-20 | Lsi Logic Corp | Multiplane chip assembly |
| JPH0215660A (en) * | 1988-07-01 | 1990-01-19 | Sharp Corp | Semiconductor device |
| JPH0442957A (en) * | 1990-06-06 | 1992-02-13 | Matsushita Electron Corp | Manufacture of semiconductor integrated circuit device |
-
1991
- 1991-10-18 JP JP3270864A patent/JPH05109977A/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979561A (en) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | Semiconductor device |
| JPS59117252A (en) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | Semiconductor device |
| JPS60175444A (en) * | 1984-02-22 | 1985-09-09 | Hitachi Ltd | Semiconductor device |
| JPH01157561A (en) * | 1987-08-17 | 1989-06-20 | Lsi Logic Corp | Multiplane chip assembly |
| JPH0215660A (en) * | 1988-07-01 | 1990-01-19 | Sharp Corp | Semiconductor device |
| JPH0442957A (en) * | 1990-06-06 | 1992-02-13 | Matsushita Electron Corp | Manufacture of semiconductor integrated circuit device |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790386A (en) * | 1994-06-24 | 1998-08-04 | International Business Machines Corporation | High I/O density MLC flat pack electronic component |
| US5669136A (en) * | 1994-06-24 | 1997-09-23 | International Business Machines Corporation | Method of making high input/output density MLC flat pack |
| US8928119B2 (en) | 1997-04-04 | 2015-01-06 | Glenn J. Leedy | Three dimensional structure memory |
| JP2002516033A (en) * | 1997-04-04 | 2002-05-28 | グレン ジェイ リーディ | 3D structure memory |
| US9401183B2 (en) | 1997-04-04 | 2016-07-26 | Glenn J. Leedy | Stacked integrated memory device |
| US8933570B2 (en) | 1997-04-04 | 2015-01-13 | Elm Technology Corp. | Three dimensional structure memory |
| US7088983B2 (en) | 1999-02-03 | 2006-08-08 | Rohm Co., Ltd. | Semiconductor device for radio communication device, and radio communication device using said semiconductor device |
| US7294936B2 (en) | 2004-02-16 | 2007-11-13 | Sony Corporation | Semiconductor device |
| CN100423260C (en) * | 2004-02-16 | 2008-10-01 | 索尼株式会社 | Semiconductor device |
| WO2005078797A1 (en) * | 2004-02-16 | 2005-08-25 | Sony Corporation | Semiconductor device |
| US7501707B2 (en) | 2004-03-12 | 2009-03-10 | Nec Electronics Corporation | Multichip semiconductor package |
| JPWO2005093834A1 (en) * | 2004-03-25 | 2008-02-14 | 日本電気株式会社 | Chip stacked semiconductor device |
| WO2005093834A1 (en) * | 2004-03-25 | 2005-10-06 | Nec Corporation | Chip stacking semiconductor device |
| JP2008072135A (en) * | 2007-10-22 | 2008-03-27 | Toshiba Corp | Semiconductor integrated circuit device |
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