JPH0496163A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH0496163A JPH0496163A JP2209886A JP20988690A JPH0496163A JP H0496163 A JPH0496163 A JP H0496163A JP 2209886 A JP2209886 A JP 2209886A JP 20988690 A JP20988690 A JP 20988690A JP H0496163 A JPH0496163 A JP H0496163A
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- memory
- jump
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- 238000000034 method Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ Ｍ Ａ （Ｄｉｒｅｃｔ、にｅ＠ｏｒｙ
Ａｃｃｅｓｓ ）コントローラに関し、特にマイクロコ
ンピュータ・システムにおいて、メモリおよびＩｌｏの
間におけるデータ転送を制御するＤＭＡコントローラに
関する。
Ａｃｃｅｓｓ ）コントローラに関し、特にマイクロコ
ンピュータ・システムにおいて、メモリおよびＩｌｏの
間におけるデータ転送を制御するＤＭＡコントローラに
関する。
従来、この種のＤＭＡコントローラにおいては、飛び越
しアドレスを保持するレジスタあるいはアドレス比較機
能笠が具備されていないのが一般である。
しアドレスを保持するレジスタあるいはアドレス比較機
能笠が具備されていないのが一般である。
第３図に示されるのは、従来のＤＭＡコントローラを用
いたマイクロコンピュータ・システムにおいて、ＤＭＡ
コントローラに関連する部分のみを示す部分ブロック図
である。第３図に示されるように、ＤＭＣコントローラ
１６は、メモリ１７およびＩｌｏ １ｇに対応して、デ
ータ・カウンタ１３、アドレス−カウンタ１４および読
出し／書込み制御ｉ！％１５を備えて構成されている。
いたマイクロコンピュータ・システムにおいて、ＤＭＡ
コントローラに関連する部分のみを示す部分ブロック図
である。第３図に示されるように、ＤＭＣコントローラ
１６は、メモリ１７およびＩｌｏ １ｇに対応して、デ
ータ・カウンタ１３、アドレス−カウンタ１４および読
出し／書込み制御ｉ！％１５を備えて構成されている。
第３図において、Ｉｌｏ １ｇからＤＭＡ要求信号線１
２１を通じて、データ転送要求が浸出し／書込み制御部
１５に入力されると、読出し／書込み制御部１５におい
ては、ＤＭＡ応答信号線１２２を通じて、１７０１ｇに
データ転送許可を通知するとともに、メモリ読出し制御
信号線１２６とＩ１０書込み制御信号１ｉ１２３ ＋ま
たはＩ１０読出し制御信号線１２４とメモリ書込み制御
信号線１２５にそれぞれ対応する制御信号を出力して、
データ・バス１２８上におけるデータ転送を制御する。
２１を通じて、データ転送要求が浸出し／書込み制御部
１５に入力されると、読出し／書込み制御部１５におい
ては、ＤＭＡ応答信号線１２２を通じて、１７０１ｇに
データ転送許可を通知するとともに、メモリ読出し制御
信号線１２６とＩ１０書込み制御信号１ｉ１２３ ＋ま
たはＩ１０読出し制御信号線１２４とメモリ書込み制御
信号線１２５にそれぞれ対応する制御信号を出力して、
データ・バス１２８上におけるデータ転送を制御する。
この場合、メモリ１７から１／′０１８に対するデータ
転送であれば、メモリ読出し制御信号線１２６とＩ１０
書込み制御信号線１２３に対して前記制御信号を出力し
、逆に、Ｉｌｏ １ｇからメモリ１７に対するデータ転
送であれば、Ｉ１０読出し制御信号線１２４とメモリ書
込み制御信号線１２５に対して、前記制御信号を出力す
る。
転送であれば、メモリ読出し制御信号線１２６とＩ１０
書込み制御信号線１２３に対して前記制御信号を出力し
、逆に、Ｉｌｏ １ｇからメモリ１７に対するデータ転
送であれば、Ｉ１０読出し制御信号線１２４とメモリ書
込み制御信号線１２５に対して、前記制御信号を出力す
る。
次に、読出し／書込み制御部■５においては、更新制御
信号線１２０を通じて、データーカウンタ１３を制御す
るとともに、アドレス・カウンタ１４を＋ １／−１制
御する。読出し、／書込み制御部１５は、上記のデータ
転送制御と更新ｗ４ｗを繰返して実行し、マイクロコン
ピュータ・システムに含まれるＣＰＵ （第３図には示
されない）の介在なしに、大量のデータの転送を制御す
ることができる。
信号線１２０を通じて、データーカウンタ１３を制御す
るとともに、アドレス・カウンタ１４を＋ １／−１制
御する。読出し、／書込み制御部１５は、上記のデータ
転送制御と更新ｗ４ｗを繰返して実行し、マイクロコン
ピュータ・システムに含まれるＣＰＵ （第３図には示
されない）の介在なしに、大量のデータの転送を制御す
ることができる。
データ・カウンタ１３は、その内容が０になると、デー
タ転送停止信号線［１９を通じて、読出し／書込み制御
部１５の動作を停止させる。
タ転送停止信号線［１９を通じて、読出し／書込み制御
部１５の動作を停止させる。
上述した従来のＤＭＣコントローラにおいては、アドレ
スを飛越す機能が付与されていない。
スを飛越す機能が付与されていない。
従って、メモリ上のデータ転送開始アドレスと終了アド
レスとの間において、読出し／書込みを行いたくない領
域が存在する場合には、その領域の直前において一旦転
送を終了させ、ＤＭＡコントローラを初期設定して、当
該領域の直後において転送を再開しなければならない。
レスとの間において、読出し／書込みを行いたくない領
域が存在する場合には、その領域の直前において一旦転
送を終了させ、ＤＭＡコントローラを初期設定して、当
該領域の直後において転送を再開しなければならない。
しかしながら、ＤＭＡコントローラの初期設定は、本来
ＣＰＵにより行われているため、前記転送途中において
ＣＰＵに対する余分な負荷を生じることとなり、マイク
ロコンピュータ・システムのシステム効率を劣化させる
という欠点がある。
ＣＰＵにより行われているため、前記転送途中において
ＣＰＵに対する余分な負荷を生じることとなり、マイク
ロコンピュータ・システムのシステム効率を劣化させる
という欠点がある。
本発明のＤＭＣコントローラは、所定のメモリのアドレ
スに対応して設定される飛越しアドレスを保持するレジ
スタと、前記飛越しアドレスと前記メモリのアドレスと
を比較するアドレス比較手段と、前記アドレス比較手段
におけるアドレス比較結果が一致する場合には前記メモ
リに対する読出し５．／Ｓ込み作用を停止する読出し、
／書込み制御手段と、を備えて構成される。
スに対応して設定される飛越しアドレスを保持するレジ
スタと、前記飛越しアドレスと前記メモリのアドレスと
を比較するアドレス比較手段と、前記アドレス比較手段
におけるアドレス比較結果が一致する場合には前記メモ
リに対する読出し５．／Ｓ込み作用を停止する読出し、
／書込み制御手段と、を備えて構成される。
「実施例〕
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、データ・カウンタ
１と、アドレス−カウンタ２と、読出し／書込み制Ｗ部
３と、飛越し終了アドレス・レジスタ４と、飛越し開始
アドレス・レジタ５と、比較器５と、を備えて構成され
る。
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、データ・カウンタ
１と、アドレス−カウンタ２と、読出し／書込み制Ｗ部
３と、飛越し終了アドレス・レジスタ４と、飛越し開始
アドレス・レジタ５と、比較器５と、を備えて構成され
る。
第１図において、読出し、′書込みｖｉｍ部３による制
御作用、およびデータ転送停止信号線ｌＯ１、停止Ａｇ
求信号線１０３．ＤＭＡ応答信号線１０４、＋、’ｏ’
＠込み制御信号線１０５ 、Ｉ１０読出し制御信号線！
０６ 、メギリ書込み制御信号線１０７およびメモリ読
出し制御信号線ＩＯ８等を介して行われるデータの転送
２１１１１作■については、ｖｔ述の従来例の場合と同
様である。従って、データ転送重用については説明を省
略−する。
御作用、およびデータ転送停止信号線ｌＯ１、停止Ａｇ
求信号線１０３．ＤＭＡ応答信号線１０４、＋、’ｏ’
＠込み制御信号線１０５ 、Ｉ１０読出し制御信号線！
０６ 、メギリ書込み制御信号線１０７およびメモリ読
出し制御信号線ＩＯ８等を介して行われるデータの転送
２１１１１作■については、ｖｔ述の従来例の場合と同
様である。従って、データ転送重用については説明を省
略−する。
読出し７／書込み制御部３による制御作用および更新制
御信号線１０２を通じて、アドレス更新が行われた後に
、比較器６においては、アドレス・カウンタ２の内容と
飛越し開始アドレス・レジスタ５の内容とが比較される
。この比較結果が一致する場合には、読出し／書込み制
御部３に対してその旨が一伝達され、読出し／書込み制
御部３においては、更新制御信号線１０２を通じて、ア
ドレス・カウンタ２のみが更新される。
御信号線１０２を通じて、アドレス更新が行われた後に
、比較器６においては、アドレス・カウンタ２の内容と
飛越し開始アドレス・レジスタ５の内容とが比較される
。この比較結果が一致する場合には、読出し／書込み制
御部３に対してその旨が一伝達され、読出し／書込み制
御部３においては、更新制御信号線１０２を通じて、ア
ドレス・カウンタ２のみが更新される。
次に、比較器６においては、アートレス・バス１０９を
通じて入力されるアドレス・カウンタ２の内容と飛越し
終了アドレス・レジスタ４の内容とか比較される。この
比較結果が一致しない場合には、読出し／書込み制御Ｗ
ｉ３に対してその旨が伝達され、読出し／書込みｌｌｌ
ａｌ部、３・においては、更新制御信号線１０２を通じ
て、アドレス−カウンタ２のみの更新を繰返して実行す
る。また、アドレス・カウンタ２の内容と飛越し終了ア
ドレス・しジスタ４の内容とが一致する場合には、比較
器６においては、読出し／書込み制御部３に対してその
旨が伝達され、読出し／書込み制御部３の制御作用を介
して、データ転送制御およびデータ・カウンタ１とアド
レス・カウンタ２の更新が再開される。
通じて入力されるアドレス・カウンタ２の内容と飛越し
終了アドレス・レジスタ４の内容とか比較される。この
比較結果が一致しない場合には、読出し／書込み制御Ｗ
ｉ３に対してその旨が伝達され、読出し／書込みｌｌｌ
ａｌ部、３・においては、更新制御信号線１０２を通じ
て、アドレス−カウンタ２のみの更新を繰返して実行す
る。また、アドレス・カウンタ２の内容と飛越し終了ア
ドレス・しジスタ４の内容とが一致する場合には、比較
器６においては、読出し／書込み制御部３に対してその
旨が伝達され、読出し／書込み制御部３の制御作用を介
して、データ転送制御およびデータ・カウンタ１とアド
レス・カウンタ２の更新が再開される。
次に、本発明の第２の実施例について説明する。第２図
は、第２の実施例を示すブロック図である。第２図に示
されるように、本実施例は、データ・カウンタ７と、ア
ドレス・カウンタ８と、読出し／書込み制御部９と、飛
越し開始アドレス・レジタ１０と、比較器１■と、デー
タ転送再開アドレス・レジスタ１２と、を備えて構成さ
れる。
は、第２の実施例を示すブロック図である。第２図に示
されるように、本実施例は、データ・カウンタ７と、ア
ドレス・カウンタ８と、読出し／書込み制御部９と、飛
越し開始アドレス・レジタ１０と、比較器１■と、デー
タ転送再開アドレス・レジスタ１２と、を備えて構成さ
れる。
第２図において、読出し／書込み制御部９によル、ｉ１
１御作用、オヨヒＤＭＡ！求信号！１１１２− ＤＭＡ
応答信号線１１３ 、Ｉ１０書込み制御信号線１１４、
［１０読出しＩｉｓ御信号線［Ｉ５、メモリ書込みＭ御
信号線１１６およびメモリ読出し制御信号線１１７等を
介して行われるデータの転送制御作用については、前述
の従来例の場合と同様である。
１御作用、オヨヒＤＭＡ！求信号！１１１２− ＤＭＡ
応答信号線１１３ 、Ｉ１０書込み制御信号線１１４、
［１０読出しＩｉｓ御信号線［Ｉ５、メモリ書込みＭ御
信号線１１６およびメモリ読出し制御信号線１１７等を
介して行われるデータの転送制御作用については、前述
の従来例の場合と同様である。
アドレスの更新が行われた後に、比較器１１において、
アドレス−バス１１ｇを通じて入力されるアドレス・カ
ウンタ８の内容と飛越し開始アドレス・レジスタ１０の
内容とが比較される。この両者の比較結果が一致する場
合には、その旨がデータ転送再開アドレス・レジスタ１
２に伝達され、データ転送再開アドレス・レジスタ１２
の内容は、アドレス・カウンタ８に転送される。他方、
読出し／書込み１１ｉＩＪ御Ｍ９においては、アドレス
の飛越しを認識することなしに、データ転送制御作用お
よびデータ・カウンタ７とアドレス・カウンタ８の更新
作用を継続して実行してゆく。
アドレス−バス１１ｇを通じて入力されるアドレス・カ
ウンタ８の内容と飛越し開始アドレス・レジスタ１０の
内容とが比較される。この両者の比較結果が一致する場
合には、その旨がデータ転送再開アドレス・レジスタ１
２に伝達され、データ転送再開アドレス・レジスタ１２
の内容は、アドレス・カウンタ８に転送される。他方、
読出し／書込み１１ｉＩＪ御Ｍ９においては、アドレス
の飛越しを認識することなしに、データ転送制御作用お
よびデータ・カウンタ７とアドレス・カウンタ８の更新
作用を継続して実行してゆく。
以上、詳細に説明したように、本発明は、予めメモリ上
における飛越し領域を設定しておき、当該飛越し領域を
避けてデータの書込み、または合成書込み等を行うこと
と、前記飛越し領域を不要領域とし、これを除外して連
続データの読出しを行うことの両機能が付与されること
により、転送過程におけるＣＰＵに対する余分の負荷を
排除することができるという効果がある。
における飛越し領域を設定しておき、当該飛越し領域を
避けてデータの書込み、または合成書込み等を行うこと
と、前記飛越し領域を不要領域とし、これを除外して連
続データの読出しを行うことの両機能が付与されること
により、転送過程におけるＣＰＵに対する余分の負荷を
排除することができるという効果がある。
図において、１，７．Ｌ３・・−・・・データ・カウン
タ、２，８．１４・−・・・アドレス・カウンタ、３，
９゜１５・・・・・・読出し／書込み制御部、４・−・
・・飛越し終了アドレス−レジスタ、５．１０−・・・
・−飛越し開始アドレス・レジスタ、６．１１・・・・
・・比較器、１２・・・−・・データ転送再開アドレス
・レジスタ、１７・・・−メモリ、１８−・−・・・■
１０゜ チー２・カウンタ ２−一−アＬレスーカウンタ
１九出し／書込カー制衛部 ４ｆｔｍし季冬了アドレス しンスタ 是越し開始アドレス レジスタ
タ、２，８．１４・−・・・アドレス・カウンタ、３，
９゜１５・・・・・・読出し／書込み制御部、４・−・
・・飛越し終了アドレス−レジスタ、５．１０−・・・
・−飛越し開始アドレス・レジスタ、６．１１・・・・
・・比較器、１２・・・−・・データ転送再開アドレス
・レジスタ、１７・・・−メモリ、１８−・−・・・■
１０゜ チー２・カウンタ ２−一−アＬレスーカウンタ
１九出し／書込カー制衛部 ４ｆｔｍし季冬了アドレス しンスタ 是越し開始アドレス レジスタ
Claims (1)
- 所定のメモリのアドレスに対応して設定される飛越し
アドレスを保持するレジスタと、前記飛越しアドレスと
前記メモリのアドレスとを比較するアドレス比較手段と
、前記アドレス比較手段におけるアドレス比較結果が一
致する場合には前記メモリに対する読出し／書込み作用
を停止する読出し／書込み制御手段と、を備えることを
特徴とするＤＭＡコントローラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209886A JPH0496163A (ja) | 1990-08-08 | 1990-08-08 | Ｄｍａコントローラ |
| DE69130468T DE69130468T2 (de) | 1990-08-08 | 1991-08-08 | DMA-Steuerung mit Sprungfunktion |
| EP91113348A EP0470624B1 (en) | 1990-08-08 | 1991-08-08 | DMA controller having jump function |
| US07/741,936 US5333290A (en) | 1990-08-08 | 1991-08-08 | DMA controller having jump function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209886A JPH0496163A (ja) | 1990-08-08 | 1990-08-08 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496163A true JPH0496163A (ja) | 1992-03-27 |
Family
ID=16580279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2209886A Pending JPH0496163A (ja) | 1990-08-08 | 1990-08-08 | Ｄｍａコントローラ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5333290A (ja) |
| EP (1) | EP0470624B1 (ja) |
| JP (1) | JPH0496163A (ja) |
| DE (1) | DE69130468T2 (ja) |
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