JPH0456519A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はアナログ信号をデジタル信号に変換するＡ／
Ｄ変換器に関し、特に、アナログ信号を複数の参照電位
で並列に２値化処理してデジタル信号を導出する並列比
較型Ａ／Ｄ変換器に関する。

［従来の技術］ コンピュータなどの技術分野に限らず、従来アナログ的
に信号処理か行なわれていた分野においても、ノイズの
除去の容易性、信号処理の容易性、回路設計の容易性お
よび高機能付加の容易性などから、信号をデジタル的に
処理することが広く行なわれている。このようなデジタ
ル信号処理分野においては、アナログ信号をデジタル信
号に変換する必要があり、このためＡ／Ｄ変換器が用い
られる。

第９図は従来のＡ／Ｄ変換器の構成を概略的に示す図で
ある。この第９図に示すＡ／Ｄ変換器は入力アナログ信
号を４ビットデジタル信号に変換する変換器であり、゛
たとえばジャーナル・オブ・ソリッドステート・サーキ
ッツの第２４巻第２号の第２４１頁ないし第２４９頁（
１９８９年発行）において、Ｊ・デールンベルグ等によ
る「１０ビツト５メガサンプル／秒ＣＭＯＳ２段階フラ
ッシュＡＤＣＪと題された論文に示されている。（Ｊ。

Ｄｏｅｒｎｂｅｒｇ　　ｅｔ　　ａｌ、　　Ａｌ０−ｂ
ｉｔ　　　５−Ｍｓａｍｐｌｅ／ｓ　　　ＣＭＯ５Ｔｗ
ｏ−ｓｔｅｐ　　　Ｆ１ａ５ｈ　　ＡＤＣ’、　　ＪＳ
ＳＣＶｏ　１．　２４．Ｎｏ、　　２．　　ｐｐ２４１
〜２４９゜１９８９）　。

第９図において従来のＡ／Ｄ変換器は、複数の参照電位
を発生する抵抗分圧器１と、抵抗分圧器１からの参照電
位によりノード６から与えられる人力アナログ電圧信号
を２値化処理して、処理結果を並列に出力するコンパレ
ータ群２と、コンパレータ群２からの出力信号をエンコ
ードしてデジタル信号を出力するエンコーダ３とを含む
。

抵抗分圧器１は、第１の基準電圧が与えられる基準電圧
印加端子４と第２の基準電圧が与えられる基準電圧印加
端子５との間に直列に接続される複数（第９図において
は４個）の抵抗ＲＯ〜Ｒ３を含む。抵抗ＲＯ−Ｒ３の各
々は、同一の抵抗値「を有する。基準電圧印加端子４，
５および抵抗ＲＯ〜Ｒ４相互の接続ノードは、参照電圧
出力端子ＮＯ〜Ｎ４としてコンパレータ群２の入力部に
結合される。

第１の基準電圧印加端子４には第１の基準電圧Ｖｒｅｆ
が与えられ、第２の基準電圧印加端子５には第２の基準
電圧ＯＶが与えられる。出力端子ＮＯ〜Ｎ４からは、０
．Ｖｒｅｆ／４、Ｖｒｅｆ／２．３−Ｖｒｅｆ／４およ
びＶｒｅｆか参照電圧として出力される。

コンパレータ群２は、この参照電圧出力端子ＮＯ〜Ｎ４
から与えられた参照電圧の所定の組と被比較電圧印加端
子６へ与えられるアナログ電圧信号牛を受け、２値化処
理する複数のコンパレータを含む。この第９図に示すＡ
／Ｄ変換器の分解能は４ビツト（エンコーダ３出力が４
ビツト）であるため、コンパレータ群２に含まれるコン
パレータの数は２’−１−１５となる。

エンコーダ３はコンパレータ群２から出力される１５ビ
ツトのデータのうち“０″と“１″の境界部を検出する
ＡＮＤゲートアレイ３ａと、このＡＮＤゲートアレイ３
ａからの出力をアドレス信号としてこの１５ビツトデー
タを４ビツトデータにエンコードしたデジタル値を出力
するＲＯＭ部３ｂとを含む。ＡＮＤゲートアレイは、各
々が、コンパレータ群２に含まれるコンパレータのうち
隣接する２つのコンパレータ出力を受けるＡＮＤゲート
を含む。このＡＮＤゲートの数はコンパレータの数と同
様第９図に示す構成においては１５個となる。

ＲＯＭ部３ｂは、ＡＮＤゲートアレイ３ａからの１５ビ
ツト出力を４ビツトデータに圧縮する。

このＲＯＭ部３ｂは、上述のごとく、ＡＮＤゲートアレ
イ３ａの出力をアドレスとして予めそのアドレスに対応
する４ビツトデータを記憶しており、ＡＮＤゲートアレ
イ３ａからの出力に対応する４ビツトデータを出力する
。たとえばＡＮＤゲートアレイ３ａから（００・・・０
１１１１）という出力データが与えられた場合、ＲＯＭ
部３ｂは、“４”（１０進数）に対応する２進表示の４
ビツトデータ（０１００）を出力する。

第１０図は第９図に示すコンパレータ群２に含まれるコ
ンパレータの構成を示す図である。第１０図において従
来のコンパレータは、互いに容量値の等しい４つの結合
容量ＣＯ〜Ｃ３と、反転増幅器１１とを含む。結合容ｆ
ｉｃＯ−Ｃ３の一方ノードはそれぞれスイッチＳＯ〜Ｓ
３を介して入力端子７〜１０またはアナログ電圧印加端
子６へ接続される。結合容ｉｃｏ〜Ｃ３の他方ノードは
反転増幅器１１の入力部へ共通に接続される。この反転
増幅器１１の入力部にはさらに、スイッチＳ４を介して
バイアス電圧印加端子１２か接続される。

この第１０図に示す構成のコンパレータは、第９図に示
すコンパレータ群２に１５個設けられる。

この１５個のコンパレータは、その参照電圧印加端子７
−１０に印加される電圧が異なることを除いてその構成
はすべて同一である。

第１１図は、各コンパレータの参照電圧印加端子７−１
０と、抵抗分圧器１の参照電圧出力端子ＮＯ〜Ｎ４の接
続対応関係を一覧にして示す図である。第１１図におい
て、コンパレータの番号は、アナログ入力電圧信号のレ
ベルに対応している。

たとえば１４番目のコンパレータの入力端子７１０−＼
は、抵抗分圧器１の参照電圧出力端子Ｎ５Ｎ４．Ｎ４お
よびＮ４が接続される。以下コンパレータの番号が小さ
くなるにつれて、参照電圧出力端子ＮＯ〜Ｎ４の接続は
ルベルずつ低下するように入力端子７−１０に対する接
続か行なわれている。次に動作について説明する。

まず第１０図に示すコンパレータの動作について説明す
る。このコンパレータは２段階で動作する。

まず第１段階においてはスイッチＳＯ〜Ｓ４は第１０図
に示す接続状態となる。このスイッチの接続は図示しな
いクロック印加手段からのクロック信号に応答して行な
われる。スイッチＳＯ〜Ｓ３は結合容量ＣＯ〜Ｃ３の一
方ノードをアナログ電圧印加端子６へ接続する。スイッ
チＳ４は反転増幅器１１の入力部をバイアス電圧印加端
子１２へ接続する。

バイアス電圧印加端子１２へは通常、反転増幅器１１の
感度がよくなる適当な電圧ＶＢが印加される。

アナログ入力電圧をＶｉｎ、結合容量ＣＯ〜Ｃ３の容量
値をＣとすると、反転増幅器１１の入力端子へは、 Ｑ＝Ｃ・（ＶＢ　−Ｖ　ｉ　ｎ）　−（１）で示される
電荷Ｑが各結合容量から与えられる。

すなわち反転増幅器１１の入力端子へは４・Ｑの電荷が
蓄積される。

この動作が終了すると、次に第２段階に移る。

この第２段階においては、クロック信号に応答して、ス
イッチ５ｏ−Ｓ３は参照電圧印加端子７−１０を各結合
容量ＣＯ〜Ｃ３の一方ノードヘ接続する。スイッチＳ４
はオフ状態となる。

スイッチＳ４がオフ状態となることにより、第１段階に
おいて反転増幅器１１の入力部に蓄えられた電荷４・Ｑ
は第２段階においてもそのまま保存される。

しかしながら、スイッチＳＯ〜Ｓ４はその接続端子をア
ナログ電圧印加端子６から参照電圧印加端子７−１０へ
切換えられるので、反転増幅器１１の入力部における電
圧は印加される参照電圧に応じて変化する。参照電圧印
加端子７−１０へ印加される参照電圧をＶ７−ＶＩＯと
し、かつ反転増幅器１１の人力部の電圧をＶａとすると
、反転増幅器１１の入力部の電荷Ｑ′は、 Ｑ′−ΣＣ・　（Ｖａ−Ｖｊ） −４・Ｃ・■ａ−Ｃ・ΣＶｊ−（２） ｌ・７ となる。スイッチＳ４かオフ状態となっているため、電
荷の保存則より、Ｑ’　−４・Ｑであり、式（１）およ
び式（２）から、 ４・Ｃ・　（ＶＢ−Ｖｉｎ） ＝４・Ｃ−Ｖａ−ＣΣＶｊ・ｌ：３） ｒ・７ となる。この式（３）を整理すると、 ｖａ””Ｖａ　＋　（１／４）ΣＶｊ−Ｖｉｎ＋＋７ −ＶＢ＋Σ（Ｖ　ｊ／４−Ｖ　ｉ　ｎ）　−（４）が得
られる。コンパレータへ与えられる参照電圧Ｖｊは各コ
ンパレータごとに異なる。たとえば番号１４のコンパレ
ータに対しては、参照電圧Ｖｊとして、ＶｒｅｆＳＶｒ
ｅｆ、Ｖｒｅｆおよび３・Ｖｒｅｆ／４が与えられる。

したがって、番号１４のコンパレータに対しては、 Ｖａ−ＶＢ−３・　（Ｖｒｅｆ／４）＋　　（３／４・
４）Ｖｒｅｆ−Ｖｉｎ −１５・Ｖｒｅｆ／１６−Ｖｉｎ となる。このコンパレータに対してはその番号が１つ下
がるごとに参照電圧の合計値がＶｒｅｆ／４だけ低下す
るように接続されているため、この第１１図に示す表か
ら明らかなように、反転増幅器１１の入力部におけるバ
イアス電圧ＶＢからの電圧偏差ΔＶｊは ΔＶｊ＝　（（ｊ＋１）／１６）　・Ｖｒｅｆ−Ｖｉｎ
・・・（５） で−船釣に与えられる。ただしＪはコンパレータの番号
である。このようなバイアス電圧ＶＢからの電圧偏差Δ
Ｖｊが反転増幅器１１により反転増幅され、比較結果と
して出力される。このコンパレータ群２からの比較結果
はエンコーダ３へ与えられる。

今、アナログ入力電圧Ｖｉｎが２・Ｖｒｅｆ／１６と３
・Ｖ　ｒ　ｅ　ｆ　／　１６との間にある場合を考える
。このとき、コンパレータ番号２ないし１４の反転増幅
器１１はすべて“０”を出力し、コンパレータ番号１お
よび０の反転増幅器１１は“１″を出力する。ＡＮＤゲ
ートアレイの各ＡＮＤゲートは隣接するコンパレータ出
力を受けている。したがって、コンパレータ番号２の反
転増幅器１１出力とコンパレータ番号１の反転増幅器出
力を受けるＡＮＤゲートの出力が“０”、およびコンパ
レータ番号０，１の反転増幅器１１出力を受けるＡＮＤ
ゲート出力は“１”となる。これにより、コンパレータ
群に含まれるコンパレータのうち出力が変化しているコ
ンパレータを検出することができ、アナログ入力電圧Ｖ
ｉｎのレベルがコンパレータ番号１に対応するレベルで
あることが検出される。したがって、ＡＮＤゲートアレ
イ３ａからの出力は（００・・・００１１）となり、Ｒ
ＯＭ部３ｂからは（００１０）の４ビツトデータが出力
される。これにより、アナログ入力電圧Ｖｉｎを１６レ
ベルに分解した４ビットデジタル信号が得られる。

上述の第９図および第１０図に示すＡ／Ｄ変換器として
は、抵抗分圧器１により４つのレベル（分解能：２ビツ
トに相当）を発生し、結合容量ＣＯ〜Ｃ３によりさらに
４つのレベル（分解能：２ビツトに相当）を発生させ、
合計の総分解能４ビットのＡ／Ｄ変換器か示されている
。

−船釣に上述のような方式に従って、ｍビットの参照電
圧を抵抗分圧器で発生しく２”レベル）、さらにｎビッ
トの電圧分圧を結合容量を用いて行なうと（２”レベル
）　、Ａ／Ｄ変換器の判別レベル（ジ、２′＋７となり
、Ａ／Ｄ変換器の分解能として（ｍ＋ｎ）ビットが得ら
れる。この場合、抵抗分圧回路で必要とされる抵抗は２
″個必要とされ、結合容量の数は、１個のコンパレータ
当たり２ｆｉとなる。

［発明が解決しようとする課題］ 以上のように、従来の方式に従って（ｍ＋ｎ）ビットの
分解能を有するＡ／Ｄ変換器を構成するためには　２　
ｆｆｉ個の抵抗と１コンパレータ当たり２″個の結合容
量が必要とされる。したがって、Ａ／Ｄ変換器の分解能
のビット数が増加するに伴って、必要とされる素子の数
が指数関数的に増加するという問題が生じる。

このため、高分解能のＡ／Ｄ変換器を少ない素子数で構
成することができず、Ａ／Ｄ変換器の大型化および高価
格化という問題が生じる。

それゆえ、この発明の目的は、構成素子の数を大幅に低
減することのできるＡ／Ｄ変換器を提供することである
。

［課題を解決するための手段］ この発明に係る第１のＡ／Ｄ変換器は、第１の基準電圧
供給ノードと第２の基準電圧供給ノードとの間に設けら
れた抵抗網回路を含む。この抵抗網回路は、抵抗相互の
接続ノードを参照電圧出力ノードとして、第１の基準電
圧と第２の基準電圧との差を１／２°倍（ｎは自然数）
した電圧信号を発生する。

第１のＡ／Ｄ変換器はさらに、この抵抗網回路からの参
照電圧出力ノードの所定の組の出力電圧をそれぞれ受け
、アナログ入力電圧と比較して出力する複数のコンパレ
ータからなるコンバレータ群を含む。

この発明に係る第２のＡ／Ｄ変換器は、第１の基準電圧
供給ノードと第１の内部ノードとの間に設けられた第１
の抵抗網回路を含む。この第１の抵抗網回路の各抵抗接
続点は、第１の基準電圧と第１のノードの電圧との差を
等電位に分割して出力する。

この第２のＡ／Ｄ変換器はさらに、第１の内部ノードと
第２の基準電圧供給ノードとの間に設けられた第２の抵
抗網回路を含む。この第２の抵抗網回路は、各抵抗接続
ノードを出力ノードとして、第１の内部ノードの電圧と
第２の基準電圧との差を１／２ｆｉ倍（ｎは自然数）し
た電圧信号を発生する。

この第２のＡ／Ｄ変換器はさらに、第１および第２の抵
抗網回路の出力ノードの所定の組の出力電圧をそれぞれ
受け、外部からのアナログ電圧信号と比較する複数のコ
ンパ、レータからなるコンパレータ群を含む。

第１のＡ／Ｄ変換器における抵抗網回路および第２のＡ
／Ｄ変換器における第２の抵抗網回路は、それぞれＲ／
２Ｒ抵抗網を含む。

また第１および第２のＡ／Ｄ変換器におけるコンパレー
タの各々は、それぞれ与えられた参照電圧およびアナロ
グ入力電圧信号を選択的に受ける複数の結合容量を含む
。

［作用コ この第１のＡ／Ｄ変換器における抵抗網回路は、２進重
みづけされた電圧を参照電圧として発生する。この抵抗
網回路からの参照電圧は、コンパレータ群における各コ
ンパレータ内の分解能ビット数に等しい数の結合容量へ
伝達される。

したがって、抵抗網回路における抵抗の数は、分解能の
増加に伴って直線的にしか増加せず、構成素子の数を低
減する。

第２のＡ／Ｄ変換器においては、第１の抵抗網回路によ
りコンパレータ群に含まれる反転増幅器入力部における
電圧減衰率を大幅に低減し、このＡ／Ｄ変換器の感度を
改善する。

［発明の実施例コ 第１図はこの発明の一実施例であるＡ／Ｄ変換器の構成
を示す図である。第１図に示すＡ／Ｄ変換器は、４ビツ
トの分解能を有する。

第１図においてＡ／Ｄ変換器は、参照電位を発生するた
めの抵抗分圧器１ａと、抵抗分圧器１ａからの参照電位
を受けてアナログ電圧印加端子６からのアナログ入力電
圧と比較するコンパレータ群２ａと、コンパレータ群２
ａの出力を４ビットデジタル信号に変換するエンコーダ
３とを含む。

抵抗分圧器１ａは、第１の基準電圧印加端子４と第２の
基準電圧印加端子５との間に直列に接続される抵抗Ｒ１
０〜Ｒ１４を含む。抵抗ＲＩＯ〜Ｒ１４の抵抗値はすべ
て同一のｒである。抵抗Ｒ１０の一方端は第２の基準電
圧印加端子５に接続され、抵抗Ｒ１４の他方端は第１の
基準電圧印加端子４に接続される。抵抗分圧器１ａはさ
らに、第２の基準電圧印加端子５に最も近い抵抗相互接
続ノードＮ１を除くすべての抵抗相互接続ノードＮ２〜
Ｎ４各々と第２の基準電圧印加端子５との間に接続され
る抵抗Ｒ１５〜Ｒ１７を含む。抵抗Ｒ１５〜Ｒ１７の抵
抗値はすべて２ｒである。抵抗Ｒ１５は抵抗相互接続ノ
ードＮ２とノードＮＯ（第２の基準電圧印加端子５）と
の間に接続される。抵抗Ｒ１６は抵抗相互接続ノードＮ
３とノードＮＯとの間に接続される。抵抗Ｒ１７は抵抗
相互接続ノードＮ４とノードＮＯとの間に接続される。

第１図に示す抵抗分圧器１ａにおいてノードＮ１とノー
ドＮＯとの間の抵抗値はｒである。ノードＮ２とＮＯと
の間の抵抗値はｒである。ノードＮ３とＮＯとの間の抵
抗値はｒである。ノードＮ４とノードＮＯとの間の抵抗
値はｒである。この第１図に示す抵抗分圧器１ａにおい
て、第１の基準電圧印加端子４に基準電圧Ｖｒｅｆを与
え、第２の基準電圧印加端子５を接地した場合を考る。

ノードＮｌ〜Ｎ４（７）電圧■４〜ｖ１は、Ｖｊ＝　（
１／２５−’　）　・Ｖｒｅｆ−（６）ただしｊ−１〜
４ となる。すなわち、各抵抗相互接続ノードＮ１〜Ｎ４か
らは、第１および第２の基準電圧印加端子４および５に
与えられる電圧差を（１／２”　）倍した電圧が出力さ
れる。ただしｎは自然数である。

コンパレータ群２ａは、この抵抗分圧器１ａからの各ノ
ード出力を参照電圧として入力端子６から与えられるア
ナログ入力電圧と比較し、アナログ入力電圧のレベルを
検出する。

第２図は第１図に示すコンパレータ群２ａの構成を示す
図である。この第２図に示すコンバレタは、第１０図に
示すコンパレータと、スイッチＳＯ〜Ｓ３の接続先が異
なることを除いて同一の構成を有している。すなわち、
スイッチＳＯは、第２の基準電圧印加端子５（ノード５
０）と入力ツードアを選択的に結合容量ＣＯの一方ノー
ドへ接続する。スイッチＳ１は、第２の基準電圧印加端
子５（ノード５０）と入力ノード８のいずれかを結合容
量Ｃ１の一方ノードヘ接続する。スイッチＳ２は第２の
基準電圧印加端子５（ノード５０）と入力ノード９とを
選択的に結合容量Ｃ２の一方ノードヘ接続する。スイッ
チＳ３はアナログ電圧印加端子６と入力ノード１０のい
ずれか一方を結合容量Ｃ３の一方ノードヘ接続する。

コンパレータ群２ａは従来と同様第２図に示すコンパレ
ータを１５個含む。各コンパレータの人力ツードアー１
０と抵抗分圧器１ａの出力ノードＮＯ〜Ｎ４との接続関
係を第３図に表にして示す。

この第３図に示す表において、コンパレータの番号はア
ナログ入力電圧の検出レベルか大きくなるにつれて大き
くされる。第３図の表において星印マーク（＊）はすべ
て第２の基準電圧印加端子５すなわちノードＮＯに接続
されていることを示す。

第３図に示す表から明らかなように、コンパレータの番
号が１つ大きくなると、そのコンパレータの入カノード
ヘ与えられる参照電圧のレベルか１つ低下する。入力ノ
ード］０には、抵抗分圧器の抵抗相互接続ノードＮ４ま
たはＮＯが接続される。入力ノード９には、抵抗分圧器
１ａの抵抗相互接続ノードＮ３またはＮＯが接続される
。入力ノード８には、抵抗分圧器の抵抗相互接続ノード
Ｎ２またはＮＯが接続される。入力ツードアには、抵抗
分圧器１ａの抵抗相互接続ノードＮ１またはＮＯが接続
される。抵抗相互接続ノードＮＯへの接続を“０“、対
応の抵抗相互接続ノードへの接続を“１″で表わすと、
コンパレータの番号に１を加えた値を２進表示すれば、
この第３図に示すコンパレータと抵抗分圧器との接続関
係が得られる。次に動作について説明する。

第２図に示すコンパレータは、第１０図に示す従来のコ
ンパレータと同様クロック信号ＣＬＫに応答して２段階
で動作する。

第１段階においてクロック信号ＣＬＫに応答し！） て、スイッチＳＯ〜Ｓ２は基準電圧印加端子５（ノード
５０）に接続され、スイッチＳ３はアナログ電圧印加端
子６に接続され、さらにスイッチＳ４は導通状態となる
。スイッチＳ４が導通状態となることにより、反転増幅
器１１の入力ノードＮ５０にはバイアス電圧Ｖ、が印加
され、結合容量Ｃ３の一方端（入力ノード）には端子６
を介してアナログ入力電圧Ｖｉｎが印加される。結合容
量ＣＯ〜Ｃ２の一方ノードには、第２の基準電圧印加端
子５（ノード５０）に印加された電圧（この場合接地電
圧）が印加される。この結果、反転増幅器１１の入力ノ
ードＮ５０には、 Ｑ＝Ｃ・（ＶＢ　−Ｖ　ｉ　ｎ）　＋３　＠　Ｃ−ＶＢ
で与えられる電荷Ｑか蓄積される。ここで、Ｃは結合容
１ｉｃｏ〜Ｃ３の容量値である。

次に、クロック信号ＣＬＫの状態が変化し、第２段階の
動作が行なわれる。この第２段階においては、スイッチ
５ｏ−３３は、すべて対応の入力ツードアー１０に接続
され、一方、Ｓ４は遮断状態となる。ノードＮ５０の電
荷Ｑは保存されるが、このノードＮ５０の電圧は、入力
ツードアー１０へ与えられた電圧変化に応じて変化する
。この第２段階における反転増幅器１１の入力ノードＮ
５０における電圧をＶａとすると、入力ノードＮ５０に
おける電圧Ｑ′は、 Ｑ′−ΣＣ・（Ｖａ−Ｖ　ｊ）　−（８）＃−７ で与えられる。電荷保存則よりＱ−Ｑ’であるため、式
（７）および式（８）から、 Ｃ争　（ＶＢ　　　Ｖｉ　ｎ）　　＋３６　Ｃ・Ｖａ−
ΣＣ・　（Ｖａ−Ｖｊ）　　・・・　（９）ン５７ が得られる。式（９）を整理すると、 Ｖ　ａ　＝　ＶＢ　＋　（ΣＶ　ｊ　−Ｖ　ｉ　ｎ）　
／４−　（１０）ｒ・７ が得られる。参照電圧Ｖｊは、入力ツードアー１０へ与
えられる電圧であるか、各コンパレータごとに異なる。

各入力ツードアー１０と抵抗分圧器１ａの抵抗相互接続
ノードＮＯ〜Ｎ４との接続関係に対応する、反転増幅器
１］の入力ノードＮ５０における電圧差Ｖ　ａ　−Ｖ　
［１の各コンパレータごとの値は、第３図に示す表にお
いて示される。この第３図に示す表から明らかなように
、コンバレタ番号ｋにおける反転増幅器１１の入力ノー
ドＮ５０の電圧偏差ΔＶ　ｋ　−Ｖ　ａ　　Ｖ　Ｂは、
ΔＶｋ＝　ｆ　（（ｋ＋１）／１６）　　・Ｖｒｅ　ｆ
−Ｖｎｌ　　　（１／４）−（１１） で−船釣に与えられる。このバイアス電圧ＶＢからの電
圧偏差ΔＶｋが、反転増幅器１１によって各コンパレー
タにおいて増幅され、エンコーダ３へ与えられる。エン
コーダ３は従来と同様にしてこのコンパレータ群２ａか
らの出力電圧を４ビットデジタル信号に変換する。

上述のような構成に従ってＡ／Ｄ変換器を構成すると、
分解能ｎビットのＡ／Ｄ変換器の場合、抵抗分圧器にお
いて抵抗値ｒの抵抗の数が（ｎ＋１）、抵抗値２・ｒの
抵抗の数が（ｎ−１）となる。抵抗値２・ｒの抵抗を抵
抗値ｒの抵抗２個に換算したとしても、ｎビットのＡ／
Ｄ変換器に必要とされる抵抗の数は（３ｎ−１）となり
、分解能（ｎ）が増加しても、抵抗の数は直線的にしか
増加しない。

また、コンパレータ群２ａにおいて必要とされる容量の
数も、１コンパレータ当たりｎ個であり、同様に、分解
能の増加に伴ってその個数は直線的にしか増加しない、
これにより、大規模高精度のＡ／Ｄ変換器を少ない素子
数で実現することができる。

第１図に示すＡ／Ｄ変換器は、第２図に示す入力ノード
５０．７−１０と抵抗分圧器１ａの参照電圧出力ノード
（抵抗相互接続ノード）ＮＯ〜Ｎ４との接続を、各コン
パレータごとにハード的に変更した構成を示した。しか
しながら、以下に示す方法でも同様のＡ／Ｄ変換器を構
成することはできる。すなわち、１５個のコンパレータ
の参照電圧印加端子（入力ノード）７−９をすべて同一
の接続形態で抵抗分圧器１ａの抵抗相互接続ノード（参
照電圧出力ノード）Ｎｌ−Ｎ３に接続し、かつ入力ノー
ド５０をノードＮＯに接続する。第２段階において抵抗
相互接続ノードＮＯに接続される入力ノードに対応する
スイッチのみをスイッチング動作させず固定的に第２の
基準電圧入力ノード５０に接続させる。この場合、クロ
ック信号ＣＬＫの代わりに固定レベルの制御信号を与え
る構成とすればよい。

参照電圧入力ノード１０に対しては、アナログ入力電圧
Ｖｉｎと、参照電圧出力ノードＮ４およびＮＯのいずれ
かとを接続する必要がある。このため、入力ノード１０
に対しては、ノードＮ４およびノードＮＯ両者に接続可
能なスイッチをさらに設けておき、この余分のスイッチ
をクロック信号ＣＬＫに応答してスイッチＳ３の一方端
子に接続する構成とすればよい。この構成によれば、コ
ンパレータに対する入力接続配線はすべて同一構成とす
ることができる。

さらに、第２段階において参照電圧出力ノード（抵抗相
互接続ノード）ＮＯに接続するズイッチを短絡して定常
的に第２の基準電圧入力ノード５０（参照電圧出力ノー
ドＮＯ）に接続する構成としてもよい。この場合におい
ては、入力ノード１０へはノードＮ４とＮＯ両者を接続
可能なように配線し、配線により一方の参照電圧出力ノ
ードを選択してスイッチＳ３の一方入力部へ接続する。

この構成によれば、すべてのコンパレータの入力ツード
アー１０の接続関係をすべて同一とすることができ、ス
イッチ部における配線構造によりその入力ツードアー１
０と参照電圧出力ノードＮ０−Ｎ４との接続関係を第３
図に示すように設定することができる。

第２図に示すコンパレータを用いた場合、ｎビットのＡ
／Ｄ変換器においては、ｎ個設けられる結合容量のうち
１つの結合容量に対してのみ第１段階でアナログ入力電
圧Ｖｉｎが印加される。したがって、反転増幅器１１の
入力ノードＮ５０におけるバイアス電圧ＶＢからの電圧
偏差ΔＶは、分解能ｎビットのＡ／Ｄ変換器における１
個のコンパレータ（番号ｋ）当たり、 ΔＶｋ＝　（１／ｎ）［ｉＣｋ＋１）　・Ｖｒｅｆ／２
’ｌ　　−Ｖｉｎコ ただし、ｋ−０〜２″−２・・・（１２）となる。この
結果、本来１個のコンパレータにおいて必要とされる電
圧変化（（ｋ＋１）／２ｆｉ）−Ｖｒｅｆ−Ｖｉｎの１
　／　ｎとなってしまい、その用途によっては、正確に
アナログ入力電圧をデジタル信号に変換することができ
ない場合も考えられる。この電圧偏差減少を緩和する方
法について以下に説明する。

第４図はこの発明の他の実施例であるＡ／Ｄ変換器の構
成を示す図である。この第４図に示すＡ／Ｄ変換器は、
６ビツトの分解能を有している。

第４図において、抵抗分圧器１ｂは、第１の基準電圧印
加端子４と内部ノードＮ３との間の電圧を等電位に分圧
する、２ビツト（４レベル）に対応する抵抗ストリング
１３と、二〇ノードＮ３と第２の基準電圧印加端子ＮＯ
（端子５）との間の電圧差を用いて２進重みづけされた
電圧を発生する２ビツト分のＲ／２Ｒ抵抗網１３′とを
備える。

抵抗ストリング１３は、第１の基準電圧印加端子４と内
部ノードＮ３との間に直列に接続される抵抗Ｒ５〜Ｒ７
を含む。抵抗Ｒ５〜Ｒ７の抵抗値はｒである。抵抗Ｒ７
の他方端がノードＮ６を介して第１の基準電圧印加端子
４に接続され、抵抗Ｒ５の一方端がノードＮ３に接続さ
れる。

Ｒ／２Ｒ抵抗網１３’　は、ノードＮＯとノードＮ３と
の間に直列に接続される抵抗Ｒ２０−Ｒ２２と、ノード
Ｎ２およびＮ３それぞれとノードＮＯとの間に接続され
る抵抗Ｒ２ＢおよびＲ２４を含む。抵抗Ｒ２０〜Ｒ２２
の抵抗値はｒてあり、抵抗Ｒ２３およびＲ２４の抵抗値
は２ｒである。

この第４図に示す抵抗分圧器１ｂの構成において、Ｒ／
２Ｒ抵抗網１３′のノードＮ３に付随する合成インピー
ダンスはｒとなる。抵抗分圧器１ｂの参照電圧出力ノー
ドＮＯ〜Ｎ６の電圧ＶＯ−Ｖ６は、第１の基準電圧印加
端子４に電圧Ｖｒｅｆを印加し、第２の基準電圧印加端
子５を接地した場合、 となる。

第５図は第４図に示すＡ／Ｄ変換器に用いられるコンパ
レータの構成を示す図である。第５図に示すコンパレー
タは、６つの結合容量Ｃ０−Ｃ５および６つの入力スイ
ッチＳｏ′〜Ｓ５’を含む。

結合容量Ｃｏ−Ｃ５はすべて容量値Ｃを有する。

スイッチＳＯ′は入力ノード５０と入力ノード１４のい
ずれか一方を結合容量ＣＯの入力ノードへ接続する。ス
イッチＳｌ’　は入力ノード１５または人力ノード５０
のいずれか一方を結合容量ｃ１の入力ノードへ接続する
。スイッチＳ２’　は入力ノード１６またはアナログ電
圧印加端子６のいずれか一方を結合容量Ｃ２の人力ノー
ドへ接続する。スイッチＳ３’　は人力ノード１７およ
びアナログ電圧印加端子６のいずれか一方を結合容量ｃ
３の人力ノードへ接続する。スイッチＳ４’　は入力ノ
ード１８とアナログ電圧印加端子６のいずれか一方を結
合容ｊ；ｌｃ４の入力ノードへ接続する。

スイッチ８５′は入力ノード１９とアナログ入力端子印
加端子６のいずれか一方を結合容量ｃ５の入力ノードへ
接続する。結合容量Ｃ０−Ｃ５の出力ノードはノードＮ
５０を介して反転増幅器１１の入力部へ接続される。反
転増幅器１１の入力ノードＮ５０へは、スイッチＳ４を
介して、端子１２から与えられるバイアス電圧ＶＢが選
択的に与えられる。

この人力ノード１４および１５へはＲ／２Ｒ抵抗網１３
′からの出力参照電圧が印加される。入力ノード１６〜
１９へは抵抗ストリング１３がらの参照電圧または第２
の基準電圧が印加される。

第４図に示すコンパレータ群２ｂは第５図に示すコンパ
レータを６３個（２６−１−６３）含む。

第５図に示すコンパレータの参照電圧入力端子１４〜１
９と抵抗分圧器１ｂの参照電圧出力端子ＮＯ〜Ｎ６との
接続関係を第６図に一覧にして示す。

第６図に示すように、コンパレータの入力ノードは人力
ノード１４および１５と入力ノード１６〜１９の２つの
グループに分割される。入力ノード１４および１５へは
抵抗分圧器１ｂの参照電圧出力ノードＮＯ〜Ｎ２のいず
れかが接続される。

入力ノード１６〜１９へは抵抗分圧器の参照電圧出力ノ
ードＮ３ないしＮ６とＮＯのいずれかが接続される。

人力ノード１４および１５へはコンパレータの番号が１
つ小さくなるごとにその受ける参照電圧のレベルが１つ
低下する。入力ノード１６ないし１９へは、コンパレー
タの番号が４つ低下するごとにその与えられる参照電圧
のレベルが１つ低下する。次に動作について説明する。

まず第５図に示すコンパレータの動作について説明する
。この第５図に示すコンパレータも２段階で動作する。

まず第１段階において、スイッチＳ４が導通状態、スイ
ッチＳＯ′および８１′は第２の基準電圧入力端子５０
に、またスイッチ８２′〜Ｓ５’はアナログ入力電圧印
加端子６に接続される。これにより第１段階において反
転増幅器１１の人力ノードＮ５０に蓄積される電荷Ｑは
、Ｑ−４−Ｃ・　（Ｖ［１−Ｖｉ　ｎ）＋２・Ｃ−Ｖａ
・・・（１４） となる。

第２段階においては、スイッチＳ４はオフ状態、スイッ
チＳＯ′〜Ｓ５’　はそれぞれ対応の参照電圧印加入力
ノード１４〜１９に接続される。参照電圧入力ノード１
４〜１９に与えられる電圧を各々Ｖ１４〜Ｖ１９とする
と、この第２段階において反転増幅器１１の入力ノード
Ｎ５０に蓄積される電荷Ｑ′は、入力ノードＮ５０の電
圧をＶａとして、 Ｑ’−６−Ｃ−Σ（Ｖａ−Ｖ　ｊ）　−（１５）となる
。電荷の保存則よりＱ−Ｑ’であるので、式（１４）お
よび（１５）より、 Ｖ　ａ　＝ＶＢ　＋　（４／　６）　　（Σ（Ｖｊ／４
）ｌＩｒ呻 −Ｖｉｎ）・・・（１６） が得られる。この第２段階における反転増幅器１１のバ
イアス電圧Ｖａからの電圧偏差ΔＶ　（−ＶａＶＢ）は
コンパレータごとに異なる。各コンパレータにおけるこ
の電圧偏差ΔＶを第６図に示す。この第６図に示す表か
ら明らかなように、各コンパレータの反転増幅器１１の
入力ノードＮ５０のバイアス電圧ｖＢからの電圧偏差Δ
Ｖｋは、ΔＶｋ−（４／６）（（（ｋ＋１）／６４）−
Ｖｒｅｆ−Ｖｉｎｌ　−（１７） となる。ここでｋはコンパレータの番号を示す。

したがって、この式（１７）から、本来必要とされる電
圧変化（（（ｋ＋１）／６４）　・Ｖｒｅ　ｆ−Ｖｉｎ
）の４／６倍の電圧変化ΔＶｋが得られる。これにより
第２図に示すコンパレータの構成の場合の４倍の電圧偏
差を得ることができる。

第４図および第５図に示すＡ／Ｄ変換器は、２ビツト分
（４レヘル）のストリング抵抗網１３と、このストリン
グ抵抗網１３のレベルをさらに２ビツト分圧する結合容
量Ｃ２〜Ｃ５と、２ビツト分のＲ／２Ｒ抵抗網および結
合容量対（ＣＯ，ＣＩ）を用いて、合計６ビツトの分解
能を実現している。

この６ビツトの分解能を持つＡ／Ｄ変換器は第４図およ
び第５図に示す構成に限定されず種々の変型例により実
現することができる。

第７図は６ビツトの分解能を有するＡ／Ｄ変換器の変更
例の構成を示す図である。第７図に示すＡ／Ｄ変換器は
、第１の基準電圧印加端子４とノードＮ４との間に直列
に接続される抵抗Ｒ４〜Ｒ１０からなる抵抗ストリング
３３と、ノードＮ４と第２の基準電圧印加端子５との間
に設けられるＲ／２Ｒ抵抗網３３′とを含む。抵抗Ｒ４
〜Ｒ１０の各々は抵抗値ｒを有する。したがって、この
抵抗ストリング３３の各ノードＮ４〜Ｎ１０からは、ノ
ードＮ４に付随する合成インピーダンスがｒのため、第
１の基準電圧Ｖｒｅｆを１／８．２／８．３／８．４／
８．５／８．６／８、および７／８倍した電圧が参照電
圧として出力される。

Ｒ／２Ｒ抵抗網３３′はノードＮＯとＮ４との間に直列
に接続される抵抗ＲＯ〜Ｒ３と、ノードＮ２．Ｎ３およ
びＮ４と第２の基準電圧印加端子５との間に接続される
抵抗Ｒ１１，Ｒ１２およびＲ１３を含む。抵抗ＲＯ〜Ｒ
３の抵抗値はｒであり、抵抗Ｒ１１〜Ｒ１３の抵抗値は
２ｒである。

このノードＮ１〜Ｎ３からは、基準電圧印加端子４およ
び５の間の電圧差を１／６４．１／３２、および１／１
６倍した電圧が参照電圧として出力される。

第８図は第７図に示すＡ／Ｄ変換器に用いられるコンパ
レータの構成を示す図である。第８図においてコンパレ
ータは、４個の結合容量ＣＯ〜Ｃ３と、４個のスイッチ
ＳＯ〜Ｓ３と、バイアス電圧ｖ［１を反転増幅器１１の
入力ノードＮ５０へ印加するためのスイッチＳ４を含む
。スイッチＳＯは、第２の基準電圧入力ノード５０と参
照電圧入力ノード３７のいずれかを結合器ＩＣＯの入力
ノードに接続する。スイッチＳ１は第２の基準電圧入力
ノード５０と参照電圧入力ノード３８のいずれかを結合
器ｆｆ１Ｃ１の入力ノードへ接続する。スイッチＳ２は
入力ノード５０と人力ノード３９のいずれか一方を結合
器ｆｆ１ｃ２の入力ノードへ接続する。スイッチＳ３は
アナログ入力電圧印加端子６と入力ノード４０のいずれ
か一方を結合容量Ｃ３の入力ノードへ接続する。スイッ
チＳ４は反転増幅器１１の人力ノードＮ５０へ端子１２
を介して与えられるバイアス電圧Ｖらを選択的に伝達す
る。

入力ノード３７へは、参照電圧出力ノードＮ１またはＮ
Ｏが接続される。入力ノード３８には、参照電圧出力ノ
ードＮ２またはＮＯが接続される。

入力ノード３９には参照電圧出力ノードＮ３またはＮＩ
Ｏが接続される。入力ノード４０には参照電圧出力ノー
ドＮＯ，Ｎ４〜ＮＩＯのいずれかが接続される。コンパ
レータ群２Ｃは、この第８図に示すコンパレータを６３
個含む。この接続形態では、入力ノード４０に参照電圧
出力ノードＮ１０が接続される場合、それに対応して入
力ノード３７〜３９へは出力ノードＮ０−Ｎ３が順次電
圧レベルがルベル低下するように接続される。この人力
ノード３７〜３９に対する接続関係が入力ノード４０に
接続される出力ノード個々に対して繰返される。最大の
参照電圧の組合わせはＮ１０、Ｎ３、Ｎ２およびＮ１で
あり、最小の参照電圧の組合わせはＮ０１ＮＯ１ＮＯ１
およびＮ１である。

これにより、抵抗ストリングは３ビツトすなわち８レベ
ルの分解能を受持ち、Ｒ／２Ｒ抵抗網３３′お、さび結
合容量ＣＯ〜Ｃ２の組が３ビツト、すなわち８レベルの
分解能を受持ち、合計６ビツトの分解能（６４レベル）
のＡ／Ｄ変換器が実現される。

一般に、Ｌビット分の分解能に寄与する抵抗ストリング
と、この抵抗ストリングの分解レベルをさらにｍビット
に分圧する結合容量と、ｎビットの分解能に寄与するＲ
／２Ｒ抵抗網および結合容量の組（第５図参照）を用い
て合計（Ｑ　＋ｍ　＋　ｎ　）ビットのＡ／Ｄ変換を行
なう場合、 抵抗ストリングに必要とされる抵抗の数：２９１、 Ｒ／２Ｒ抵抗網で必要とされる抵抗値ｒの抵抗数：ｎ＋
１、 Ｒ／２Ｒ抵抗網で必要とされる抵抗値２ｒの抵抗数：ｎ
−１、 抵抗ストリングの参照電圧出力ノードに接続される結合
容量の数：２″ Ｒ／２Ｒ抵抗網の参照電圧出力ノードに接続される結合
容量の数：ｎ となる。抵抗値２ｒを有する抵抗を抵抗値ｒを有する抵
抗２個と換算した場合においても、必要とされる抵抗の
総数は（２’　　＋３ｎ−２）となり、必要とされる容
量の総数は（２′″＋１）となる。

この場合、第１図および第２図に示すＡ／Ｄ変換器の構
成に比べて素子数が増加するものの、反転増幅器１１の
入力ノードＮ５０における電圧減衰率が２′″／（２″
″＋ｎ）となり、第１図および第２図に示すＡ／Ｄ変換
器の電圧減衰率１／ｎに比べて大幅に改良される。また
この第４図、第５図、第７図および第８図に示す構成の
Ａ／Ｄ変換器の構成素子数は第９図および第１０図に示
す従来のＡ／Ｄ変換器の素子数に比べてはるかに少ない
。

し発明の効果〕 以上のように、この発明によれば、２種類の抵抗値から
なる抵抗網を用いて２進重みづけ（１／２ｆｉ）した電
圧を発生し、この電圧を参照電圧としてアナログ入力電
圧信号をデジタル信号に変換するように構成したので、
少ない素子数でＡ／Ｄ変換器を構成することかでき、小
占有面積で安価かつ高精度のＡ／Ｄ変換器を得ることか
できる。

特に、抵抗の直列体からなる抵抗ストリングと抵抗網と
を用いて参照電圧発生回路を構成すれば、コンパレータ
群に含まれる反転増幅器の電圧偏差の低減を解消するこ
とができ、より高精度のＡ／Ｄ変換器を得ることができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＡ／Ｄ変換器の構成
を示す図である。第２図は第１図に示すＡ／Ｄ変換器に
用いられるコンパレータの構成を示す図である。第３図
は第１図および第２図に示す抵抗分圧器とコンパレータ
の各ノードの接続関係およびコンパレータの反転増幅器
の入力ノードにおける電圧偏差を一覧にして示す図であ
る。第４図はこの発明の他の実施例であるＡ／Ｄ変換器
の構成を示す図である。第５図は第４図に示すＡ／Ｄ変
換器に用いられるコンパレータの構成を示す図である。 第６図は第４図および第５図に示す抵抗分圧器およびコ
ンパレータの各ノードの接続関係およびコンパレータに
含まれる反転増幅器の入力ノードにおける電圧偏差を一
覧にして示す図である。第７図はこの発明のさらに他の
実施例であるＡ／Ｄ変換器の構成を示す図である。第８
図は第７図に示すＡ／Ｄ変換器に用いられるコンパレー
タの構成を示す図である。第９図は従来のＡ／Ｄ変換器
の構成を示す図である。第１．０図は第９図に示す従来
のＡ／Ｄ変換器のコンパレータの構成を示す図である。 第１１図は第９図および第１０図に示す抵抗分圧器およ
びコンパレータの各ノードの接続関係およびコンパレー
タに含まれる反転増幅器の入力ノードにおける電圧偏差
を一覧にして示す図である。 図において、１、ｌａ、ｌｂおよび１ｃは抵抗分圧器、
２．２ａ、２ｂおよび２ｃはコンパレータ群、３はエン
コーダ、４は第１の基準電圧印加端子、５は第２の基準
電圧印加端子、７〜１０．１４〜１９．３７〜４０．５
０はコンパレータの参照電圧入力端子、６はアナログ入
力電圧印加端子、１３．３３は抵抗ストリング、１３’
　　　３３′はＲ／２Ｒ抵抗網、ＮＯ〜Ｎ１０は参照電
圧出力ノードである。 なお、各図中、同一符号は同一または相当部分を示す。 第１図 特許出願人　三菱電機株式会社　　　　−７第２図 ム ＣＬに 第４図 第３図 たアｆし 大　１↓ＴべＴ　Ｎｏ　？　％、味する。 第５図 ＄６図 丁；ｒ；’Ｌ　　ｆ　　体　Ｎｏ　　＞ｔｇ、ｖ＋ｉる
。 第８図 第７図 第１１図 手続補正書（自発） 平成３年７月３０日 事件の表示 発明の名称 ３、補正をする者 事件との関係 住所 名称 代表者 ４、代理人 住所 平成２年特許願第１６７２８４号 Ａ／Ｄ変換器

Claims (2)

【特許請求の範囲】
1. （１）アナログ信号をデジタル信号に変換するための回
   路装置であって、 第１の基準電圧供給ノードと第２の基準電圧供給ノード
   との間に設けられた抵抗網回路からなり、抵抗の接続ノ
   ードを出力ノードとして、前記第１の基準電圧と前記第
   ２の基準電圧との差を１／２＾ｎ倍（ｎは自然数）した
   電圧信号を発生する手段、および 各々が、前記電圧信号発生手段の出力ノードの所定の組
   からの電圧信号を参照電位として前記アナログ信号を２
   値化処理する複数の処理手段を含む、Ａ／Ｄ変換器。
2. （２）アナログ信号をデジタル信号に変換するための回
   路装置であって、 第１の基準電圧供給ノードと第１のノードとの間に設け
   られた第１の抵抗網回路からなり、抵抗の接続ノードを
   出力ノードとして、前記第１の基準電圧供給ノードと前
   記第１のノードとの間の電圧差を等分割した電圧信号を
   発生する第１の電圧信号発生手段、 前記第１のノードと第２の基準電圧供給ノードとの間に
   設けられた第２の抵抗網回路からなり、抵抗の接続ノー
   ドを出力ノードとして、前記第１のノードと前記第２の
   基準電圧供給ノードとの間の電圧差を１／２＾ｎ倍（ｎ
   は自然数）した電圧信号を発生する第２の電圧信号発生
   手段、および各々が前記第１および第２の電圧発生手段
   の出力ノードの所定の組からの電圧信号を参照電位とし
   て前記アナログ信号を２値化処理する複数の処理手段を
   含む、Ａ／Ｄ変換器。