JPH0454643A - パリティ生成およびチェック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ パリティ生成およびパリティチェックを行う回路に関し
、 パリティ生成用回路とパリティチェック用回路とを同一
の回路９部品を用いて構成した際に、回路１部品の故障
に対しても、検出を行うことが可能なようにすることを
目的とし、 ２人力信号に対応して設けられそれぞれの入力信号の偶
数パリティまたは奇数パリティを検査して出力を発生す
るパリティビット発生回路と、該両パリティビット発生
回路の出力の一致を検出するＥＸ−ＮＯＲ回路とを有し
、パリティ生成時、該ＥＸ−ＮＯＲ回路の出力をパリテ
イ生成として送出し、パリティチェック時、パリテイ生
成を一方のパリティピント発生回路の入力に追加すると
ともに、前記ＥＸ−ＮＯＲ回路の出力をパリティエラー
として出力するパリティ生成およびチェック回路におい
て、前記両パリティビット発生回路の入力にそれぞれセ
レクタを設け、２人力信号の一部をパリティ生成時とパ
リティチェック時とで互いに入れ替えることによって構
成する。

〔産業上の利用分野〕

本発明はパリティ生成およびパリティチェックを行う回
路に係り、特にパリティ生成用回路とパリティチェック
用回路との回路９部品を共用するようにしたパリティ生
成およびチエｙり回路に関するものである。

コンピュータ装置やデータ通信装置等のように論理回路
を使用して構成される装置においては、記憶素子や記憶
媒体へのデータの書き込み、読み出しを行う際に、デー
タのエラーを検出する方法として、パリティチェック方
式が多く用いられている。

またパリティチェック方式は、データの送信や受信を行
う際におけるエラーを検出する方法としても、広く用い
られている。

このようなパリティチェック方式を用いる場合のパリテ
ィ生成用回路と、パリティチェック用回路とは、その回
路９部品を共用できるものであることが要望される。

〔従来の技術〕

パリティチェック方式は、データバス、アドレスバスま
たは誤り検出を行いたいある範囲の信号線等の値に対し
て別に一つの信号線を付加し、その信号線の値は、対象
とするある範囲の信号線に含まれる「１」の数が偶数の
とき１とするか、または奇数のとき１とするものである
。前者は奇数パリティ方式と呼ばれ、後者は偶数パリテ
ィ方式と呼ばれている。

このパリティ値を含んだデータを読み書きすることによ
って、もしも素子の故障等でデータの１ビツトが変化し
た場合には、このパリティ値も変化するので、データの
読み書きの前後で、パリティ値を比較することによって
、データの正常性を確認することができる。

第３図はパリティ生成用回路の構成例を示したものであ
る。１１．１２はデータバス等であって、パリティを生
成するもととなる信号線である。１３はパリテイ生成線
である。１４．１５はパリティビット発生回路を示し、
工６は排他的論理和の否定出力（ＥＸ−ＮＯＲ）回路で
ある。

また第４図はパリティビット発生回路の構成例を示した
ものであり、第５図は第４図のパリティビット発生回路
の機能を示したものである。

第４図に示されたパリティビット発生回路は、第５図に
示されるように、入力Ａ−１におけるｒｌ、の数が偶数
のとき偶数パリティビット（ＥＶ）が「１」、奇数パリ
ティピッ）　Ｃ０Ｄ）がｒ□、となり、入力Ａ−１にお
ける「１」の数が奇数のとき偶数パリティビット（ＥＶ
）が「０」。

奇数パリティビット（ＯＤ）が「１」となるものである
。

第３図に示されたパリティ生成回路においては、パリテ
ィビット発生回路１４．１５によってそれぞれ信号線１
１．１２のデータの偶数パリティピッ）　（ＥＶ）を発
生する。そしてＥＸ−ＮＯＲ回路６によって両者の一致
を検出して、一致したとき、パリテイ生成線１３に１の
パリテイ生成を送出する。

また第６図は、パリティチェック用回路の構成例を示し
たものである。１１．１２はデータバス等であって、パ
リティ生成側においてパリティを生成するもととなった
信号線である。１３はパリティ生成側からのパリテイ生
成線である。１４゜１５は第３図に示されたものと同様
のパリティビット発生回路を示し、１７はパリティエラ
ー出力線である。

第６図において、パリティビット発生回路１４は、信号
線１１のデータの偶数パリティビット（ＥＶ）を発生し
、パリティビット発生回路１５は、信号線１２のデータ
とパリテイ生成線１３のデータとの偶数パリティピッ）
　（ＥＶ）を発生する。そしてＥＸ−ＮＯＲ回！１６に
よって両者の一致を検出して、不一致または一致に応じ
て、０（パリティエラーなし）または１（パリティエラ
ーあり）となるパリティチェック結果をパリティエラー
出力線１７に発生する。

第３図および第６図に示されるように、パリティ生成用
回路とパリティチェック用回路とは、同じ部品を使用し
て構成されている。そこで同一部品を共用してパリティ
生成用回路とパリティチェック用回路とを構成すること
が考えられる。

第７図は従来のパリティ生成およびチェック回路を示し
たものであって、第３図および第６図におけると同じも
のを同じ番号で示し、１８．１９はアンド回路、２０は
ゲート回路、２１はデータ等の方向を制御する方向制御
信号線である。

方向制御信号線２１には、例えばパリティ生成時にＯが
与えられ、パリティチェック時に１が与えられる。従っ
てパリティ生成時には、アンド回路１８．１９はオフと
なり、ゲート回路２０がオンとなることによって、パリ
ティビット発生回路１４．１５およびＥＸ−ＮＯＲ回路
１６は第３図の場合と同様に接続され、発生したパリテ
ィビットは、ゲート回！２０を経てパリテイ生成線１３
に送出される。

パリティチェック時には、アンド回路１８．１９がオン
になり、ゲート回路２０がオフになることによって、パ
リティビット発生回路１４．１５およびＥＸ−ＮＯＲ回
路１６は第６図の場合と同様に接続され、パリティチェ
ック結果の出力がアンド回路１９を経てパリティエラー
出力線１７に発生する。

〔発明が解決しようとする課題〕

パリティチェック方式は、データ等の値が素子の故障や
信号線の断線等により変化したことを検出する方法であ
るが、第７図に示されたようにパリティの生成とチェッ
クとを、同一の回路９部品を共通使用して行うようにし
た場合、故障の検出を行うことが出来ない場合がある。

例えば、データを記憶素子に書き込む際に、パリティ生
成およびチェック回路が故障して誤ったパリティ値を書
き込んだ場合には、そのデータの読み出し時には、同じ
状態でパリティチェック回路が動作して誤ったパリティ
チェックを行うので、読み出したパリティ値とチェック
したパリティ値とが一致する。従ってこの場合は、パリ
ティエラーなしを示す出力が発生し、誤り検出を行うこ
とができないという問題がある。

例えば、パリティ生成およびチェック回路の出力である
パリティ値が、固定値になってスタックした場合、すな
わち入力データの値に関係なく固定値となった場合には
、入力データの値に無関係にパリティ値が発生し、デー
タの書き込みと読み取りのパリティ値が常に一致して、
誤り検出を行うことができなくなってしまう。

本発明はこのような従来技術の課題を解決しようとする
ものであって、パリティ生成用回路とパリティチェック
用回路とを同一の回路２部品を用いて構成したパリティ
生成およびチェック回路において、回路１部品の故障に
対しても、検出を行うことが可能なパリティ生成および
チェック回路を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の原理的構成を示したものである。

本発明は、２人力信号に対応して設けられたパリティビ
ット発生回路１．２によって、それぞれの入力信号の偶
数パリティまたは奇数パリティを検査して出力を発生し
、ＥＸ−ＮＯＲ回路３によって両パリティビット発生回
路１．２の出力の一致を検出することによって、パリテ
ィ生成時には、ＥＸ−ＮＯＲ回路３の出力をパリテイ生
成として送出し、パリティチェック時には、パリテイ生
成を一方のパリティビット発生回路の入力に追加すると
ともに、ＥＸ−ＮＯＲ回路３の出力をパリティエラーと
して出力するパリティ生成およびチェック回路において
、両パリテイビット発生回路の入力にそれぞれ設けられ
たセレクタ４，５によって、２人力信号の一部をパリテ
ィ生成時とパリティチェック時とで互いに入れ替えるよ
うにしたものである。

また本発明は、上述の場合に、セレクタ４．５によって
、２人力信号の全部をパリティ生成時とパリティチェッ
ク時とで互いに入れ替えるようにしたものである。

さらに本発明は、２人力信号に対応して設けられたパリ
テイビット発生回路１，２によって、それぞれの入力信
号の偶数パリティまたは奇数パリティを検査し、ＥＸ−
ＮＯＲ回路３によって両パリティビット発生回路１．２
の出力の一致を検出し、両パリティビット発生回路１，
２の入力に設けられたセレクタ４．５によって２人力信
号の一部または全部をパリティ生成時とパリティチェッ
ク時とで互いに入れ替え、パリティ生成時、第１のゲー
ト回路６によってＥＸ−ＮＯＲ回路３の出力をパリテイ
生成として送出し、パリティチェック時、第２のゲート
回路７によってパリテイ生成を一方のパリティビット発
生回路の入力に追加し、第３のゲート回路８によってＥ
Ｘ−ＮＯＲ回路３の出力をパリティエラーとして出力す
るようにしたものである。

〔作用〕

２人力信号の偶数パリティまたは奇数パリティを検査し
て出力を発生して、この両出力の一致を検出するように
し、パリティ生成時、一致検出結果の出力をパリテイ生
成として送出し、パリティチェック時、パリテイ生成を
一方のパリティビット発生回路の入力に追加してパリテ
ィの検査を行って、一致検出結果の出力をパリティエラ
ーとして出力するとともに、２人力信号の一部または全
部をパリティ生成時とパリティチェック時とで互いに入
れ替えるようにしたので、パリティ生成用回路とパリテ
ィチェック用回路とを同一の回路。

部品を用いて構成したパリティ生成およびチェック回路
において、回路２部品の故障に対しても、検出を行うこ
とが可能となる。

〔実施例〕

第２図は本発明の一実施例を示したものであって、パリ
ティ生成およびチェック回路の構成例を示している。図
中、第７図におけると同じものを同じ番号で示し、２２
．２３はセレクタ、２４はインバータ、２５は信号線１
１中の２本の信号線、２６は信号線１２中の２本の信号
線、２７は信号線１１中の６本の信号線、２８は信号線
ｌｌ中の６本の信号線を表している。

セレクタ２２．２３は、制御入力Ｓの値に応じて出力Ｙ
に入力ＡまたはＢの値を出力する。第２図の実施例では
、Ｓ＝ＯのときＹ＝Ａ、Ｓ＝１のときＹ＝Ｂとする。

パリティ生成時には、方向制御信号線２１が０となる。

この状態ではセレクタ２２のＳ入力は１となり、Ｙ出力
は入力Ｂの値となる。セレクタ２３のＳ入力はＯとなり
、Ｙ出力は入力Ａの値となる。

パリテイビット発生回路１４は、信号線１１の中の６本
と信号線１２の中の２本とからパリティビットを生成す
る。パリティビット発生回路１５は、信号線１１の中の
２本と信号線１２の中の６本とからパリティビットを生
成する。

パリテイビット発生回路１４．１５のパリティ出力から
、ＥＸ−ＮＯＲ回路１６で一致をとられることによって
、総合したパリティ値がゲート回路２０を経てパリテイ
生成線１３に送出される。

パリティチェック時には、方向制御信号線２１が１とな
る。この状態ではセレクタ２２のＳ入力はＯとなり、Ｙ
出力は入力Ａの値となる。セレクタ２３のＳ入力は１と
なり、Ｙ出力は入力Ｂの値となる。

パリティビット発生回路１４は、信号線１１の８本から
パリティビットを生成する。パリティビット発生回路１
５は、信号線１２の８本と、アンド回路１８を経て入力
されたパリテイ生成線１３のパリティ値とから、パリテ
ィビットを生成する。

パリティビット発生回路１４．１５のパリティ出力から
、ＥＸ−ＮＯＲ回路１６で一致をとられることによって
、総合したパリティ値がアンド回路１９を経てパリティ
エラー出力線１７に送出される。

アンド回路１９のパリティエラー出力は、信号線１１．
１２とパリテイ生成線１３から作成されるパリティ値で
あり、すべて正常な値であれば、０となる。

いま、パリティ生成およびチェック回路の故障の例とし
て、例えば、パリティビット発生回路１４が故障して、
出力が常時０になったとする。このとき、信号線２５の
値が（０，０）、信号線２６の値が（１，Ｏ）、信号線
２７の値が（００００００）、信号線２８の値が（００
００００）であったとして、各信号の値を考える。

方向制御信号線２１がＯのとき、パリティビット発生回
路１４の入力は（１０００００００）、パリティビット
発生回路１４の出力はＥＶ＝０となるが、パリティビッ
ト発生回路１４を故障と仮定しているので、パリティビ
ット発生回路１４の出力はもともとＥＶ＝Ｏである。

パリティビット発生回路１５の入力は（０００００００
０）、パリティビット発生回路１５の出力はＥＶ＝１と
なる。従ってＥＸ−ＮＯＲ回路１７の出力がＯとなるの
で、パリティエラー出力線１７の値はＯとなり、パリテ
イ生成線１３の値も０となる。

このとき、同じデータとパリティ値であって、方向制御
信号線２１が１のときは、パリティビット発生回路１４
の入力は（００００００００）、パリティビット発生回
路１４の出力は、ＥＶ＝１となる。しかしながらパリテ
ィビット発生回路１４を故障と仮定しているので、出力
はＥＶ＝Ｑである。

パリティビット発生回路１５の入力は（１００００００
０）とパリティ値の０であって、パリティビット発生回
路１５の出力はＥＶ＝０となる。

従ってＥＸ−ＮＯＲ回路１６の出力はｌとなり、パリテ
ィエラー出力線１３が１となって、エラーがあったこと
がわかる。

同じデータを第７図に示された従来の回路に当てはめる
と、第７図において方向制御信号線２１がＯのとき、パ
リティビット発生回路１４の入力は（００００００００
）、出力はＥＶ＝１となる筈であるが、パリティビット
発生回路１４の故障によって出力はＥＶ＝０となる。

パリティビット発生回路１５の入力は（１０゜００００
０）とアンド回路１８からの０であり、出力はＥＶ＝Ｏ
となる。このときＥ　Ｘ　−Ｎ　ＯＲ回路１６の出力は
１となり、パリテイ生成線１３の値はｌとなる。そして
方向制御信号線２１が１のとき、パリティビット発生回
路１４の入力は（００００００００）であり、出力は故
障によりＥＶ＝０となる。パリティビット発生回路１５
の入力は（１０００００００）とパリテイ生成線１３の
値１から、ＥＶ＝１となる。

従って、ＥＸ−ＮＯＲ回路１６の入力は（０゜１）であ
り、出力は０となって、パリティエラー・出力線１７の
値はＯとなり、エラーを検出しないことになる。このよ
うな結果になるのは、故障したパリティビット発生回路
１４をパリティ生成用回路とパリティチェック用回路と
で、同じデータ入力で使用しているためである。

なお以上の実施例は偶数パリティの場合について説明し
たが、本発明はこれに限るものでなく、奇数パリティの
場合にも適用できるものであることはいうまでもない。

〔発明の効果〕

以上説明したように本発明によれば、同一の回路１部品
をパリティ生成用回路とパリティチェック用回路とに使
用したパリティ生成およびチェック回路において、回路
９部品の故障に対しても、検出を行うことが可能となる
ので、パリティ生成およびチェック回路の信顛性を向上
させることができるようになる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、第３図はパリティ生成用回路の構
成例を示す図、第４図はパリティビット発生回路の構成
例を示す図、第５図は第４図のパリティビット発生回路
の機能を示す図、第６図はパリティチェック用回路の構
成例を示す図、第７図は従来のパリティ生成およびチェ
ック回路を示す図である。 １．２はパリティビット発生回路、３はＥＸ−ＮＯＲ回
路、４，５はセレクタ、６，７．８はゲート回路である
。 第４図 第５図

Claims (3)

【特許請求の範囲】
1. （１）２入力信号に対応して設けられそれぞれの入力信
   号の偶数パリテイまたは奇数パリテイを検査して出力を
   発生するパリテイビット発生回路（１，２）と、該両パ
   リテイビット発生回路（１，２）の出力の一致を検出す
   るＥＸ−ＮＯＲ回路（３）とを有し、パリテイ生成時、
   該ＥＸ−ＮＯＲ回路（３）の出力をパリテイ信号として
   送出し、パリテイチェック時、パリテイ信号を一方のパ
   リテイビット発生回路の入力に追加するとともに、前記
   ＥＸ−ＮＯＲ回路（３）の出力をパリテイエラーとして
   出力するパリテイ生成およびチェック回路において、 前記両パリテイビット発生回路の入力にそれぞれセレク
   タ（４，５）を設け、２入力信号の一部をパリテイ生成
   時とパリテイチェック時とで互いに入れ替えるようにし
   たことを特徴とするパリテイ生成およびチェック回路。
2. （２）前記セレクタ（４，５）が、２入力信号の全部を
   パリテイ生成時とパリテイチェック時とで互いに入れ替
   えるようにしたことを特徴とする請求項第１項記載のパ
   リテイ生成およびチェック回路。
3. （３）２入力信号に対応して設けられそれぞれの入力信
   号の偶数パリテイまたは奇数パリテイを検査して出力を
   発生するパリテイビット発生回路（１，２）と、 該両パリテイビット発生回路（１，２）の出力の一致を
   検出するＥＸ−ＮＯＲ回路（３）と、前記両パリテイビ
   ット発生回路の入力にそれぞれ設けられ、２入力信号の
   一部または全部をパリテイ生成時とパリテイチェック時
   とで互いに入れ替えるセレクタ（４，５）と、 パリテイ生成時、前記ＥＸ−ＮＯＲ回路（３）の出力を
   パリテイ信号として送出する第１のゲート回路（６）と
   、 パリテイチェック時、パリテイ信号を一方のパリテイビ
   ット発生回路の入力に追加する第２のゲート回路（７）
   と、 パリテイチェック時、前記ＥＸ−ＮＯＲ回路（３）の出
   力をパリテイエラーとして出力する第３のゲート回路（
   ８）とを備えたことを特徴とするパリテイ生成およびチ
   ェック回路。