JPH0438795A - Amplifier circuit - Google Patents
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- JPH0438795A JPH0438795A JP2145714A JP14571490A JPH0438795A JP H0438795 A JPH0438795 A JP H0438795A JP 2145714 A JP2145714 A JP 2145714A JP 14571490 A JP14571490 A JP 14571490A JP H0438795 A JPH0438795 A JP H0438795A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は増幅回路に関し、特に半導体メモリにおいてメ
モリセルからのデータを増幅する増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an amplifier circuit, and more particularly to an amplifier circuit for amplifying data from memory cells in a semiconductor memory.
従来、半導体メモリ、特に半導体スタテイ、りRAMに
おいては、メモリセルからのデータを増幅する種々の増
幅回路が提案されている。Conventionally, various amplification circuits for amplifying data from memory cells have been proposed for semiconductor memories, particularly semiconductor state RAMs.
第4図は従来の代表的な増幅回路の一例を示す回路図で
ある。FIG. 4 is a circuit diagram showing an example of a typical conventional amplifier circuit.
この増幅回路は、互いに相補の関係にある入力信号IN
、INをNチャネル型のトランジスタQ3、Q4のゲ
ートで受け、1対のPチャネル型のトランジスタQl、
Q2の電流iラー効果により電圧増幅率を改善する、い
わゆるカレントハラ−型の増幅回路である。This amplifier circuit uses input signals IN which are complementary to each other.
, IN are received by the gates of N-channel transistors Q3 and Q4, and a pair of P-channel transistors Ql,
This is a so-called current Haller type amplifier circuit that improves the voltage amplification factor by the current Haller effect of Q2.
次に、この回路の動作について第5図を参照して説明す
る。Next, the operation of this circuit will be explained with reference to FIG.
この回路において、電源電圧■ccは5■、入力信号I
N、INはそれぞれ、例えば5V(または4.7V)、
4.7V(tたfd5V)+!:&っ”Cいる。In this circuit, the power supply voltage ■cc is 5■, and the input signal I
N and IN are each, for example, 5V (or 4.7V),
4.7V (tfd5V)+! : &c “C is here.
即ち、第5図に示すVi 、△Viはそれぞれ4.7V
、0.3Vである。That is, Vi and △Vi shown in FIG. 5 are each 4.7V.
, 0.3V.
まず、トランジスタQ4のID−VDS特性(ドレイン
電流−ドレイン・ノース間電圧特性)は、ゲート・ソー
ス間電圧VGSが入力信号INと同一テアルカラ、IN
=Vi+△Vi (=sv)、INvi(=4.7V)
のそれぞれの場合、第5図の実線で示された特性になる
。First, the ID-VDS characteristics (drain current-drain-to-north voltage characteristics) of transistor Q4 are such that the gate-source voltage VGS is the same as the input signal IN, and IN
=Vi+△Vi (=sv), INvi (=4.7V)
In each case, the characteristics are shown by the solid line in FIG.
一方、トランジスタQ2の特性は、電流ξラー効果によ
りトランジスタQ3と同様の特性が得られるため、点線
で示された特性になる。On the other hand, the characteristics of the transistor Q2 are the same as those of the transistor Q3 due to the current ξler effect, so the characteristics are shown by the dotted line.
従ってIN)INの場合、トランジスタQ4の電流が小
さくなりトランジスタQ2の電流が大きくなるが、逆に
IN(INの場合、トランジスタQ4の電流が大きくな
りトランジスタQ2の電流が小さくなることがわかる。Therefore, it can be seen that in the case of IN)IN, the current of the transistor Q4 becomes small and the current of the transistor Q2 becomes large, but conversely, in the case of IN(IN), the current of the transistor Q4 becomes large and the current of the transistor Q2 becomes small.
尚、IN)INの時のトランジスタQ4.Q2の各特性
の交点の電圧が出力信号OUTの高レベルの電圧VOH
であり、逆にIN(INの時の交点の電圧が出力信号O
UTの低レベルの電圧voLである。電圧VoH9■o
Lはそれぞれ、例えば3V。Note that the transistor Q4 when IN) is IN. The voltage at the intersection of each characteristic of Q2 is the high level voltage VOH of the output signal OUT.
, and conversely, the voltage at the intersection when IN (IN) is the output signal O
This is the low level voltage voL of the UT. Voltage VoH9■o
Each L is, for example, 3V.
2Vとなる。It becomes 2V.
ところで、電圧voH9vOLの差電圧Δ■oを入力信
号IN 、INの差電圧ΔViで割った値がこの増幅回
路の電圧増幅率Gvであるから、前述の値から、電圧増
幅率Gvは次式の様に計算され、およそ3.3になる。By the way, the value obtained by dividing the voltage difference Δ■o between the voltages voH9vOL by the voltage difference ΔVi between the input signals IN and IN is the voltage amplification factor Gv of this amplifier circuit, so from the above value, the voltage amplification factor Gv can be expressed by the following equation. It is calculated as follows and becomes approximately 3.3.
上述した従来の増幅回路は、入力信号IN 、 INを
受けるトランジスタQ3.Q4のゲート・ソース間電圧
VCSが一方は4.7■、他方は5■と近い値であるた
め、電流の変化もまた小さく、従って電圧増幅率Gvも
高々3程度しかとれず、出力信号OU’ll”の高レベ
ル、低レベルの差が小さいという欠点がある。The conventional amplifier circuit described above includes transistors Q3 . Since the gate-source voltage VCS of Q4 is close to 4.7■ on one side and 5■ on the other, the change in current is also small, so the voltage amplification factor Gv can only be about 3 at most, and the output signal OU The disadvantage is that the difference between the high and low levels of 'll' is small.
本発明の目的は、出力信号の高レベル、低レベルの差を
大きくすることができる増幅回路を提供することにある
。An object of the present invention is to provide an amplifier circuit that can increase the difference between high and low levels of output signals.
本発明の増幅回路は、互いに相補の関係にめる第1及び
第2の入力信号をそれぞれ所定のレベルだけシフトさせ
る第1及び第2のレベルシフト回℃
路倉、第1及第2の入力端を備えこれら第1及び第2の
入力端に前記第1及び第2のレベルシフト回路の出力信
号をそれぞれ対応して入力するカレントミラー型の増幅
部とを有している。The amplifier circuit of the present invention includes first and second level shift circuits that shift first and second input signals, which are complementary to each other, by predetermined levels, respectively. and a current mirror type amplifying section which inputs the output signals of the first and second level shift circuits into the first and second input terminals respectively.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の第Iの実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
この実施例は、ゲート、ドレインを共通接続しンースに
入力信号INを入力するPチャネル型のトランジスタQ
5、及びンースを接地しドレインをトランジスタQ5の
ドレインと接続しゲートに電源電圧Vccを印加するN
チャネル型のトランシタQ6を備え、入力信号INのレ
ベルをトランジスタQ5のしきい値電圧分だけ低下させ
る第1のレベルシフト回路2人と、ゲート、ドレインを
共通接続しンースに入力信号INを入力するPチャネル
型のトランジスタQ7、及びンースを接地しドレインを
トランジスタQ7のドレインと接続しゲートに電源電圧
VCCを印加するNチャネル型のトランジスタQ8を備
え、入力信号INのレベルをトランジスタQ7のしきい
値電圧分だけ低下させる第2のレベルシフト回路2Bと
、ンースに電源電圧VCCを印加しゲートにレベルシフ
ト回路2A+2Bの出力信号をそれぞれ対応して入力す
るPチャネル型のトランジスタQl、Q2、ンースを接
地しドレイン、ゲートをトランジスタQlヒ
のドレインに接続するNチャネル型のトランジスタQ3
.及びンースを接地しドレインをトランジスタQ2のド
レインと接続してこれを出力端とし辻
ゲートをトランジスタQ3のゲート、ドレインを接続す
るNチャネル型のトランジスタQ4を備えたカレントハ
ラ−型の増幅部lとを有する構成となっている。This embodiment uses a P-channel transistor Q whose gate and drain are commonly connected and whose input signal IN is input to the ground.
5, and N whose source is grounded, its drain is connected to the drain of transistor Q5, and the power supply voltage Vcc is applied to its gate.
The gate and drain of the two first level shift circuits are provided with a channel-type transistor Q6 and lower the level of the input signal IN by the threshold voltage of the transistor Q5, and the input signal IN is input to the transistor Q5. A P-channel type transistor Q7 and an N-channel type transistor Q8 having a grounded source, a drain connected to the drain of the transistor Q7, and a power supply voltage VCC applied to the gate are provided, and the level of the input signal IN is set to the threshold value of the transistor Q7. A second level shift circuit 2B that lowers the voltage by the voltage, and P-channel transistors Ql, Q2, and transistors that apply the power supply voltage VCC to their gates and input the output signals of the level shift circuits 2A+2B to their gates, respectively, are grounded. an N-channel transistor Q3 whose drain and gate are connected to the drain of the transistor Q1;
.. and a current Haller-type amplifier l, which is equipped with an N-channel transistor Q4, whose source is grounded, whose drain is connected to the drain of a transistor Q2, which is used as an output terminal, and whose gate is connected to the gate and drain of a transistor Q3. The structure has the following.
次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.
第2図はこの実施例の動作を説明するためのトランジス
タQ2.Q4のドレイン電流−ドレイン・ソース間電圧
特性図(以下I+)−vDs特性図という)である。FIG. 2 shows transistor Q2. It is a drain current-drain-source voltage characteristic diagram (hereinafter referred to as I+)-vDs characteristic diagram of Q4.
電源電圧■cc、入力信号IN、INは従来例と同様、
jcれぞれ5V、 5ViたU4.7V)。Power supply voltage ■cc, input signals IN, IN are the same as in the conventional example.
jc each 5V, 5Vi and U4.7V).
4、7 V (または5V)とする。4, 7 V (or 5 V).
まず、トランジスタQl、Q2のゲートに入力される電
圧A、Aは、トランジスタQ5.Q7、トランジスタQ
6.Q8のトランジスタサイズを適宜に選ぶことにより
、例えばそれぞれ3.7 V (または3.4V)、3
.4V(または3.7−V )になる。First, voltages A and A input to the gates of transistors Ql and Q2 are applied to transistors Q5. Q7, transistor Q
6. By appropriately selecting the transistor size of Q8, for example, 3.7 V (or 3.4 V) and 3
.. 4V (or 3.7-V).
従って、増幅部lの入力用のトランジスタQl。Therefore, the input transistor Ql of the amplifier part l.
Q2のゲート・ノース間電圧の絶対値は、これらトラン
ジスタQl、Q2のしきい値電圧に近い電圧に設定でき
、それぞれ1.3 V (または1.6 V ) 。The absolute value of the gate-to-north voltage of Q2 can be set to a voltage close to the threshold voltage of these transistors Ql and Q2, which is 1.3 V (or 1.6 V), respectively.
1.6V(またit、1.3V)K;&る。1.6V (also it, 1.3V)K;&ru.
ゆえに、入力信号IN、INのレベルがIN)IN、1
N(INのそれぞれの場合のトランジスタQ2の■D−
■Ds特性は第2図の点線のように、トランジスタQ4
のjD−VD8特性は実線のようになる。従来例と異な
り、ゲート・ノース間電圧VGSの小さい領域で動作し
ているため、VCSの変化即ち入力電圧IN、INの変
化に対する電流の変化が大きいことがわかる。Therefore, the level of the input signal IN, IN is IN)IN,1
■D- of transistor Q2 in each case of N(IN)
■The Ds characteristic is as shown by the dotted line in Figure 2, and the transistor Q4
The jD-VD8 characteristic of is shown as a solid line. It can be seen that, unlike the conventional example, since it operates in a region where the gate-to-north voltage VGS is small, the change in current with respect to changes in VCS, that is, changes in input voltages IN and IN, is large.
従って、IN)INの時、出力信号OUTの高レベルの
電圧VOHは十分高く、逆にIN(INの時、出力信号
OUTの低レベルの電圧VoLは十分低くくなる。高レ
ベル、低レベルの電圧VOHIVOLは、例えば、それ
ぞれ4.2V、0.8Vとなる。Therefore, when IN)IN, the high level voltage VOH of the output signal OUT is sufficiently high, and conversely, when IN(IN), the low level voltage VoL of the output signal OUT becomes sufficiently low. The voltages VOHIVOL are, for example, 4.2V and 0.8V, respectively.
ゆえに、この実施例の電圧増幅率Gvは次の様に計算さ
れ、およそ11となる。Therefore, the voltage amplification factor Gv of this example is calculated as follows and becomes approximately 11.
即ち、従来例に比べて3倍以上の電圧増幅率を得ること
ができる。That is, a voltage amplification factor three times or more can be obtained compared to the conventional example.
第3図は本発明の第2の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
この実施例は、入力信号IN、INのレベルシフトを、
バイポーラ型のトランジスタQ15.Q17のPN接合
を利用して行い、また、増幅部を2つ(IAIIB)設
けて相補型の出力信号OUT 、OUTを得るようにし
たものである。In this embodiment, the level shift of the input signals IN and IN is performed by
Bipolar transistor Q15. This is done by using the PN junction of Q17, and two amplifier sections (IAIIB) are provided to obtain complementary output signals OUT and OUT.
この実施例は、トランジスタQ5.Q7の代わりにバイ
ポーラ型のトランジスタQ15.Q17を用いることに
より、動作の応答速度を改善することができる。また、
カレントミラー型の増幅部を2組用いることにより、第
1の実施例よりさらに高い電圧増幅率Gvを得ることが
できる。例えば、電圧増幅率Gvをおよそ15程度にす
ることも可能である。In this embodiment, transistor Q5. Bipolar transistor Q15 instead of Q7. By using Q17, the response speed of the operation can be improved. Also,
By using two sets of current mirror type amplifier sections, it is possible to obtain a higher voltage amplification factor Gv than in the first embodiment. For example, it is also possible to set the voltage amplification factor Gv to about 15.
なお、この実施例のようにバイポーラ型のトランジスタ
を用いた増幅回路は、バイポーラ・0MO8混成(いわ
ゆるBICM、08)構造の集積回路に特に適している
。Note that an amplifier circuit using bipolar transistors as in this embodiment is particularly suitable for an integrated circuit having a bipolar/0MO8 hybrid (so-called BICM, 08) structure.
以上説明したように本発明は、入力信号を所定のレベル
だけシフトして増幅部の入力用のトランジスタのゲート
に入力し、これらトランジスタのケート・ノース間電圧
をこれらトランジスタのしきい値電圧に近い値に設定す
る構成とすることにより、入力信号の電圧変化に対する
電流変化を大きくすることができるので、電圧増幅率を
従来例に比べて著しく改善することができる効果がある
。As explained above, the present invention shifts the input signal by a predetermined level and inputs it to the gates of the input transistors of the amplifier section, so that the gate-to-north voltage of these transistors is close to the threshold voltage of these transistors. By setting the value to a certain value, it is possible to increase the current change with respect to the voltage change of the input signal, which has the effect of significantly improving the voltage amplification factor compared to the conventional example.
第1図は本発明の第1の実施例を示す回路図、第2図は
第1図に示された実施例の動作を説明するためのトラン
ジスタのID VDS特性図、第3図は本発明の第2
の実施例を示す回路図、第4図は従来の増幅回路の一例
を示す回路図、第5図は第4図に示された増幅回路の動
作を説明するためのトランジスタのID−VDSW性図
である。
”tlAelB・・・・・・増幅部、2A〜2D・・・
・°・レベルシフト回路、Ql−Q8 、 Qt 1−
Ql soo。
・・°トランジスタ。
代理人 弁理士 内 原 晋
l〇−
〜Q4−−−トランジスタ
01JT
第
囚FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a transistor ID VDS characteristic diagram for explaining the operation of the embodiment shown in FIG. 1, and FIG. 3 is a diagram showing the present invention. the second of
4 is a circuit diagram showing an example of a conventional amplifier circuit, and FIG. 5 is a transistor ID-VDSW diagram for explaining the operation of the amplifier circuit shown in FIG. 4. It is. "tlAelB...Amplification section, 2A to 2D...
・°・Level shift circuit, Ql-Q8, Qt 1-
Ql soo. ...°Transistor. Agent Patent Attorney Susumu Uchihara l〇- ~Q4---Transistor 01JT Prisoner
Claims (1)
ぞれ所定のレベルだけシフトさせる第1及び第2のレベ
ルシフト回路と、第1及第2の入力端を備えこれら第1
及び第2の入力端に前記第1及び第2のレベルシフト回
路の出力信号をそれぞれ対応して入力するカレントミラ
ー型の増幅部とを有することを特徴とする増幅回路。The first level shift circuit includes first and second level shift circuits that shift first and second input signals complementary to each other by predetermined levels, respectively, and first and second input terminals.
and a current mirror type amplifying section which inputs the output signals of the first and second level shift circuits to the second input terminals respectively.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2145714A JPH0438795A (en) | 1990-06-04 | 1990-06-04 | Amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2145714A JPH0438795A (en) | 1990-06-04 | 1990-06-04 | Amplifier circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0438795A true JPH0438795A (en) | 1992-02-07 |
Family
ID=15391430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2145714A Pending JPH0438795A (en) | 1990-06-04 | 1990-06-04 | Amplifier circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0438795A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100701630B1 (en) * | 2003-08-09 | 2007-03-30 | 윤석렬 | Center Wall of Two Arch Tunnel |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS59119589A (en) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | Differential amplifier |
JPS6236796A (en) * | 1985-08-10 | 1987-02-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory |
JPS6374196A (en) * | 1986-09-11 | 1988-04-04 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Cmos semiconductor memory circuit |
-
1990
- 1990-06-04 JP JP2145714A patent/JPH0438795A/en active Pending
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