JPH04284754A - Ａｔｍ交換装置 - Google Patents
Ａｔｍ交換装置Info
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- JPH04284754A JPH04284754A JP3049474A JP4947491A JPH04284754A JP H04284754 A JPH04284754 A JP H04284754A JP 3049474 A JP3049474 A JP 3049474A JP 4947491 A JP4947491 A JP 4947491A JP H04284754 A JPH04284754 A JP H04284754A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L43/00—Arrangements for monitoring or testing data switching networks
- H04L43/50—Testing arrangements
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/55—Prevention, detection or correction of errors
- H04L49/555—Error detection
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5619—Network Node Interface, e.g. tandem connections, transit switching
-
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- H04L2012/5625—Operations, administration and maintenance [OAM]
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- H04L12/00—Data switching networks
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- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ交換装置に関し、
更に詳しくはＡＴＭ交換網におけるパスの検査機能を備
えるＡＴＭ交換装置に関する。
更に詳しくはＡＴＭ交換網におけるパスの検査機能を備
えるＡＴＭ交換装置に関する。
【０００２】今日、広帯域ＩＳＤＮでは音声、画像、高
速データ通信等のマルチメディアをサポートするために
非同期転送モード（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）と呼ばれる固定長パケ
ット（セル）の高速通信方式が検討されている。このよ
うなセルを交換するＡＴＭ交換網では該セルの確実な交
換が不可欠であり、かかる交換機能を高速に検査できる
ＡＴＭ交換装置の提供が要望される。
速データ通信等のマルチメディアをサポートするために
非同期転送モード（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）と呼ばれる固定長パケ
ット（セル）の高速通信方式が検討されている。このよ
うなセルを交換するＡＴＭ交換網では該セルの確実な交
換が不可欠であり、かかる交換機能を高速に検査できる
ＡＴＭ交換装置の提供が要望される。
【０００３】
【従来の技術】図１２は従来のＡＴＭ交換装置のパス検
査に係る部分のブロック図で、図において１１は各入線
ＩＰ１ 〜ＩＰｎ にパス検査用（ＯＡＭ）セルを挿入
可能なインタフェース（ＩＦ）盤、１２はバーチャルパ
スアイデンティフィア（ＶＰＩ）に従つてセルを交換す
るＡＴＭ交換網、１３は各出線ＯＰ１ 〜ＯＰｎ から
セルを取出可能なインタフェース（ＩＦ）盤、１４はセ
ルに対する出方路データをＶＰＩに変換するＶＰＩ変換
部、１５はパス検査制御部、１６はパス検査制御部１５
の主制御を行うＣＰＵ、１７はＯＡＭセルのヘッダＨ及
び情報データＰを記憶するレジスタ（ＨＰＲ）、１８は
レジスタ１７の内容をＯＡＭセル化するセル化部、１９
はＩＦ盤１１の何れか一つのスイッチをテスト側に接続
するデコーダ、２０はＯＡＭセルに対する出方路データ
を記憶するレジスタ（ＤＩＲ）、２１はＩＦ盤１３の何
れか一つのスイッチをテスト側に接続するデコーダ、２
２はＩＦ盤１３から取り出したＯＡＭセルをラッチする
ラッチ、２３は発生したＯＡＭセルに対応する比較デー
タを記憶するレジスタ（ＣＨＫＲ）、２４は比較器であ
る。
査に係る部分のブロック図で、図において１１は各入線
ＩＰ１ 〜ＩＰｎ にパス検査用（ＯＡＭ）セルを挿入
可能なインタフェース（ＩＦ）盤、１２はバーチャルパ
スアイデンティフィア（ＶＰＩ）に従つてセルを交換す
るＡＴＭ交換網、１３は各出線ＯＰ１ 〜ＯＰｎ から
セルを取出可能なインタフェース（ＩＦ）盤、１４はセ
ルに対する出方路データをＶＰＩに変換するＶＰＩ変換
部、１５はパス検査制御部、１６はパス検査制御部１５
の主制御を行うＣＰＵ、１７はＯＡＭセルのヘッダＨ及
び情報データＰを記憶するレジスタ（ＨＰＲ）、１８は
レジスタ１７の内容をＯＡＭセル化するセル化部、１９
はＩＦ盤１１の何れか一つのスイッチをテスト側に接続
するデコーダ、２０はＯＡＭセルに対する出方路データ
を記憶するレジスタ（ＤＩＲ）、２１はＩＦ盤１３の何
れか一つのスイッチをテスト側に接続するデコーダ、２
２はＩＦ盤１３から取り出したＯＡＭセルをラッチする
ラッチ、２３は発生したＯＡＭセルに対応する比較デー
タを記憶するレジスタ（ＣＨＫＲ）、２４は比較器であ
る。
【０００４】図１３は従来のパス検査制御のタイミング
チャートで、従来は、以下の順序でパスの検査を行って
いた。即ち、ＣＰＵ１６は、予めデコーダ１９に信号を
送ってＩＦ盤１１の入線ＩＰ１ のラインをテスト側に
接続する。続く最初のテストサイクルＴ１ では、ＣＰ
Ｕ１６は、レジスタ２３に比較データＨＰ（１，１）を
セットし、レジスタ２０に出方路データ（ＩＰ１ →Ｏ
Ｐ１ ）をセットし、また同時にデコーダ２１に信号を
送ってＩＦ盤１３の出線ＯＰ１ のラインをテスト側に
接続し、更にレジスタ１７にセルデータＨＰ（１，１）
をセットする。なお、このセルデータＨＰ（１，１）は
ヘッダＨ中の宛先が１（ＯＰ１ ）で、データが１であ
ることを示す。セル化部１８はセルデータＨＰ（１，１
）をＯＡＭセルにして送出し、ＡＴＭ交換網１２が正常
であれば該ＯＡＭセルはパス（１）を通り、ラッチ２２
にラッチする。比較器２４はラッチ２２とレジスタ２３
の内容を比較し、内容が一致すればＣＰＵ１６に正常信
号を返す。
チャートで、従来は、以下の順序でパスの検査を行って
いた。即ち、ＣＰＵ１６は、予めデコーダ１９に信号を
送ってＩＦ盤１１の入線ＩＰ１ のラインをテスト側に
接続する。続く最初のテストサイクルＴ１ では、ＣＰ
Ｕ１６は、レジスタ２３に比較データＨＰ（１，１）を
セットし、レジスタ２０に出方路データ（ＩＰ１ →Ｏ
Ｐ１ ）をセットし、また同時にデコーダ２１に信号を
送ってＩＦ盤１３の出線ＯＰ１ のラインをテスト側に
接続し、更にレジスタ１７にセルデータＨＰ（１，１）
をセットする。なお、このセルデータＨＰ（１，１）は
ヘッダＨ中の宛先が１（ＯＰ１ ）で、データが１であ
ることを示す。セル化部１８はセルデータＨＰ（１，１
）をＯＡＭセルにして送出し、ＡＴＭ交換網１２が正常
であれば該ＯＡＭセルはパス（１）を通り、ラッチ２２
にラッチする。比較器２４はラッチ２２とレジスタ２３
の内容を比較し、内容が一致すればＣＰＵ１６に正常信
号を返す。
【０００５】次のテストサイクルＴ２ では、ＣＰＵ１
６は、レジスタ２３に比較データＨＰ（２，２）をセッ
トし、レジスタ２０に出方路データ（ＩＰ１ →ＯＰ２
）をセットし、また同時にデコーダ２１に信号を送っ
てＩＦ盤１３の出線ＯＰ２ のラインをテスト側に接続
し、更にレジスタ１７にセルデータＨＰ（２，２）をセ
ットする。なお、このセルデータＨＰ（２，２）はヘッ
ダＨ中の宛先が２（ＯＰ２ ）で、データが２であるこ
とを示す。セル化部１８はセルデータＨＰ（２，２）を
ＯＡＭセルにして送出し、ＡＴＭ交換網１２が正常であ
れば該ＯＡＭセルはパス（２）を通り、ラッチ２２にラ
ッチする。比較器２４はラッチ２２とレジスタ２３の内
容を比較し、内容が一致すればＣＰＵ１６に正常信号を
返す。
６は、レジスタ２３に比較データＨＰ（２，２）をセッ
トし、レジスタ２０に出方路データ（ＩＰ１ →ＯＰ２
）をセットし、また同時にデコーダ２１に信号を送っ
てＩＦ盤１３の出線ＯＰ２ のラインをテスト側に接続
し、更にレジスタ１７にセルデータＨＰ（２，２）をセ
ットする。なお、このセルデータＨＰ（２，２）はヘッ
ダＨ中の宛先が２（ＯＰ２ ）で、データが２であるこ
とを示す。セル化部１８はセルデータＨＰ（２，２）を
ＯＡＭセルにして送出し、ＡＴＭ交換網１２が正常であ
れば該ＯＡＭセルはパス（２）を通り、ラッチ２２にラ
ッチする。比較器２４はラッチ２２とレジスタ２３の内
容を比較し、内容が一致すればＣＰＵ１６に正常信号を
返す。
【０００６】こうしてテストサイクルＴｎ までを行い
、次にＣＰＵ１６はデコーダ１９に信号を送ってＩＦ盤
１１の入線ＩＰ２ のラインをテスト側に接続し、上記
と同様にしてテストサイクルＴ１ 〜Ｔｎ を行う。更
に、同様のテストをＩＦ盤１１の入線ＩＰｎ のライン
をテスト側に接続するまで行い、検査を終了する。かく
して、例えば１テストサイクルの処理時間をＴとすると
、従来は、全パスの検査にｎ２ ×Ｔの時間を要してい
た。
、次にＣＰＵ１６はデコーダ１９に信号を送ってＩＦ盤
１１の入線ＩＰ２ のラインをテスト側に接続し、上記
と同様にしてテストサイクルＴ１ 〜Ｔｎ を行う。更
に、同様のテストをＩＦ盤１１の入線ＩＰｎ のライン
をテスト側に接続するまで行い、検査を終了する。かく
して、例えば１テストサイクルの処理時間をＴとすると
、従来は、全パスの検査にｎ２ ×Ｔの時間を要してい
た。
【０００７】
【発明が解決しようとする課題】上記のような従来のＡ
ＴＭ交換装置では、ＡＴＭ交換網の１パス毎にテストを
行うので、全パスの検査終了までには多大の時間を要し
ていた。
ＴＭ交換装置では、ＡＴＭ交換網の１パス毎にテストを
行うので、全パスの検査終了までには多大の時間を要し
ていた。
【０００８】本発明の目的は、ＡＴＭ交換網の交換機能
を高速に検査できるＡＴＭ交換装置を提供することにあ
る。
を高速に検査できるＡＴＭ交換装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のＡＴＭ交換装置は、
パス検査用セルを挿入可能なインタフェース部１と、外
部からのルーティング情報に従つてパス検査用セルを交
換するＡＴＭ交換網２と、パス検査用セルを取出可能な
インタフェース部３と、インタフェース部１にパス検査
用セルＯＡＭを並列に挿入し、ＡＴＭ交換網２にルーテ
ィング情報ＶＰＩを与えて該挿入したパス検査用セルを
一斉に交換せしめ、かつインタフェース部３からパス検
査用セルＯＡＭを並列に取り出し、これらを内部で形成
した比較情報で比較検査すると共に、所定のタイミング
信号に同期して、前記ルーティング情報ＶＰＩ及びパス
検査用セルＯＡＭ又は比較情報を変化させるパス検査制
御部４とを備える。
により解決される。即ち、本発明のＡＴＭ交換装置は、
パス検査用セルを挿入可能なインタフェース部１と、外
部からのルーティング情報に従つてパス検査用セルを交
換するＡＴＭ交換網２と、パス検査用セルを取出可能な
インタフェース部３と、インタフェース部１にパス検査
用セルＯＡＭを並列に挿入し、ＡＴＭ交換網２にルーテ
ィング情報ＶＰＩを与えて該挿入したパス検査用セルを
一斉に交換せしめ、かつインタフェース部３からパス検
査用セルＯＡＭを並列に取り出し、これらを内部で形成
した比較情報で比較検査すると共に、所定のタイミング
信号に同期して、前記ルーティング情報ＶＰＩ及びパス
検査用セルＯＡＭ又は比較情報を変化させるパス検査制
御部４とを備える。
【００１０】また上記の課題は図２の構成により解決さ
れる。即ち、本発明のＡＴＭ交換装置は、パス検査用セ
ルを挿入可能なインタフェース部１と、パス検査用セル
を該パス検査用セルの宛先情報に従つて一斉に交換する
ＡＴＭ交換網５と、パス検査用セルを取出可能なインタ
フェース部３と、インタフェース部１にパス検査用セル
ＯＡＭを並列に挿入し、かつインタフェース部３からパ
ス検査用セルＯＡＭを並列に取り出し、これらを内部の
所定の比較情報で比較検査すると共に、所定のタイミン
グ信号に同期して、前記パス検査用セルＯＡＭを変化さ
せるパス検査制御部６とを備える。
れる。即ち、本発明のＡＴＭ交換装置は、パス検査用セ
ルを挿入可能なインタフェース部１と、パス検査用セル
を該パス検査用セルの宛先情報に従つて一斉に交換する
ＡＴＭ交換網５と、パス検査用セルを取出可能なインタ
フェース部３と、インタフェース部１にパス検査用セル
ＯＡＭを並列に挿入し、かつインタフェース部３からパ
ス検査用セルＯＡＭを並列に取り出し、これらを内部の
所定の比較情報で比較検査すると共に、所定のタイミン
グ信号に同期して、前記パス検査用セルＯＡＭを変化さ
せるパス検査制御部６とを備える。
【００１１】
【作用】本発明のＡＴＭ交換装置においては、パス検査
制御部４は、インタフェース部１の各入線ＩＰ１ 〜Ｉ
Ｐｎ にパス検査用セル｛ＨＰ（１，１），ＨＰ（２，
２）〜ＨＰ（ｎ，ｎ）｝を並列に挿入し、ＡＴＭ交換網
２にルーティング情報｛（ＩＰ１ 〜ＯＰ１ ），（Ｉ
Ｐ２ 〜ＯＰ２ ），〜（ＩＰｎ 〜ＯＰｎ ）｝を与
えて該挿入したパス検査用セルを一斉に交換せしめ、か
つインタフェース部３からパス検査用セル｛ＨＰ（１，
１），ＨＰ（２，２）〜ＨＰ（ｎ，ｎ）｝を並列に取り
出し、これらを内部で形成した比較情報で比較検査する
と共に、所定のタイミング信号に同期して、前記ルーテ
ィング情報｛（ＩＰ１ 〜ＯＰ１ ），（ＩＰ２ 〜Ｏ
Ｐ２），〜（ＩＰｎ 〜ＯＰｎ ）｝を次には例えば｛
（ＩＰ１ 〜ＯＰ２ ），（ＩＰ２ 〜ＯＰ３ ），〜
（ＩＰｎ 〜ＯＰ１ ）｝の如くに変化させ、及びパス
検査用セル｛ＨＰ（１，１），ＨＰ（２，２）〜ＨＰ（
ｎ，ｎ）｝を前記ルーティング情報の変化に対応させて
次には例えば｛ＨＰ（２，２），ＨＰ（３，３）〜ＨＰ
（１，１）｝の如くに変化させ、又は比較情報を前記ル
ーティング情報の変化に対応させて変化させる。
制御部４は、インタフェース部１の各入線ＩＰ１ 〜Ｉ
Ｐｎ にパス検査用セル｛ＨＰ（１，１），ＨＰ（２，
２）〜ＨＰ（ｎ，ｎ）｝を並列に挿入し、ＡＴＭ交換網
２にルーティング情報｛（ＩＰ１ 〜ＯＰ１ ），（Ｉ
Ｐ２ 〜ＯＰ２ ），〜（ＩＰｎ 〜ＯＰｎ ）｝を与
えて該挿入したパス検査用セルを一斉に交換せしめ、か
つインタフェース部３からパス検査用セル｛ＨＰ（１，
１），ＨＰ（２，２）〜ＨＰ（ｎ，ｎ）｝を並列に取り
出し、これらを内部で形成した比較情報で比較検査する
と共に、所定のタイミング信号に同期して、前記ルーテ
ィング情報｛（ＩＰ１ 〜ＯＰ１ ），（ＩＰ２ 〜Ｏ
Ｐ２），〜（ＩＰｎ 〜ＯＰｎ ）｝を次には例えば｛
（ＩＰ１ 〜ＯＰ２ ），（ＩＰ２ 〜ＯＰ３ ），〜
（ＩＰｎ 〜ＯＰ１ ）｝の如くに変化させ、及びパス
検査用セル｛ＨＰ（１，１），ＨＰ（２，２）〜ＨＰ（
ｎ，ｎ）｝を前記ルーティング情報の変化に対応させて
次には例えば｛ＨＰ（２，２），ＨＰ（３，３）〜ＨＰ
（１，１）｝の如くに変化させ、又は比較情報を前記ル
ーティング情報の変化に対応させて変化させる。
【００１２】また本発明のＡＴＭ交換装置においては、
パス検査制御部６は各入線ＩＰ１ 〜ＩＰｎ にパス検
査用セル｛ＨＰ（１，１），ＨＰ（２，２）〜ＨＰ（ｎ
，ｎ）｝を並列に挿入し、これによりＡＴＭ交換網５は
これらのパス検査用セルを該セル中の宛先情報に従つて
一斉に交換する。そして、パス検査制御部６は、インタ
フェース部３からパス検査用セルＯＡＭ｛ＨＰ（１，１
），ＨＰ（２，２）〜ＨＰ（ｎ，ｎ）｝を並列に取り出
し、これらを内部の所定の比較情報で比較検査すると共
に、所定のタイミング信号に同期して、前記パス検査用
セル｛ＨＰ（１，１），ＨＰ（２，２）〜ＨＰ（ｎ，ｎ
）｝を次には例えば｛ＨＰ（２，２），ＨＰ（３，３）
〜ＨＰ（１，１）｝の如くに変化させる。
パス検査制御部６は各入線ＩＰ１ 〜ＩＰｎ にパス検
査用セル｛ＨＰ（１，１），ＨＰ（２，２）〜ＨＰ（ｎ
，ｎ）｝を並列に挿入し、これによりＡＴＭ交換網５は
これらのパス検査用セルを該セル中の宛先情報に従つて
一斉に交換する。そして、パス検査制御部６は、インタ
フェース部３からパス検査用セルＯＡＭ｛ＨＰ（１，１
），ＨＰ（２，２）〜ＨＰ（ｎ，ｎ）｝を並列に取り出
し、これらを内部の所定の比較情報で比較検査すると共
に、所定のタイミング信号に同期して、前記パス検査用
セル｛ＨＰ（１，１），ＨＰ（２，２）〜ＨＰ（ｎ，ｎ
）｝を次には例えば｛ＨＰ（２，２），ＨＰ（３，３）
〜ＨＰ（１，１）｝の如くに変化させる。
【００１３】
【実施例】以下、添付図面に従つて本発明による実施例
を詳細に説明する。図３は第１実施例のＡＴＭ交換装置
のパス検査に係る部分のブロック図で、図において１１
はインターフェース（ＩＦ）盤（図１の１に相当）、１
２はＡＴＭ交換網（同２）、１３はインターフェース（
ＩＦ）盤（同３）、１４はＶＰＩ変換部、３５はパス検
査制御部（同４）、３６はパス検査制御部３５の主制御
を行うＣＰＵ、３７は複数のパス検査用セル（ＯＡＭセ
ル群）を発生すると共に所定のタイミング信号（Ｃ＋１
）に同期してＯＡＭセル群の内容を変化させるセル発生
部、３８はＩＦ盤１１の入線ＩＰ１ 〜ＩＰｎ の一部
又は全部のラインをテスト側に接続するデコーダ、３９
はセル発生部３７で発生したＯＡＭセル群に対する複数
のルーティング情報を発生すると共に所定のタイミング
信号（Ｃ＋１）に同期して該ルーティング情報の内容を
変化させるルーティング情報発生部、４０はＩＦ盤１３
の出線ＯＰ１ 〜ＯＰｎ の一部又は全部のラインをテ
スト側に接続するデコーダ、４１はセル発生部３７で発
生したＯＡＭセル群に対する複数の比較データを発生す
ると共に所定のタイミング信号（Ｃ＋１）に同期して比
較データの内容を変化させるセル検査部である。
を詳細に説明する。図３は第１実施例のＡＴＭ交換装置
のパス検査に係る部分のブロック図で、図において１１
はインターフェース（ＩＦ）盤（図１の１に相当）、１
２はＡＴＭ交換網（同２）、１３はインターフェース（
ＩＦ）盤（同３）、１４はＶＰＩ変換部、３５はパス検
査制御部（同４）、３６はパス検査制御部３５の主制御
を行うＣＰＵ、３７は複数のパス検査用セル（ＯＡＭセ
ル群）を発生すると共に所定のタイミング信号（Ｃ＋１
）に同期してＯＡＭセル群の内容を変化させるセル発生
部、３８はＩＦ盤１１の入線ＩＰ１ 〜ＩＰｎ の一部
又は全部のラインをテスト側に接続するデコーダ、３９
はセル発生部３７で発生したＯＡＭセル群に対する複数
のルーティング情報を発生すると共に所定のタイミング
信号（Ｃ＋１）に同期して該ルーティング情報の内容を
変化させるルーティング情報発生部、４０はＩＦ盤１３
の出線ＯＰ１ 〜ＯＰｎ の一部又は全部のラインをテ
スト側に接続するデコーダ、４１はセル発生部３７で発
生したＯＡＭセル群に対する複数の比較データを発生す
ると共に所定のタイミング信号（Ｃ＋１）に同期して比
較データの内容を変化させるセル検査部である。
【００１４】図４は第１実施例のセル発生部のブロック
図で、図において３６ａはＣＰＵ３６のデータバス、３
６ｂは同じくアドレスバス、３７ａはアドレスバス３６
ｂの内容をデコードするデコーダ、３７ｂはデコーダ３
７ａが指すレジスタにＯＡＭセルを発生するための初期
データＨＰ（１，１）〜ＨＰ（ｎ，ｎ）を順次記憶する
レジスタ回路、３７ｃは所定のタイミング信号（Ｃ＋１
）をカウントするカウンタ、３７ｄはカウンタ３７ｃの
カウント出力に従つてレジスタ回路３７ａの初期データ
ＨＰ（１，１）〜ＨＰ（ｎ，ｎ）をバレルシフトして出
力するバレルシフト回路である。
図で、図において３６ａはＣＰＵ３６のデータバス、３
６ｂは同じくアドレスバス、３７ａはアドレスバス３６
ｂの内容をデコードするデコーダ、３７ｂはデコーダ３
７ａが指すレジスタにＯＡＭセルを発生するための初期
データＨＰ（１，１）〜ＨＰ（ｎ，ｎ）を順次記憶する
レジスタ回路、３７ｃは所定のタイミング信号（Ｃ＋１
）をカウントするカウンタ、３７ｄはカウンタ３７ｃの
カウント出力に従つてレジスタ回路３７ａの初期データ
ＨＰ（１，１）〜ＨＰ（ｎ，ｎ）をバレルシフトして出
力するバレルシフト回路である。
【００１５】図５は第１実施例のルーティング情報発生
部のブロック図で、図において３９ａはアドレスバス３
６ｂの内容をデコードするデコーダ、３９ｂ，３９ｃは
夫々デコーダ３９ａの指すレジスタに出方路の初期デー
タ（ＩＰ１〜ＩＰｎ ）及び（ＯＰ１ 〜ＯＰｎ ）を
順次記憶するレジスタ回路、３９ｄは所定のタイミング
信号（Ｃ＋１）をカウントするカウンタ、３９ｅはカウ
ンタ３９ｄのカウント出力に従つてレジスタ回路３９ｃ
の出方路初期データ（ＯＰ１ 〜ＯＰｎ ）をバレルシ
フトして出力するバレルシフト回路である。
部のブロック図で、図において３９ａはアドレスバス３
６ｂの内容をデコードするデコーダ、３９ｂ，３９ｃは
夫々デコーダ３９ａの指すレジスタに出方路の初期デー
タ（ＩＰ１〜ＩＰｎ ）及び（ＯＰ１ 〜ＯＰｎ ）を
順次記憶するレジスタ回路、３９ｄは所定のタイミング
信号（Ｃ＋１）をカウントするカウンタ、３９ｅはカウ
ンタ３９ｄのカウント出力に従つてレジスタ回路３９ｃ
の出方路初期データ（ＯＰ１ 〜ＯＰｎ ）をバレルシ
フトして出力するバレルシフト回路である。
【００１６】図６は第１実施例のセル検査部のブロック
図で、図において、４１ａはＩＦ盤１３から取り出した
ＯＡＭセル群をラッチするラッチ回路、４１ｂ，４１ｄ
はデータマルチプレクサ、４１ｃは比較回路、４１ｅは
アドレスバス３６ｂの内容をデコードするデコーダ、４
１ｆはデコーダ４１ｅの指すレジスタに比較のための初
期データＨＰ（１，１）〜ＨＰ（ｎ，ｎ）を順次記憶す
るレジスタ回路、４１ｇは所定のタイミング信号（Ｃ＋
１）をカウントするカウンタ、４１ｈはカウンタ４１ｇ
のカウント出力に従つてレジスタ回路４１ｆの比較の初
期データＨＰ（１，１）〜ＨＰ（ｎ，ｎ）をバレルシフ
トして出力するバレルシフト回路、４１ｉはラッチ回路
４１ａに全ＯＡＭセルがラッチしたことを検出するＡＮ
Ｄゲート回路である。
図で、図において、４１ａはＩＦ盤１３から取り出した
ＯＡＭセル群をラッチするラッチ回路、４１ｂ，４１ｄ
はデータマルチプレクサ、４１ｃは比較回路、４１ｅは
アドレスバス３６ｂの内容をデコードするデコーダ、４
１ｆはデコーダ４１ｅの指すレジスタに比較のための初
期データＨＰ（１，１）〜ＨＰ（ｎ，ｎ）を順次記憶す
るレジスタ回路、４１ｇは所定のタイミング信号（Ｃ＋
１）をカウントするカウンタ、４１ｈはカウンタ４１ｇ
のカウント出力に従つてレジスタ回路４１ｆの比較の初
期データＨＰ（１，１）〜ＨＰ（ｎ，ｎ）をバレルシフ
トして出力するバレルシフト回路、４１ｉはラッチ回路
４１ａに全ＯＡＭセルがラッチしたことを検出するＡＮ
Ｄゲート回路である。
【００１７】図７は第１実施例のパス検査制御のフロー
チャートで、ＡＴＭ交換装置のパス検査を行う時はこの
処理に入力する。ステップＳ１ではＩＦ盤１１，１３の
入出線ラインを全てテスト側に接続し、ステップＳ２で
はセル検査部４１に比較の初期データＨＰ（１，１）〜
ＨＰ（ｎ，ｎ）をセットする。ステップＳ３ではルーテ
ィング情報発生部３９に出方路の初期データ（ＩＰ１
〜ＩＰｎ ）及び（ＯＰ１〜ＯＰｎ ）をセットし、ス
テップＳ４ではセル発生部３７にＯＡＭセルの初期デー
タＨＰ（１，１）〜ＨＰ（ｎ，ｎ）をセットする。ステ
ップＳ５では検査回数をカウントするカウンタＣに１を
セットし、ステップＳ６では同期信号Ｔを発生する。こ
れにより、セル発生部３７からＯＡＭセル群ＨＰ（１，
１）〜ＨＰ（ｎ，ｎ）が発生し、該ＯＡＭセル群は夫々
出方路の初期データ（ＩＰ１ →ＯＰ１ ）〜（ＩＰｎ
→ＯＰｎ ）に従つてＡＴＭ交換され、セル検査部４
１に到着する。
チャートで、ＡＴＭ交換装置のパス検査を行う時はこの
処理に入力する。ステップＳ１ではＩＦ盤１１，１３の
入出線ラインを全てテスト側に接続し、ステップＳ２で
はセル検査部４１に比較の初期データＨＰ（１，１）〜
ＨＰ（ｎ，ｎ）をセットする。ステップＳ３ではルーテ
ィング情報発生部３９に出方路の初期データ（ＩＰ１
〜ＩＰｎ ）及び（ＯＰ１〜ＯＰｎ ）をセットし、ス
テップＳ４ではセル発生部３７にＯＡＭセルの初期デー
タＨＰ（１，１）〜ＨＰ（ｎ，ｎ）をセットする。ステ
ップＳ５では検査回数をカウントするカウンタＣに１を
セットし、ステップＳ６では同期信号Ｔを発生する。こ
れにより、セル発生部３７からＯＡＭセル群ＨＰ（１，
１）〜ＨＰ（ｎ，ｎ）が発生し、該ＯＡＭセル群は夫々
出方路の初期データ（ＩＰ１ →ＯＰ１ ）〜（ＩＰｎ
→ＯＰｎ ）に従つてＡＴＭ交換され、セル検査部４
１に到着する。
【００１８】一方、ＣＰＵ３６はステップＳ７で全セル
の到着（受信終了）を待ち、全セルが到着するとステッ
プＳ８でデータマルチプレクサ４１ｂ，４１ｄをスキャ
ンして１セルづつの比較による検査結果をメモリにスト
アし、ステップＳ９ではＣ＝ｎか否かを判別する。Ｃ＝
ｎでなければステップＳ１０でカウンタＣに＋１し、ス
テップＳ６に戻る。また、その際にＣＰＵ３６により所
定のタイミング信号（Ｃ＋１）が形成されてこれがセル
発生部３７、ルーティング情報発生部３９及びセル検査
部４１に送られ、これにより出方路データ及びＯＡＭセ
ル又は比較データの内容が変化する。またＣ＝ｎの時は
ステップＳ１１で検査結果を評価し、パス検査処理を終
了する。
の到着（受信終了）を待ち、全セルが到着するとステッ
プＳ８でデータマルチプレクサ４１ｂ，４１ｄをスキャ
ンして１セルづつの比較による検査結果をメモリにスト
アし、ステップＳ９ではＣ＝ｎか否かを判別する。Ｃ＝
ｎでなければステップＳ１０でカウンタＣに＋１し、ス
テップＳ６に戻る。また、その際にＣＰＵ３６により所
定のタイミング信号（Ｃ＋１）が形成されてこれがセル
発生部３７、ルーティング情報発生部３９及びセル検査
部４１に送られ、これにより出方路データ及びＯＡＭセ
ル又は比較データの内容が変化する。またＣ＝ｎの時は
ステップＳ１１で検査結果を評価し、パス検査処理を終
了する。
【００１９】図８は第１実施例のパス検査制御部におけ
る一例の各発生情報の遷移を示す図で、該図はセル検査
部４１の比較データを変化させなくても良い場合を示し
ている。即ち、タイミングＴ１ では出方路データが（
ＩＰ１ →ＯＰ１ ）〜（ＩＰｎ →ＯＰｎ ）でるか
ら、これに応じてセル発生部３７のセルデータもＨＰ（
１，１）〜ＨＰ（ｎ，ｎ）になっている。タイミングＴ
２ では出方路データが（ＩＰ１ →ＯＰ２ ）〜（Ｉ
Ｐｎ →ＯＰ１ ）であるから、これに応じてセルデー
タはＨＰ（２，２）〜ＨＰ（１，１）にバレルシフトさ
せている。タイミングＴｎ では出方路データが（ＩＰ
１ →ＯＰｎ ）〜（ＩＰｎ →ＯＰｎ−１ ）である
から、セルデータはＨＰ（ｎ，ｎ）〜ＨＰ（ｎ−１，ｎ
−１）にバレルシフトさせている。 従つて、この場合はセル検査部４１の比較データを変化
させる必要がない。
る一例の各発生情報の遷移を示す図で、該図はセル検査
部４１の比較データを変化させなくても良い場合を示し
ている。即ち、タイミングＴ１ では出方路データが（
ＩＰ１ →ＯＰ１ ）〜（ＩＰｎ →ＯＰｎ ）でるか
ら、これに応じてセル発生部３７のセルデータもＨＰ（
１，１）〜ＨＰ（ｎ，ｎ）になっている。タイミングＴ
２ では出方路データが（ＩＰ１ →ＯＰ２ ）〜（Ｉ
Ｐｎ →ＯＰ１ ）であるから、これに応じてセルデー
タはＨＰ（２，２）〜ＨＰ（１，１）にバレルシフトさ
せている。タイミングＴｎ では出方路データが（ＩＰ
１ →ＯＰｎ ）〜（ＩＰｎ →ＯＰｎ−１ ）である
から、セルデータはＨＰ（ｎ，ｎ）〜ＨＰ（ｎ−１，ｎ
−１）にバレルシフトさせている。 従つて、この場合はセル検査部４１の比較データを変化
させる必要がない。
【００２０】図９は第１実施例のパス検査制御部におけ
る他の例の各発生情報の遷移を示す図で、該図はセル発
生部３７の発生データを変化させなくても良い場合を示
している。即ち、タイミングＴ１ では出方路データが
（ＩＰ１ →ＯＰ１ ）〜（ＩＰｎ→ＯＰｎ ）でるか
ら、比較データはＨＰ（１，１）〜ＨＰ（ｎ，ｎ）で良
い。タイミングＴ２ では出方路データが（ＩＰ１ →
ＯＰ２ ）〜（ＩＰｎ →ＯＰ１ ）であるから、比較
データはＨＰ（ｎ，ｎ）〜ＨＰ（ｎ−１，ｎ−１）にバ
レルシフトさせている。タイミングＴｎ では出方路デ
ータが（ＩＰ１ →ＯＰｎ ）〜（ＩＰｎ→ＯＰｎ−１
）であるから、比較データはＨＰ（２，２）〜ＨＰ（
１，１）にバレルシフトさせている。従つて、この場合
はセル発生部３７の発生データを変化させる必要がない
。
る他の例の各発生情報の遷移を示す図で、該図はセル発
生部３７の発生データを変化させなくても良い場合を示
している。即ち、タイミングＴ１ では出方路データが
（ＩＰ１ →ＯＰ１ ）〜（ＩＰｎ→ＯＰｎ ）でるか
ら、比較データはＨＰ（１，１）〜ＨＰ（ｎ，ｎ）で良
い。タイミングＴ２ では出方路データが（ＩＰ１ →
ＯＰ２ ）〜（ＩＰｎ →ＯＰ１ ）であるから、比較
データはＨＰ（ｎ，ｎ）〜ＨＰ（ｎ−１，ｎ−１）にバ
レルシフトさせている。タイミングＴｎ では出方路デ
ータが（ＩＰ１ →ＯＰｎ ）〜（ＩＰｎ→ＯＰｎ−１
）であるから、比較データはＨＰ（２，２）〜ＨＰ（
１，１）にバレルシフトさせている。従つて、この場合
はセル発生部３７の発生データを変化させる必要がない
。
【００２１】図１０は第１実施例のＡＴＭパス検査制御
のタイミングチャートで、この第１実施例によれば、各
テストサイクルＴ１ 〜Ｔｎ では、夫々ｎ個のＯＡＭ
セルによる検査が一斉に行われる。従つて、１テストサ
イクルの処理時間をＴとすると、全パスを検査するのに
時間ｎＴがあれば良い。これは従来の１／ｎである。
のタイミングチャートで、この第１実施例によれば、各
テストサイクルＴ１ 〜Ｔｎ では、夫々ｎ個のＯＡＭ
セルによる検査が一斉に行われる。従つて、１テストサ
イクルの処理時間をＴとすると、全パスを検査するのに
時間ｎＴがあれば良い。これは従来の１／ｎである。
【００２２】図１１は第２実施例のＡＴＭ交換装置のパ
ス検査に係る部分のブロック図で、図において、図３と
同一符号は同一又は相当部分を示し、５２はＯＡＭセル
を該セル中の宛先情報に従つて交換するＡＴＭ交換網、
５３はＯＡＭセル中の出方路データをＶＰＩに変換する
ＶＰＩ変換部、５４は第２実施例のパス検査制御部であ
る。
ス検査に係る部分のブロック図で、図において、図３と
同一符号は同一又は相当部分を示し、５２はＯＡＭセル
を該セル中の宛先情報に従つて交換するＡＴＭ交換網、
５３はＯＡＭセル中の出方路データをＶＰＩに変換する
ＶＰＩ変換部、５４は第２実施例のパス検査制御部であ
る。
【００２３】第２実施例のＡＴＭ交換装置によれば、外
部よりＡＴＭ交換網５２のパスを指定しないでも、セル
発生部３７の発生セルを例えば図８の態様で変えるだけ
で各セルは対応する出線に導かれるから、第１実施例と
同様のテストが行える。従つて、パス検査制御部５４の
構成は簡単になる。
部よりＡＴＭ交換網５２のパスを指定しないでも、セル
発生部３７の発生セルを例えば図８の態様で変えるだけ
で各セルは対応する出線に導かれるから、第１実施例と
同様のテストが行える。従つて、パス検査制御部５４の
構成は簡単になる。
【００２４】
【発明の効果】以上述べた如く本発明によれば、外部よ
りｎ通りのパスの情報を一斉に指定してＡＴＭ交換網２
のパス機能を並列に検査すると共に、所定のタイミング
信号により前記ｎ通りのパスを自動的に変えることがで
きるので、簡単な処理により従来よりも極めて短時間に
全パスの検査を行える。
りｎ通りのパスの情報を一斉に指定してＡＴＭ交換網２
のパス機能を並列に検査すると共に、所定のタイミング
信号により前記ｎ通りのパスを自動的に変えることがで
きるので、簡単な処理により従来よりも極めて短時間に
全パスの検査を行える。
【００２５】また本発明によれば、ｎ通りのパスを通る
パス検査用セルを一斉に発生してＡＴＭ交換網５のＶＰ
Ｉ変換部を含む交換機能を並列に検査すると共に、所定
のタイミング信号により前記ｎ通りのパスを通るパス検
査用セルを自動的に変えることができるので、簡単な構
成で、従来よりも極めて短時間に全パスの検査を行える
。
パス検査用セルを一斉に発生してＡＴＭ交換網５のＶＰ
Ｉ変換部を含む交換機能を並列に検査すると共に、所定
のタイミング信号により前記ｎ通りのパスを通るパス検
査用セルを自動的に変えることができるので、簡単な構
成で、従来よりも極めて短時間に全パスの検査を行える
。
【図１】本発明の原理的構成図である。
【図２】本発明の原理的構成図である。
【図３】図３は第１実施例のＡＴＭ交換装置のパス検査
に係る部分のブロック図である。
に係る部分のブロック図である。
【図４】図４は第１実施例のセル発生部のブロック図で
ある。
ある。
【図５】図５は第１実施例のルーティング情報発生部の
ブロック図である。
ブロック図である。
【図６】図６は第１実施例のセル検査部のブロック図で
ある。
ある。
【図７】図７は第１実施例のパス検査制御のフローチャ
ートである。
ートである。
【図８】図８は第１実施例のパス検査制御部における一
例の各発生情報の遷移を示す図である。
例の各発生情報の遷移を示す図である。
【図９】図９は第１実施例のパス検査制御部における他
の例の各発生情報の遷移を示す図である。
の例の各発生情報の遷移を示す図である。
【図１０】図１０は第１実施例のＡＴＭパス検査制御の
タイミングチャートである。
タイミングチャートである。
【図１１】図１１は第２実施例のＡＴＭ交換装置のパス
検査に係る部分のブロック図である。
検査に係る部分のブロック図である。
【図１２】図１２は従来のＡＴＭ交換装置のパス検査に
係る部分のブロック図である。
係る部分のブロック図である。
【図１３】図１３は従来のパス検査制御のタイミングチ
ャートである。
ャートである。
【符号の説明】
１ インタフェース部
２ ＡＴＭ交換網
３ インタフェース部
４ パス検査制御部
５ ＡＴＭ交換網
６ パス検査制御部
Claims (3)
- 【請求項１】 パス検査用セルを挿入可能なインタフ
ェース部（１）と、外部からのルーティング情報に従つ
てパス検査用セルを交換するＡＴＭ交換網（２）と、パ
ス検査用セルを取出可能なインタフェース部（３）と、
インタフェース部（１）にパス検査用セル（ＯＡＭ）を
並列に挿入し、ＡＴＭ交換網（２）にルーティング情報
（ＶＰＩ）を与えて該挿入したパス検査用セルを一斉に
交換せしめ、かつインタフェース部（３）からパス検査
用セル（ＯＡＭ）を並列に取り出し、これらを内部で形
成した比較情報で比較検査すると共に、所定のタイミン
グ信号に同期して、前記ルーティング情報（ＶＰＩ）及
びパス検査用セル（ＯＡＭ）又は比較情報を変化させる
パス検査制御部（４）とを備えることを特徴とするＡＴ
Ｍ交換装置。 - 【請求項２】 パス検査制御部（４）は、ルーティン
グ情報（ＶＰＩ）及びパス検査用セル（ＯＡＭ）又は比
較情報をバレルシフトで変化させることを特徴とする請
求項１のＡＴＭ交換装置。 - 【請求項３】 パス検査用セルを挿入可能なインタフ
ェース部（１）と、パス検査用セルを該パス検査用セル
の宛先情報に従つて一斉に交換するＡＴＭ交換網（５）
と、パス検査用セルを取出可能なインタフェース部（３
）と、インタフェース部（１）にパス検査用セル（ＯＡ
Ｍ）を並列に挿入し、かつインタフェース部（３）から
パス検査用セル（ＯＡＭ）を並列に取り出し、これらを
内部の所定の比較情報で比較検査すると共に、所定のタ
イミング信号に同期して、前記パス検査用セル（ＯＡＭ
）を変化させるパス検査制御部（６）とを備えることを
特徴とするＡＴＭ交換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049474A JPH04284754A (ja) | 1991-03-14 | 1991-03-14 | Ａｔｍ交換装置 |
| US07/849,339 US5339310A (en) | 1991-03-14 | 1992-03-11 | Switching apparatus for switched network of asynchronous transfer mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049474A JPH04284754A (ja) | 1991-03-14 | 1991-03-14 | Ａｔｍ交換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04284754A true JPH04284754A (ja) | 1992-10-09 |
Family
ID=12832152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3049474A Pending JPH04284754A (ja) | 1991-03-14 | 1991-03-14 | Ａｔｍ交換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5339310A (ja) |
| JP (1) | JPH04284754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936943A (en) * | 1996-01-26 | 1999-08-10 | Fujitsu Limited | Line interface equipment in ATM exchange |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3332474B2 (ja) * | 1993-05-31 | 2002-10-07 | 株式会社日立製作所 | Ａｔｍ通信装置および故障検出通知装置 |
| KR100293920B1 (ko) * | 1993-06-12 | 2001-09-17 | 윤종용 | 비동기전송모드의사용자망접속인터페이스의트래픽제어장치및방법 |
| KR960009474B1 (ko) * | 1993-11-29 | 1996-07-19 | 양승택 | 메모리를 이용한 고속 트래픽 통계처리 장치 |
| KR100258137B1 (ko) * | 1993-12-30 | 2000-06-01 | 윤종용 | 비동기 전송 시스템에서의 가상경로 및 가상 채널 인식자의 개선된 할당방법 및 장치 |
| JPH11510331A (ja) * | 1995-07-19 | 1999-09-07 | フジツウ ネットワーク コミュニケーションズ，インコーポレイテッド | 通信装置内でデータを順番に並ベる方法及び装置 |
| AU6501496A (en) | 1995-07-19 | 1997-02-18 | Ascom Nexion Inc. | Point-to-multipoint transmission using subqueues |
| JP3171773B2 (ja) * | 1995-08-31 | 2001-06-04 | 富士通株式会社 | 交換機におけるコネクション制御方法及び装置 |
| EP0873611A1 (en) | 1995-09-14 | 1998-10-28 | Fujitsu Network Communications, Inc. | Transmitter controlled flow control for buffer allocation in wide area atm networks |
| US5673279A (en) * | 1995-11-06 | 1997-09-30 | Sun Microsystems, Inc. | Verification of network transporter in networking environments |
| KR100278016B1 (ko) * | 1995-12-26 | 2001-01-15 | 윤종용 | 비동기 전송모드 교환시스템의 스위칭 장치 및 방법 |
| US5991298A (en) | 1996-01-16 | 1999-11-23 | Fujitsu Network Communications, Inc. | Reliable and flexible multicast mechanism for ATM networks |
| KR0174690B1 (ko) | 1996-08-13 | 1999-04-01 | 삼성전자주식회사 | 교환기에서 비동기 전송모드 인터프로세서 통신셀의 다중화/역다중화방법 및시스템 |
| US5748905A (en) | 1996-08-30 | 1998-05-05 | Fujitsu Network Communications, Inc. | Frame classification using classification keys |
| WO2000033517A1 (de) * | 1998-12-01 | 2000-06-08 | Siemens Aktiengesellschaft | Verfahren und schaltungsanordnung zur feststellung der funktionsfähigkeit von verbindungskabeln in einer vermittlungseinrichtung |
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| US8224639B2 (en) | 2004-03-29 | 2012-07-17 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
| US9032515B2 (en) * | 2007-08-21 | 2015-05-12 | Nec Europe Ltd. | Method for detecting attacks to multimedia systems and multimedia system with attack detection functionality |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0809381B1 (en) * | 1988-07-22 | 2004-11-24 | Hitachi, Ltd. | ATM switching system |
| WO1991002419A1 (en) * | 1989-08-09 | 1991-02-21 | Alcatel N.V. | Resequencing system for a switching node |
| JPH03220836A (ja) * | 1990-01-25 | 1991-09-30 | Nec Corp | 非同期伝送モード交換装置 |
-
1991
- 1991-03-14 JP JP3049474A patent/JPH04284754A/ja active Pending
-
1992
- 1992-03-11 US US07/849,339 patent/US5339310A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936943A (en) * | 1996-01-26 | 1999-08-10 | Fujitsu Limited | Line interface equipment in ATM exchange |
Also Published As
| Publication number | Publication date |
|---|---|
| US5339310A (en) | 1994-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |