JPH04278573A - 半導体集積回路用パッケージ - Google Patents
半導体集積回路用パッケージInfo
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- JPH04278573A JPH04278573A JP6567191A JP6567191A JPH04278573A JP H04278573 A JPH04278573 A JP H04278573A JP 6567191 A JP6567191 A JP 6567191A JP 6567191 A JP6567191 A JP 6567191A JP H04278573 A JPH04278573 A JP H04278573A
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- JP
- Japan
- Prior art keywords
- input
- pin
- package
- substrate
- output terminals
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000011347 resin Substances 0.000 abstract description 6
- 229920005989 resin Polymers 0.000 abstract description 6
- 230000037431 insertion Effects 0.000 description 10
- 238000003780 insertion Methods 0.000 description 10
- 238000005476 soldering Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Mounting Of Printed Circuit Boards And The Like (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路用パッケ
ージに関し、基板上に表面実装するパッケージに関する
。
ージに関し、基板上に表面実装するパッケージに関する
。
【０００２】
【従来の技術】従来の表面実装型パッケージにおいては
、図２（ａ），（ｂ）に示すように基板と接続するため
の端子２をパッケージ本体１より外部に張り出して設け
ている。
、図２（ａ），（ｂ）に示すように基板と接続するため
の端子２をパッケージ本体１より外部に張り出して設け
ている。
【０００３】従来の表面実装型パッケージを基板に接続
する場合に半田を使用し、赤外線などでリフローするこ
とにより、接続されている。
する場合に半田を使用し、赤外線などでリフローするこ
とにより、接続されている。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
用パッケージは、基板と接続するために端子２がパッケ
ージ本体１から外部へ向かって伸びており、表面実装す
る場合にパッケージの幅に外部端子の長さを加えたもの
が、実装面積となってしまうため、高密度実装化するに
あたり、問題点となる。また、端子接続の際に半田によ
る接続を行う際に、高温でのリフローを行うため、パッ
ケージクラックなどの信頼性の問題点などがあった。
用パッケージは、基板と接続するために端子２がパッケ
ージ本体１から外部へ向かって伸びており、表面実装す
る場合にパッケージの幅に外部端子の長さを加えたもの
が、実装面積となってしまうため、高密度実装化するに
あたり、問題点となる。また、端子接続の際に半田によ
る接続を行う際に、高温でのリフローを行うため、パッ
ケージクラックなどの信頼性の問題点などがあった。
【０００５】本発明の目的は、実装面積を縮小化した半
導体集積回路用パッケージを提供することにある。
導体集積回路用パッケージを提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
、本発明に係る半導体集積回路用パッケージにおいては
、入出力端子を有し、基板上に表面実装される半導体集
積回路用パッケージであって、入出力端子は、パッケー
ジ本体内部に設けられ、基板上のピン端子が嵌合される
凹状構造に構成されたものである。
、本発明に係る半導体集積回路用パッケージにおいては
、入出力端子を有し、基板上に表面実装される半導体集
積回路用パッケージであって、入出力端子は、パッケー
ジ本体内部に設けられ、基板上のピン端子が嵌合される
凹状構造に構成されたものである。
【０００７】
【作用】パッケージ本体内部に入出力端子を設け、入出
力端子がパッケージ本体より張り出すのを防止したもの
である。
力端子がパッケージ本体より張り出すのを防止したもの
である。
【０００８】
【実施例】以下、本発明の一実施例を図により説明する
。図１（ａ）は、本発明の一実施例を示す平面図、（ｂ
）は同底面図、図３は本発明に係るパッケージと基板と
の組合せ状態を示す断面図、図４（ａ）は本発明の入出
力端子を示す平面図、（ｂ）は底面図、（ｃ）は（ａ）
のＡ−Ａ′線断面図である。
。図１（ａ）は、本発明の一実施例を示す平面図、（ｂ
）は同底面図、図３は本発明に係るパッケージと基板と
の組合せ状態を示す断面図、図４（ａ）は本発明の入出
力端子を示す平面図、（ｂ）は底面図、（ｃ）は（ａ）
のＡ−Ａ′線断面図である。
【０００９】図において、本発明に係る半導体集積回路
用パッケージは、リードフレーム３上に半導体チップ４
が搭載され、リードフレーム３に形成された入出力端子
３ａと半導体チップ４との間がボンディングワイヤ５で
電気的に接続されており、その外周が絶縁性樹脂６によ
り気密封止されてパッケージ本体１が構成されている。
用パッケージは、リードフレーム３上に半導体チップ４
が搭載され、リードフレーム３に形成された入出力端子
３ａと半導体チップ４との間がボンディングワイヤ５で
電気的に接続されており、その外周が絶縁性樹脂６によ
り気密封止されてパッケージ本体１が構成されている。
【００１０】さらに、入出力端子３ａは、絶縁性樹脂６
内に埋設形成されており、その一部に、基板７の差込ピ
ン８を嵌合させる嵌合孔３ｂを有している。
内に埋設形成されており、その一部に、基板７の差込ピ
ン８を嵌合させる嵌合孔３ｂを有している。
【００１１】また、絶縁性樹脂６には、差込ピン８を差
込む差込孔６ａが嵌合孔３ｂに整合させて形成してある
。
込む差込孔６ａが嵌合孔３ｂに整合させて形成してある
。
【００１２】基板７の差込ピン８は、基部側が大径に形
成され、その上端部が小径に形成されてあり、その中間
部に段付部８ａが形成されている。また、差込孔６ａは
、差込ピン８の外形形状に適合するように形成されてお
り、入出力端子３ａの嵌合孔３ｂの開口口縁３ｃが一定
巾で露出し、開口口縁３ｃと段付部８ａとが電気的に接
続される。
成され、その上端部が小径に形成されてあり、その中間
部に段付部８ａが形成されている。また、差込孔６ａは
、差込ピン８の外形形状に適合するように形成されてお
り、入出力端子３ａの嵌合孔３ｂの開口口縁３ｃが一定
巾で露出し、開口口縁３ｃと段付部８ａとが電気的に接
続される。
【００１３】実施例において、パッケージ本体１の入出
力端子３ａと基板７の差込ピン８とを一致させ、差込ピ
ン８を絶縁性樹脂６の差込孔６ａに差込んで差込ピン８
の段付部８ａを入出力端子３ａに設けた嵌合孔３ｂの開
口口縁３ｃに電気的に接合させる。これによりパッケー
ジ本体１の基板７への実装が完了する。また、パッケー
ジ本体の入出力端子３ａに基板７の差込ピン８が抜差し
可能であり、実装着脱が容易となる。
力端子３ａと基板７の差込ピン８とを一致させ、差込ピ
ン８を絶縁性樹脂６の差込孔６ａに差込んで差込ピン８
の段付部８ａを入出力端子３ａに設けた嵌合孔３ｂの開
口口縁３ｃに電気的に接合させる。これによりパッケー
ジ本体１の基板７への実装が完了する。また、パッケー
ジ本体の入出力端子３ａに基板７の差込ピン８が抜差し
可能であり、実装着脱が容易となる。
【００１４】
【発明の効果】以上説明したように本発明は、入出力端
子をパッケージ本体内部に持つために、従来よりも実装
面積の縮小化を実現でき、かつ高密度実装化を向上でき
、さらに基板のピン端子が入出力端子に対し抜き差しが
可能なため、半田着けをする必要がなく実装着脱が容易
に行える。さらに高温リフローなどによる信頼性の問題
を解決できるという効果を有する。
子をパッケージ本体内部に持つために、従来よりも実装
面積の縮小化を実現でき、かつ高密度実装化を向上でき
、さらに基板のピン端子が入出力端子に対し抜き差しが
可能なため、半田着けをする必要がなく実装着脱が容易
に行える。さらに高温リフローなどによる信頼性の問題
を解決できるという効果を有する。
【図１】（ａ）は本発明の一実施例を示す平面図、（ｂ
）は同底面図である。
）は同底面図である。
【図２】（ａ）は従来例を示す平面図、（ｂ）は同底面
図である。
図である。
【図３】本発明のパッケージと基板との組合せ状態を示
す断面図である。
す断面図である。
【図４】（ａ）は本発明の入出力端子を示す平面図、（
ｂ）は底面図、（ｃ）は（ａ）のＡ−Ａ′線断面図であ
る。
ｂ）は底面図、（ｃ）は（ａ）のＡ−Ａ′線断面図であ
る。
１ パッケージ本体
２ ３ａ 入出力端子
３ｂ 嵌合孔
３ｃ 開口口縁
７ 基板
８ 差込ピン
Claims (1)
- 【請求項１】 入出力端子を有し、基板上に表面実装
される半導体集積回路用パッケージであって、入出力端
子は、パッケージ本体内部に設けられ、基板上のピン端
子が嵌合される凹状構造に構成されたものであることを
特徴とする半導体集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6567191A JPH04278573A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6567191A JPH04278573A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278573A true JPH04278573A (ja) | 1992-10-05 |
Family
ID=13293697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6567191A Pending JPH04278573A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093250A (ja) * | 2004-09-22 | 2006-04-06 | Chieh-Fu Lin | 薄型チップ電解コンデンサー構造 |
| EP3411903B1 (de) * | 2016-02-05 | 2021-03-10 | Robert Bosch GmbH | Moldmodul, verfahren zur herstellung eines moldmoduls und moldwerkzeug für die moldumspritzung eines moldmoduls |
-
1991
- 1991-03-06 JP JP6567191A patent/JPH04278573A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093250A (ja) * | 2004-09-22 | 2006-04-06 | Chieh-Fu Lin | 薄型チップ電解コンデンサー構造 |
| EP3411903B1 (de) * | 2016-02-05 | 2021-03-10 | Robert Bosch GmbH | Moldmodul, verfahren zur herstellung eines moldmoduls und moldwerkzeug für die moldumspritzung eines moldmoduls |
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