JPH04206766A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04206766A JPH04206766A JP33709790A JP33709790A JPH04206766A JP H04206766 A JPH04206766 A JP H04206766A JP 33709790 A JP33709790 A JP 33709790A JP 33709790 A JP33709790 A JP 33709790A JP H04206766 A JPH04206766 A JP H04206766A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁膜上の超薄膜単結晶シリコン膜を能動領域
とする電気特性の良好な半導体素子を有する半導体装置
の製造方法に関する。
とする電気特性の良好な半導体素子を有する半導体装置
の製造方法に関する。
従来、絶縁膜上の超薄膜の単結晶シリコン層を能動領域
とするＭＯＳトランジスタの単結晶シリコン薄膜の形成
法は、３つに大別できる。１つめの方法は、液相成長、
固相成長、及び選択エピタキシーを用いた絶縁膜上への
シリコンのオーバー成長等の結晶成長を用いた単結晶シ
リコン層を酸化とエツチングあるいは研磨等により薄膜
化する方法である。２つめの方法は、単結晶シリコン基
板に酸素イオン打ち込みを行うことにより基板表面の単
結晶層を基板から分離するＳＩＭＯＸ［エレクトロニク
ス レターズ １４．ナンバー１８（１９７８年）第５
９３頁から第５９４頁（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅ
ｔｔｅｒｓ １４ ＮＯ，１８（１９７８）ＰＰ５９３
−５９４）］である、３つめの方法は、単結晶基板を貼
り合わせた後に片方の基板を研磨等により薄膜化する貼
り合わせ法（特開平１−２１５０４１）である。
とするＭＯＳトランジスタの単結晶シリコン薄膜の形成
法は、３つに大別できる。１つめの方法は、液相成長、
固相成長、及び選択エピタキシーを用いた絶縁膜上への
シリコンのオーバー成長等の結晶成長を用いた単結晶シ
リコン層を酸化とエツチングあるいは研磨等により薄膜
化する方法である。２つめの方法は、単結晶シリコン基
板に酸素イオン打ち込みを行うことにより基板表面の単
結晶層を基板から分離するＳＩＭＯＸ［エレクトロニク
ス レターズ １４．ナンバー１８（１９７８年）第５
９３頁から第５９４頁（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅ
ｔｔｅｒｓ １４ ＮＯ，１８（１９７８）ＰＰ５９３
−５９４）］である、３つめの方法は、単結晶基板を貼
り合わせた後に片方の基板を研磨等により薄膜化する貼
り合わせ法（特開平１−２１５０４１）である。
超薄膜単結晶シリコン層に形成したＭＯＳトランジスタ
は、従来の絶縁膜上の単結晶シリコン層に形成したＭＯ
Ｓトランジスタ特性のキング効果を抑制すると共に、サ
ブスレッシミルド特性を改善することができるので、高
電界効果移動度を得ることが可能である。しかし、超薄
膜単結晶シリコン層に形成したＭＯＳトランジスタは、
シリコン層の全てが空乏化し、閾値電圧が単結晶シリコ
ン層の厚さの関数となるため、精密な膜厚制御が必要と
なる。
は、従来の絶縁膜上の単結晶シリコン層に形成したＭＯ
Ｓトランジスタ特性のキング効果を抑制すると共に、サ
ブスレッシミルド特性を改善することができるので、高
電界効果移動度を得ることが可能である。しかし、超薄
膜単結晶シリコン層に形成したＭＯＳトランジスタは、
シリコン層の全てが空乏化し、閾値電圧が単結晶シリコ
ン層の厚さの関数となるため、精密な膜厚制御が必要と
なる。
従来の各種の形成法を用いた超薄膜単結晶シリコン層は
、次のような特徴がある。
、次のような特徴がある。
（１）結晶成長法を用いる場合、単結晶シリコン層の形
成は結晶成長条件から通常０．５μｍ以上の膜厚で行な
い、超薄膜ＭＯＳトランジスタの薄膜効果を得るために
単結晶シリコン層を０．１μｍ以下にしなければならな
い。これら結晶成長法で形成した単結晶シリコン層の酸
化膜界面側には結晶欠陥が多く、薄膜化するとこの結晶
欠陥が表出するため十分な電気特性が得られない。
成は結晶成長条件から通常０．５μｍ以上の膜厚で行な
い、超薄膜ＭＯＳトランジスタの薄膜効果を得るために
単結晶シリコン層を０．１μｍ以下にしなければならな
い。これら結晶成長法で形成した単結晶シリコン層の酸
化膜界面側には結晶欠陥が多く、薄膜化するとこの結晶
欠陥が表出するため十分な電気特性が得られない。
（２）ＳＩＭＯＸ法を用いる場合、単結晶シリコン層は
酸素イオン打ち込みを用いて基板表面のみを分離して形
成するため、膜厚制御がイオン打ち込みの均一性ででき
るので膜厚制御は良好である。また、単結晶基板を用い
るため結晶成長法に比べ結晶性が良い。それでも、ＳＩ
ＭＯＸ基板では単結晶シリコン基板に高濃度の酸素イオ
ン打ち込みを行って酸化膜を形成するため得られる単結
晶シリコン層には１０’個／Ｃｍ２以上の結晶欠陥が生
じてしまう。
酸素イオン打ち込みを用いて基板表面のみを分離して形
成するため、膜厚制御がイオン打ち込みの均一性ででき
るので膜厚制御は良好である。また、単結晶基板を用い
るため結晶成長法に比べ結晶性が良い。それでも、ＳＩ
ＭＯＸ基板では単結晶シリコン基板に高濃度の酸素イオ
ン打ち込みを行って酸化膜を形成するため得られる単結
晶シリコン層には１０’個／Ｃｍ２以上の結晶欠陥が生
じてしまう。
（３）貼り合わせ法を用いる場合、結晶欠陥に関しては
、あまり考えなくても良い。その反面、貼り合わせる単
結晶シリコンは機械的強度を要するため、数百μｍ以上
のものを用いる必要があり、単結晶シリコン層の薄膜化
後の膜厚分布が課題である。
、あまり考えなくても良い。その反面、貼り合わせる単
結晶シリコンは機械的強度を要するため、数百μｍ以上
のものを用いる必要があり、単結晶シリコン層の薄膜化
後の膜厚分布が課題である。
以上のように、従来法では結晶性の優れた超薄膜単結晶
シリコン層の形成技術は確立されていなしＡｏ 〔課題を解決するための手段〕 絶縁膜上に結晶性の良い超薄膜の単結晶シリコン層を形
成する方法として、結晶性の良い貼り合わせ法と膜厚制
御の容易なＳＩＭＯＸ法を組み合わせる方法を考案した
。ＳＩＭＯＸでは、単結晶シリコン基板に酸素イオン打
ち込みを用いることによって酸化膜層を単結晶シリコン
基板内に形成するため、酸素原子を取り入れた酸化膜領
域とその界面近傍の単結晶シリコン部に結晶歪が発生し
、その後にＳＩＭＯＸ工程で不可欠である高温熱処理（
１２００℃）を行うため結晶歪が結晶欠陥に成長する。
シリコン層の形成技術は確立されていなしＡｏ 〔課題を解決するための手段〕 絶縁膜上に結晶性の良い超薄膜の単結晶シリコン層を形
成する方法として、結晶性の良い貼り合わせ法と膜厚制
御の容易なＳＩＭＯＸ法を組み合わせる方法を考案した
。ＳＩＭＯＸでは、単結晶シリコン基板に酸素イオン打
ち込みを用いることによって酸化膜層を単結晶シリコン
基板内に形成するため、酸素原子を取り入れた酸化膜領
域とその界面近傍の単結晶シリコン部に結晶歪が発生し
、その後にＳＩＭＯＸ工程で不可欠である高温熱処理（
１２００℃）を行うため結晶歪が結晶欠陥に成長する。
従って、この熱処理温度を酸素イオン打ち込み層が酸化
膜に変化できるのに必要なだけの温度にすることによっ
て単結晶シリコン層に生じる結晶欠陥を低減する。さら
に、ＳＩＭＯＸの酸素イオン打ち込み層とその界面近傍
の単結晶シリコン部を除去することによって結晶性の良
い超薄膜の単結晶シリコン膜が得られる。この超薄膜単
結晶シリコン膜を基板に接着する方法として、結晶欠陥
の無い貼り合わせ法を用いる。
膜に変化できるのに必要なだけの温度にすることによっ
て単結晶シリコン層に生じる結晶欠陥を低減する。さら
に、ＳＩＭＯＸの酸素イオン打ち込み層とその界面近傍
の単結晶シリコン部を除去することによって結晶性の良
い超薄膜の単結晶シリコン膜が得られる。この超薄膜単
結晶シリコン膜を基板に接着する方法として、結晶欠陥
の無い貼り合わせ法を用いる。
単結晶シリコン基板表面層は、酸素イオン打ち込み後の
高温熱処理を行うことによって酸化膜層との界面近傍部
の結晶歪が結晶欠陥になるため、この熱処理温度を酸素
イオン打ち込み層が酸化膜に変化できるのに必要なだけ
の温度にすることによって単結晶シリコン層に生じる結
晶欠陥を低減し、裏面からの基板エツチングのエツチン
グストップ層に用いる。そして、基板エツチング後に酸
素イオン打ち込み層とその周辺部の単結晶シリコン層を
エツチングすることによって、超薄膜の単結晶シリコン
膜を形成するため、この単結晶シリコン膜には欠陥が内
在しない。また、単結晶シリコン層の膜厚制御に関して
は、単結晶シリコン基板に形成した酸素イオン打ち込み
層を基板エツチングのエツチングストップ層に用いるた
め、イオン打ち込みの深さ分布の膜厚バラツキしか生じ
ないので、超薄膜の単結晶シリコン層が制御よく形成で
きる。
高温熱処理を行うことによって酸化膜層との界面近傍部
の結晶歪が結晶欠陥になるため、この熱処理温度を酸素
イオン打ち込み層が酸化膜に変化できるのに必要なだけ
の温度にすることによって単結晶シリコン層に生じる結
晶欠陥を低減し、裏面からの基板エツチングのエツチン
グストップ層に用いる。そして、基板エツチング後に酸
素イオン打ち込み層とその周辺部の単結晶シリコン層を
エツチングすることによって、超薄膜の単結晶シリコン
膜を形成するため、この単結晶シリコン膜には欠陥が内
在しない。また、単結晶シリコン層の膜厚制御に関して
は、単結晶シリコン基板に形成した酸素イオン打ち込み
層を基板エツチングのエツチングストップ層に用いるた
め、イオン打ち込みの深さ分布の膜厚バラツキしか生じ
ないので、超薄膜の単結晶シリコン層が制御よく形成で
きる。
従って、貼り合わせ基板の片側にＳＩＭＯＸ基板を用い
ることにより膜厚の制御が図れると共に、ＳＩＭＯＸ基
板の基板シリコン側を除去することによって、単結晶シ
リコン層と酸化膜層界面を表面側に持ってきて酸化、除
去できるので結晶欠陥を取り除くことができる。
ることにより膜厚の制御が図れると共に、ＳＩＭＯＸ基
板の基板シリコン側を除去することによって、単結晶シ
リコン層と酸化膜層界面を表面側に持ってきて酸化、除
去できるので結晶欠陥を取り除くことができる。
以下、本発明の詳細な説明する。
〈実施例１〉
第１図の如く、型単結晶シリコン（１００）基板１を１
０００℃の酸素雰囲気中で熱処理することにより約２０
ｎｍの酸化膜２を形成した。次に、酸素イオン打ち込み
（０”、１５０ＫｅＶ、２ＸＩＱ”ａｍ−２）及び熱処
理（９００℃、２時間）を行い、酸化膜層３を形成した
。この酸素イオン打ち込みで形成した酸化膜層３によっ
て単結晶シリコン基板１の表面が基板と分離され、約２
００ｎｍの単結晶シリコン薄膜４が形成された（第１図
Ｃ参照）。
０００℃の酸素雰囲気中で熱処理することにより約２０
ｎｍの酸化膜２を形成した。次に、酸素イオン打ち込み
（０”、１５０ＫｅＶ、２ＸＩＱ”ａｍ−２）及び熱処
理（９００℃、２時間）を行い、酸化膜層３を形成した
。この酸素イオン打ち込みで形成した酸化膜層３によっ
て単結晶シリコン基板１の表面が基板と分離され、約２
００ｎｍの単結晶シリコン薄膜４が形成された（第１図
Ｃ参照）。
次に、ｐ型単結晶シリコン（１００）基板５を１０００
℃の酸素雰囲気中で熱処理することにより約５００ｎｍ
の酸化膜層６を形成した。そして、単結晶基板５に単結
晶シリコン薄膜４表面を圧着・加熱（９５０℃）するこ
とによって貼り合わせた（第１図す参照）。
℃の酸素雰囲気中で熱処理することにより約５００ｎｍ
の酸化膜層６を形成した。そして、単結晶基板５に単結
晶シリコン薄膜４表面を圧着・加熱（９５０℃）するこ
とによって貼り合わせた（第１図す参照）。
次に、酸素イオン打ち込みを行った単結晶基板１をアル
ミナ研磨剤を用いたラッピングにより約５０μｍまで除
去した。その後、エチレンジアミン・ピテカテコールを
化学液に用いるメカニカル・ケミカルボリジングで残り
の５０μｍを除去した。このメカニカル・ケミカルボリ
ジングでは単結晶基板１の加工速度が酸化膜層３に比べ
て４桁以上大きいため、ラッピングで生じた残膜厚の不
拘−及び加工面歪を除去することができた。さらに、酸
化膜層３を弗酸水溶液処理によって除去した（第１図Ｃ
参照）。
ミナ研磨剤を用いたラッピングにより約５０μｍまで除
去した。その後、エチレンジアミン・ピテカテコールを
化学液に用いるメカニカル・ケミカルボリジングで残り
の５０μｍを除去した。このメカニカル・ケミカルボリ
ジングでは単結晶基板１の加工速度が酸化膜層３に比べ
て４桁以上大きいため、ラッピングで生じた残膜厚の不
拘−及び加工面歪を除去することができた。さらに、酸
化膜層３を弗酸水溶液処理によって除去した（第１図Ｃ
参照）。
その後、試料を酸化（ｒＩ！素雰素気囲気０００℃。
１４５ｎｍ）および弗酸水溶液処理することにより２０
０ｎｍの単結晶シリコン薄膜４を約１１００ｎに薄膜化
した。さらに、単結晶シリコン薄膜４内に形成する素子
の分離のため、通常のホト・エツチング工程により素子
形成領域以外の単結晶シリコン薄膜を選択的に除去した
（第１図Ｃ参照）。
０ｎｍの単結晶シリコン薄膜４を約１１００ｎに薄膜化
した。さらに、単結晶シリコン薄膜４内に形成する素子
の分離のため、通常のホト・エツチング工程により素子
形成領域以外の単結晶シリコン薄膜を選択的に除去した
（第１図Ｃ参照）。
以後の工程は１通常の多結晶シリコンゲートＭＯ８）−
ランジスタの形成プロセスを用いて超薄膜ＭＯＳトラン
ジスタを形成した。素子のゲート酸化膜８は１５ｎｍ、
ドレイン９およびソース１０の形成は砒素（Ａｓ）イオ
ン打ち込み（８０ｋ ｅ Ｖ 、 ５ Ｘ １０”（！
ｍ−”）を用いた（第１図Ｃ参照）。上記のように形成
した超薄膜ｎチャネルＭＯ８）−ランジスタ（単結晶シ
リコン層＝９０ｎｍ、ゲート長＝２μｍ、ゲート幅＝２
μｍ）の電界効果移動度は約８００ａｊ／ｖ−５であり
、従来のバルクＭＯＳトランジスタの電界効果移動度（
約６００ｄ／ｖ−５）の１．３倍の値が得られた。これ
は、超薄膜単結晶シリコン層の効果によるものである。
ランジスタの形成プロセスを用いて超薄膜ＭＯＳトラン
ジスタを形成した。素子のゲート酸化膜８は１５ｎｍ、
ドレイン９およびソース１０の形成は砒素（Ａｓ）イオ
ン打ち込み（８０ｋ ｅ Ｖ 、 ５ Ｘ １０”（！
ｍ−”）を用いた（第１図Ｃ参照）。上記のように形成
した超薄膜ｎチャネルＭＯ８）−ランジスタ（単結晶シ
リコン層＝９０ｎｍ、ゲート長＝２μｍ、ゲート幅＝２
μｍ）の電界効果移動度は約８００ａｊ／ｖ−５であり
、従来のバルクＭＯＳトランジスタの電界効果移動度（
約６００ｄ／ｖ−５）の１．３倍の値が得られた。これ
は、超薄膜単結晶シリコン層の効果によるものである。
〈実施例２〉
第２図の如く、実施例１と同様な工程で、Ｐ型単結晶シ
リコン（１００）基板１を１０００℃の酸素雰囲気中で
熱処理することにより約２０ｎｍの酸化膜２を形成した
。次に、酸素イオン打ち込み（０”、 ９０ Ｋ ｅ
Ｖ、 ２ Ｘ １０”ＣＩ！ｌ−”）及び熱処理（９０
０℃、２時間）を行い、酸化膜層３を形成した。この酸
素イオン打ち込みで形成した酸化膜層３によって単結晶
シリコン基板１の表面が基板と分離され、約１１００ｎ
の単結晶シリコン薄膜４が形成された（第１図Ｃ参照）
。
リコン（１００）基板１を１０００℃の酸素雰囲気中で
熱処理することにより約２０ｎｍの酸化膜２を形成した
。次に、酸素イオン打ち込み（０”、 ９０ Ｋ ｅ
Ｖ、 ２ Ｘ １０”ＣＩ！ｌ−”）及び熱処理（９０
０℃、２時間）を行い、酸化膜層３を形成した。この酸
素イオン打ち込みで形成した酸化膜層３によって単結晶
シリコン基板１の表面が基板と分離され、約１１００ｎ
の単結晶シリコン薄膜４が形成された（第１図Ｃ参照）
。
その後、単結晶シリコン薄膜４を活性領域、ポリシリコ
ンをゲート７とするｎチャネルＭＯＳトランジスタを形
成した。素子のゲート酸化膜８は１５ｎｍ、ドレイン９
およびソース１０の形成は砒素（Ａｓ）イオン打ち込み
（８０ｋｅＶ、５Ｘ１０”ｍ−”）を用いた（第２図す
参照）。
ンをゲート７とするｎチャネルＭＯＳトランジスタを形
成した。素子のゲート酸化膜８は１５ｎｍ、ドレイン９
およびソース１０の形成は砒素（Ａｓ）イオン打ち込み
（８０ｋｅＶ、５Ｘ１０”ｍ−”）を用いた（第２図す
参照）。
次に、ｐ型単結晶シリコン（１００）基板５を１０００
℃の酸素雰囲気中で熱処理することにより約５００ｎｍ
の酸化膜層６を形成した。そして、単結晶基板５表面と
上記ｎチャネルＭＯ８）−ランジスタを対向させてエポ
キシ系の接着剤１１によって貼り合わせた（第２図Ｃ参
照）。
℃の酸素雰囲気中で熱処理することにより約５００ｎｍ
の酸化膜層６を形成した。そして、単結晶基板５表面と
上記ｎチャネルＭＯ８）−ランジスタを対向させてエポ
キシ系の接着剤１１によって貼り合わせた（第２図Ｃ参
照）。
次に、酸素イオン打ち込みを行った単結晶基板１を約５
０μｍまでアルミナ研磨剤を用いたラッピングにより除
去した。その後、エチレンジアミン・ピテカテコールを
化学液に用いるメカニカル・ケミカルボリジングで残り
の５０μｍを除去した。このメカニカル・ケミカルボリ
ジングでは単結晶基板１の加工速度が酸化膜層３に比べ
て４桁以上大きいため、ラッピングで生じた残膜厚の不
拘−及び加工面歪を除去することができた（第２図Ｃ参
照）。
０μｍまでアルミナ研磨剤を用いたラッピングにより除
去した。その後、エチレンジアミン・ピテカテコールを
化学液に用いるメカニカル・ケミカルボリジングで残り
の５０μｍを除去した。このメカニカル・ケミカルボリ
ジングでは単結晶基板１の加工速度が酸化膜層３に比べ
て４桁以上大きいため、ラッピングで生じた残膜厚の不
拘−及び加工面歪を除去することができた（第２図Ｃ参
照）。
次に、酸化膜層３に電極配線用のコンタクトホール１２
及びアルミ配＄１３を形成した（第２図Ｃ参照）。上記
のように形成したｎチャネルＭＯＳトランジスタ（単結
晶シリコン層：９０ｎｍ、ゲート長：２μｍ、ゲートｆ
ｆｔＡ：２μｍ）の電界効果移動度は、約７００ｄ／ｖ
−８であり、従来のバルクＭＯＳトランジスタの電界効
果移動度（約６００ａｌ／Ｖ−ｓ ）の１．２倍の値が
得られた。
及びアルミ配＄１３を形成した（第２図Ｃ参照）。上記
のように形成したｎチャネルＭＯＳトランジスタ（単結
晶シリコン層：９０ｎｍ、ゲート長：２μｍ、ゲートｆ
ｆｔＡ：２μｍ）の電界効果移動度は、約７００ｄ／ｖ
−８であり、従来のバルクＭＯＳトランジスタの電界効
果移動度（約６００ａｌ／Ｖ−ｓ ）の１．２倍の値が
得られた。
この電界効果移動度は、実施例１より１割程度小さい値
であったが、この結果はデバイスと基板５との貼り付け
に接着剤１１を用いたため配線工程を低温で行ったため
である。
であったが、この結果はデバイスと基板５との貼り付け
に接着剤１１を用いたため配線工程を低温で行ったため
である。
〈実施例３〉
実施例２と同様な工程で、第３図の如く、ｐ、型単結晶
シリコン（１００）基板１表面層を酸素イオン打ち込み
による酸化膜３で分離して形成した単結晶シリコン薄膜
４を活性領域、ポリシリコンをゲート７とするｎチャネ
ルＭＯ８）−ランジスタを形成した。その後、眉間絶縁
膜として被着したＣＶＤ酸化膜３に電極配線用のコンタ
クトホール１２及びアルミ配線１３を形成した（第３図
Ｃ参照）。
シリコン（１００）基板１表面層を酸素イオン打ち込み
による酸化膜３で分離して形成した単結晶シリコン薄膜
４を活性領域、ポリシリコンをゲート７とするｎチャネ
ルＭＯ８）−ランジスタを形成した。その後、眉間絶縁
膜として被着したＣＶＤ酸化膜３に電極配線用のコンタ
クトホール１２及びアルミ配線１３を形成した（第３図
Ｃ参照）。
次に、ｎ型単結晶シリコン（１００）基板１５表面にｐ
型シリコン層１６及びポリシリコン・ゲート１７とする
ｐチャネルＭＯＳトランジスタを形成した。このｎ型単
結晶基板１５表面に形成したｐＭＯＳトランジスタに上
記ｎ Ｍ ＯＳ トランジスタをエポキシ系の接着剤１
１によって貼り合わせた（第３図す参照）。
型シリコン層１６及びポリシリコン・ゲート１７とする
ｐチャネルＭＯＳトランジスタを形成した。このｎ型単
結晶基板１５表面に形成したｐＭＯＳトランジスタに上
記ｎ Ｍ ＯＳ トランジスタをエポキシ系の接着剤１
１によって貼り合わせた（第３図す参照）。
次に、酸素イオン打ち込みを行った単結晶シリコン基板
１の裏面側からアルミナ研磨剤を用いたラッピングとエ
チレンジアミン・ピテカテコールを化学液に用いるメカ
ニカル・ケミカルボリジングで単結晶シリコン基板１を
除去した（第３図Ｃ参照）。
１の裏面側からアルミナ研磨剤を用いたラッピングとエ
チレンジアミン・ピテカテコールを化学液に用いるメカ
ニカル・ケミカルボリジングで単結晶シリコン基板１を
除去した（第３図Ｃ参照）。
上記のように形成したｎチャネルＭｏＳトランジスタ（
ゲート長＝２μｍ、ゲート幅：２μｍ）の電界効果移動
度は約７００ｄ／ｖ−８であり、従来のバルクｎＭＯＳ
トランジスタの電界効果移動度（約６００ｄ／Ｖ−５）
の１．２倍の値が得られた。また、ｎ型単結晶シリコン
基板１５表面に形成したｐチャネルＭＯＳトランジスタ
の電界効果移動度については、基板の貼り合わせ前後に
おいて差異が生じなかった。
ゲート長＝２μｍ、ゲート幅：２μｍ）の電界効果移動
度は約７００ｄ／ｖ−８であり、従来のバルクｎＭＯＳ
トランジスタの電界効果移動度（約６００ｄ／Ｖ−５）
の１．２倍の値が得られた。また、ｎ型単結晶シリコン
基板１５表面に形成したｐチャネルＭＯＳトランジスタ
の電界効果移動度については、基板の貼り合わせ前後に
おいて差異が生じなかった。
なお、この実施例３のように、デバイス層を接着してい
く単結晶基板１５表面のｐチャネルＭＯＳトランジスタ
及び積み上げた゛ｎチャネルＭＯＳトランジスタがデバ
イス形成後に高温熱処理を受けない。従って、実施例２
の場合、デバイス層の上にアルミ配線１３を設けた状態
で基板の貼り合わせを行うことによって、デバイス層の
上下に配線１３および配線１８を設置することが可能と
なる（第４図Ｃ参照）。また、アルミ配線を形成した超
薄膜デバイス層を積層することも可能である（第４図す
参照）。その場合、層間に導電性の柱を設け、上下デバ
イス間のアライメントを行うことにより、例えば本実施
例３ではＣＭＯ５が形成できる。また、２層以上の各デ
バイス層に配線を設けて、複雑な回路のレイアウトを単
純化することも可能である。
く単結晶基板１５表面のｐチャネルＭＯＳトランジスタ
及び積み上げた゛ｎチャネルＭＯＳトランジスタがデバ
イス形成後に高温熱処理を受けない。従って、実施例２
の場合、デバイス層の上にアルミ配線１３を設けた状態
で基板の貼り合わせを行うことによって、デバイス層の
上下に配線１３および配線１８を設置することが可能と
なる（第４図Ｃ参照）。また、アルミ配線を形成した超
薄膜デバイス層を積層することも可能である（第４図す
参照）。その場合、層間に導電性の柱を設け、上下デバ
イス間のアライメントを行うことにより、例えば本実施
例３ではＣＭＯ５が形成できる。また、２層以上の各デ
バイス層に配線を設けて、複雑な回路のレイアウトを単
純化することも可能である。
本発明によれば、超薄膜単結晶シリコン膜を能動領域と
するＭＯＳトランジスタにおいて、結晶性が良好であり
、かっ膜厚が均一な超薄膜単結晶シリコン層を用いたＭ
ｏＳトランジスタの製造が可能となる。さらに、本発明
の効果は、単体ＭＯＳトランジスタ及びＣＭＯ８の製造
のみに限らず。
するＭＯＳトランジスタにおいて、結晶性が良好であり
、かっ膜厚が均一な超薄膜単結晶シリコン層を用いたＭ
ｏＳトランジスタの製造が可能となる。さらに、本発明
の効果は、単体ＭＯＳトランジスタ及びＣＭＯ８の製造
のみに限らず。
ｄＲＡＭ、ｓＲＡＭの高集積メモリー、高速演算回路等
を合わせ持った半導体装置の製造にも適用できる。
を合わせ持った半導体装置の製造にも適用できる。
第１図、第２図、第３図及び第４図は、本発明の製造工
程を示す断面図である。 １・・・Ｐ型車結晶シリコン基板、２・・・熱酸化膜、
３・・・酸化膜層（酸素イオン打ち込み層）、４・・・
単結晶シリコン薄膜、５・・・Ｐ型車結晶シリコン基板
（支持基板）、６・・・酸化膜層、７・・・ポリシリコ
ン・ゲート、８・・・ゲート酸化膜、９・・・ドレイン
、１０・・・ソース、１１・・・エポキシ系接着剤、１
２・・・コンタクトホール、１３・・・アルミ配線、１
４・・・ＣＶＤ酸化膜、１５・・・ｎ型単結晶シリコン
基板（支持基板）、１６・・・ｐ型シリコン層、１７・
・・ポリシリコン・ゲート、１８・・・アルミ配線２．
１９（ｅ） ｔＣ）
程を示す断面図である。 １・・・Ｐ型車結晶シリコン基板、２・・・熱酸化膜、
３・・・酸化膜層（酸素イオン打ち込み層）、４・・・
単結晶シリコン薄膜、５・・・Ｐ型車結晶シリコン基板
（支持基板）、６・・・酸化膜層、７・・・ポリシリコ
ン・ゲート、８・・・ゲート酸化膜、９・・・ドレイン
、１０・・・ソース、１１・・・エポキシ系接着剤、１
２・・・コンタクトホール、１３・・・アルミ配線、１
４・・・ＣＶＤ酸化膜、１５・・・ｎ型単結晶シリコン
基板（支持基板）、１６・・・ｐ型シリコン層、１７・
・・ポリシリコン・ゲート、１８・・・アルミ配線２．
１９（ｅ） ｔＣ）
Claims (1)
- １、絶縁膜上の超薄膜単結晶シリコン層を能動領域とす
る半導体装置の製造において、（１）単結晶シリコン基
板に酸素イオン打ち込みを行い単結晶シリコン基板表面
層を酸化膜で分離することにより単結晶シリコン薄膜を
形成する工程、（２）上記（１）により形成した単結晶
シリコン基板表面を支持基板に貼り合わせる工程、（３
）貼り合わせて形成した基板の酸素イオン打込みを行っ
た基板の裏面側からシリコン、酸化膜及び単結晶シリコ
ン薄膜の表面層を除去する工程、（４）支持基板表面の
単結晶シリコン薄膜を能動領域とする半導体素子を形成
する工程を具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33709790A JPH04206766A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33709790A JPH04206766A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206766A true JPH04206766A (ja) | 1992-07-28 |
Family
ID=18305409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33709790A Pending JPH04206766A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206766A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007382A1 (fr) * | 2001-07-09 | 2003-01-23 | Tokyo Electron Limited | Procede de fabrication d'un substrat a semi-conducteur et substrat a semi-conducteur ainsi obtenu |
| JP2005150297A (ja) * | 2003-11-13 | 2005-06-09 | Seiko Epson Corp | 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置、電子機器 |
| US6959154B1 (en) | 2000-11-28 | 2005-10-25 | At&T Corp. | Diversity receiver for mitigating the effects of fiber dispersion by separate detection of the two transmitted sidebands |
| EP1710836A1 (en) * | 2004-01-30 | 2006-10-11 | SUMCO Corporation | Method for manufacturing soi wafer |
| EP1914799A1 (en) * | 2005-07-29 | 2008-04-23 | Shanghai Simgui Technology Co., Ltd | Method for manufacturing silicon on insulator |
| JP2008205456A (ja) * | 2007-02-16 | 2008-09-04 | Samsung Electronics Co Ltd | 半導体素子の形成方法 |
| JP2009246389A (ja) * | 2009-07-23 | 2009-10-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2009260369A (ja) * | 2009-07-23 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2009283974A (ja) * | 2009-08-20 | 2009-12-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010016391A (ja) * | 2009-08-20 | 2010-01-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| USRE42097E1 (en) | 1998-09-04 | 2011-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| WO2017110267A1 (ja) * | 2015-12-24 | 2017-06-29 | ソニー株式会社 | トランジスタ、半導体装置、電子機器、およびトランジスタの製造方法 |
-
1990
- 1990-11-30 JP JP33709790A patent/JPH04206766A/ja active Pending
Cited By (23)
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| JP4481354B2 (ja) * | 2009-07-23 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4481355B2 (ja) * | 2009-07-23 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2009260369A (ja) * | 2009-07-23 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2009246389A (ja) * | 2009-07-23 | 2009-10-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP4481358B2 (ja) * | 2009-08-20 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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