JPH0411388Y2 - - Google Patents
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- JPH0411388Y2 JPH0411388Y2 JP832585U JP832585U JPH0411388Y2 JP H0411388 Y2 JPH0411388 Y2 JP H0411388Y2 JP 832585 U JP832585 U JP 832585U JP 832585 U JP832585 U JP 832585U JP H0411388 Y2 JPH0411388 Y2 JP H0411388Y2
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
「産業上の利用分野」
この考案は例えば半導体集積回路の試験装置に
用いられ、設定された周期のレート信号を発生す
ると共に各隣接するレート周期の間において設定
された周期のマルチロツクを発生するタイミング
発生器に関する。[Detailed description of the invention] "Industrial application field" This invention is used, for example, in a testing device for semiconductor integrated circuits, and generates a rate signal with a set period, and also generates a rate signal with a set period between each adjacent rate period. This invention relates to a timing generator that generates periodic multi-locks.
「従来の技術」
従来の半導体試験装置のタイミング発生器はそ
の一試験サイクル、いわゆるレートサイクルに一
つのクロツク、つまりレート信号を発生してい
た。しかし対象となる半導体素子によつてはレー
ト周期の間に複数のクロツクを必要とする場合が
あり、このようなクロツクをマルチクロツクとい
つている。``Prior Art'' A timing generator in a conventional semiconductor testing device generates one clock, or rate signal, in one test cycle, or so-called rate cycle. However, depending on the target semiconductor device, a plurality of clocks may be required during the rate period, and such clocks are called multi-clocks.
従来のマルチクロツクを発生するタイミング発
生器は第6図に示すように構成されていた。制御
部11からバス12を通じて、クロツク周期設定
手段としてのクロツク周期データメモリ13及び
レート周期設定手段としてのクロツク数データメ
モリ14に対して例えば周期指定データやクロツ
ク数指定データがそれぞれ予め記憶されている。
バス12に与えたタイムスロツト指定信号によつ
てそれぞれ周期データメモリ13、クロツク数デ
ータメモリ14より周期指定データ、クロツク数
指定データの各一つが読出される。その読出され
た周期指定データはマルチクロツク発生回路15
に入力される。マルチクロツク発生回路15は制
御部11の端子16を通じて基準クロツクが入力
され、周期指定データに対応した周期のマルチク
ロツクを発生してマルチクロツク端子17へ出力
する。 A conventional timing generator for generating multiple clocks was constructed as shown in FIG. For example, cycle designation data and clock number designation data are stored in advance from the control unit 11 through the bus 12 in a clock cycle data memory 13 as a clock cycle setting means and a clock number data memory 14 as a rate cycle setting means, respectively. .
In response to the time slot designation signal applied to the bus 12, one each of cycle designation data and clock number designation data is read out from the cycle data memory 13 and the clock number data memory 14, respectively. The read cycle designation data is sent to the multi-clock generation circuit 15.
is input. The multi-clock generating circuit 15 receives the reference clock through the terminal 16 of the control section 11, generates a multi-clock having a period corresponding to the period designation data, and outputs it to the multi-clock terminal 17.
この端子17のマルチクロツクはレート信号発
生回路18に分岐入力され、レート信号発生回路
18にはカウンタ19が設けられ、カウンタ19
がマルチクロツクを、クロツク数データメモリ1
4からのクロツク数指定データと対応した数を計
数するとレート信号をレート信号端子21に出力
する。例えばカウンタ19はプリセツト可能なダ
ウンカウンタであつてゼロ検出回路22がカウン
タ19の計数状態がゼロになつたことを検出する
とその出力が高レベルとなり、これがゲート23
に与えられる。この状態で出力されるマルチクロ
ツクはゲート23をレート信号として通過してレ
ート信号端子21に出力される。カウンタ19が
次のマルチクロツクを計数してゼロ検出回路22
の出力が低レベルになるとその立下りでカウンタ
19にクロツク数指定データがプリセツトされ
る。このプリセツトされたクロツク数指定データ
はマルチクロツクの発生ごとに順次1減算されて
いく。従つてこのクロツク数指定データだけマル
チクロツク数が発生するごとにレート信号が端子
21に得られる。 The multi-clock at this terminal 17 is branched into a rate signal generation circuit 18, and the rate signal generation circuit 18 is provided with a counter 19.
is the multi-clock, clock number data memory 1
When the number corresponding to the clock number designation data from 4 is counted, a rate signal is output to the rate signal terminal 21. For example, the counter 19 is a down counter that can be preset, and when the zero detection circuit 22 detects that the counting state of the counter 19 has become zero, its output becomes a high level, which causes the gate 23
given to. The multi-clock outputted in this state passes through the gate 23 as a rate signal and is outputted to the rate signal terminal 21. The counter 19 counts the next multi-clock and the zero detection circuit 22
When the output becomes low level, the clock number designation data is preset in the counter 19 at the falling edge. This preset clock number designation data is sequentially decremented by 1 each time a multi-clock occurs. Therefore, a rate signal is obtained at the terminal 21 every time a multi-clock number corresponding to this clock number designation data is generated.
例えば第7図Aに示すようにレート信号端子2
1よりレート信号が各タイムスロツトごとに得ら
れ、その隣接するレート信号間において等間隔で
マルチクロツクが第7図Bに示すように発生す
る。このレート信号の周期やマルチクロツクの周
期は制御部11からのタイムスロツト指定信号を
変えることにより変更される。制御部11は1タ
イムスロツトごとにしかタイムスロツト指定信号
を変更することができない。従つて例えば第7図
に示すように0番目のタイムスロツトにおいては
マルチクロツクの周期をR0とし、次の1番目の
タイムスロツトにおいてはマルチクロツクの周期
をR1というように変更することができる。 For example, as shown in FIG. 7A, the rate signal terminal 2
1, a rate signal is obtained for each time slot, and multi-clocks are generated at equal intervals between adjacent rate signals, as shown in FIG. 7B. The period of this rate signal and the period of the multi-clock are changed by changing the time slot designation signal from the control section 11. The control section 11 can only change the time slot designation signal for each time slot. Therefore, for example, as shown in FIG. 7, the period of the multi-clock can be set to R0 in the 0th time slot, and the period of the multi-clock can be changed to R1 in the next 1st time slot.
「考案が解決しようとする問題点」
ところが最近1レート周期の間において、つま
り一つのタイムスロツトの間においてマルチクロ
ツクの周期を変更することが要求されてきた。``Problem to be solved by the invention'' Recently, however, it has been required to change the period of the multi-clock during one rate period, that is, during one time slot.
この考案の目的は1レート周期内においてマル
チクロツクの周期を変更することができるタイミ
ング発生器を提供することにある。 The purpose of this invention is to provide a timing generator that can change the period of a multi-clock within one rate period.
「問題を解決するための手段」
この発明によればクロツク周期補助信号発生回
路が設けられ、クロツク周期補助信号発生回路は
補助メモリを備え、補助メモリはマルチクロツク
を計数するカウンタによつて読出される。補助メ
モリから読出されたデータがクロツク周期補助信
号発生回路の出力、即ち補助信号としてクロツク
周期設定手段に与えられ、クロツク周期設定手段
はその補助信号に応じてクロツク周期指定データ
を変更する。従つてクロツク周期補助信号発生回
路における補助メモリに記憶する内容に応じて例
えば各マルチクロツクごとにおいても発生するマ
ルチクロツクの周期を変更することが可能とな
る。"Means for Solving the Problem" According to the present invention, a clock cycle auxiliary signal generation circuit is provided, the clock cycle auxiliary signal generation circuit is provided with an auxiliary memory, and the auxiliary memory is read out by a counter that counts multiple clocks. . The data read from the auxiliary memory is applied as an output of the clock period auxiliary signal generating circuit, that is, an auxiliary signal, to the clock period setting means, and the clock period setting means changes the clock period designation data in accordance with the auxiliary signal. Therefore, depending on the contents stored in the auxiliary memory in the clock period auxiliary signal generating circuit, it is possible to change the period of the multi-clock generated for each multi-clock, for example.
「実施例」
第1図はこの考案によるタイミング発生器の実
施例を示し、第6図と対応する部分には同一符号
を付けてある。この例ではマルチクロツク発生回
路15としてプリセツト可能なダウンカウンタ2
5が設けられ、ダウンカウンタ25の計数値がゼ
ロになるとゼロ検出回路26で検出され、その出
力はマルチクロツクとしてマルチクロツク端子1
7に出力されると共にオアゲート27を通じてカ
ウンタ25のロード端子に与えられている。また
周期データメモリ13の読出し出力とレジスタ3
0のデータとの一方がマルチプレクサ28で選択
されてダウンカウンタ25にプリセツトデータと
して供給される。制御部11から端子29を通じ
て初期化信号を発生し、この初期化信号をオアゲ
ート27を通じてカウンタ25のロード端子に与
えてプリセツトすると共にレート信号発生回路1
8内のカウンタ19のクリア端子に与えてこれを
ゼロにする。また必要に応じてカウンタ19の計
数を制御するため端子16の基準クロツクをクロ
ツク端子に供給すると共に制御部11からオアゲ
ート31を通じてクロツク端子にクロツクを供給
することができる。Embodiment FIG. 1 shows an embodiment of a timing generator according to this invention, and parts corresponding to those in FIG. 6 are given the same reference numerals. In this example, the down counter 2, which can be preset, is used as the multi-clock generating circuit 15.
5 is provided, and when the count value of the down counter 25 becomes zero, it is detected by the zero detection circuit 26, and its output is sent to the multiclock terminal 1 as a multiclock.
7 and is applied to the load terminal of the counter 25 through the OR gate 27. In addition, the readout output of the periodic data memory 13 and the register 3
0 data is selected by the multiplexer 28 and supplied to the down counter 25 as preset data. An initialization signal is generated from the control section 11 through the terminal 29, and this initialization signal is applied to the load terminal of the counter 25 through the OR gate 27 to preset it, and the rate signal generation circuit 1
8 to the clear terminal of the counter 19 to set it to zero. Further, in order to control the count of the counter 19 as necessary, the reference clock of the terminal 16 can be supplied to the clock terminal, and a clock can also be supplied from the control section 11 to the clock terminal through the OR gate 31.
この考案においてはクロツク周期補助信号発生
回路32が設けられる。このクロツク周期補助信
号発生回路32は補助メモリ33を備えており、
補助メモリ33は1タイムスロツト中におけるマ
ルチクロツクの計数状態に応じて読出される。こ
の例では補助メモリ33を読出すために専用のア
ツプカウンタ34が設けられ、アツプカウンタ3
4はレート信号端子21のレート信号でクリアさ
れ、端子17のマルチクロツク信号を計数するも
のである。カウンタ34の計数値によつて補助メ
モリ33が読出される。この補助メモリ33の出
力はクロツク周期補助信号発生回路32の出力と
してクロツク周期設定手段13に与えられる。こ
の補助メモリ33は必要に応じてその記憶内容を
書き変えることができるようにされている。 In this invention, a clock period auxiliary signal generating circuit 32 is provided. This clock cycle auxiliary signal generation circuit 32 is equipped with an auxiliary memory 33,
The auxiliary memory 33 is read out according to the counting state of the multi-clock during one time slot. In this example, a dedicated up counter 34 is provided for reading out the auxiliary memory 33.
4 is cleared by the rate signal at the rate signal terminal 21 and counts the multi-clock signal at the terminal 17. The count value of the counter 34 is read out from the auxiliary memory 33. The output of this auxiliary memory 33 is given to the clock cycle setting means 13 as the output of the clock cycle auxiliary signal generating circuit 32. The contents of this auxiliary memory 33 can be rewritten as necessary.
この第1図の動作を具体的に説明する。例えば
周期データメモリ13はアドレス入力8ビツト、
出力データ5ビツトであり、発生すべきクロツク
周期nT(Tは端子16の基準クロツクの周期)に
対してn−1を設定する。またクロツク数データ
メモリ14はアドレス入力4ビツト、出力データ
5ビツトであつてレート周期内で発生すべきマル
チクロツクの数から1引いた値を設定する。補助
メモリ33はアドレス入力4ビツト、出力データ
4ビツトであり、その出力データはクロツク周期
データメモリ13の入力アドレスの一部を構成す
る補助信号として出力される。カウンタ19,2
5,34は何れも5ビツトのカウンタである。周
期データメモリ13のアドレスA0乃至A7に対し
て例えば第2図Aに示すようにデータD0乃至D4
を設定し、クロツク数データメモリ14はそのア
ドレスA0乃至A3に対して出力データD0乃至D4を
第2図Bに示すように記憶し、補助メモリ33に
対しては第2図Cに示すようにアドレスA0乃至
A8に対しデータD0乃至D3を記憶してあるものと
する。 The operation shown in FIG. 1 will be explained in detail. For example, the periodic data memory 13 has an address input of 8 bits,
The output data is 5 bits, and n-1 is set for the clock cycle nT (T is the cycle of the reference clock at the terminal 16) to be generated. The clock number data memory 14 has 4 bits of address input and 5 bits of output data, and is set to a value subtracted by 1 from the number of multi-clocks to be generated within the rate period. The auxiliary memory 33 has 4 bits of address input and 4 bits of output data, and its output data is outputted as an auxiliary signal forming part of the input address of the clock cycle data memory 13. counter 19,2
Both 5 and 34 are 5-bit counters. For example, as shown in FIG .
is set, and the clock number data memory 14 stores output data D 0 to D 4 for the addresses A 0 to A 3 as shown in FIG. Address A 0 to
Assume that data D 0 to D 3 are stored for A 8 .
端子29に初期化パルスを第3図Aに示すよう
に出力すると、この例においてはマルチプレクサ
28よりレジスタ30の1が選択され、カウンタ
25に第3図Cに示すようにプリセツトされ、ゼ
ロ検出回路26(端子17)の出力は第3図Dに
示すように低レベル“0”であり、またカウンタ
19は第3図Eに示すようにゼロにクリアされ、
ゼロ検出回路22の出力は第3図Fに示すように
高レベル“1”となつている。 When an initialization pulse is outputted to the terminal 29 as shown in FIG. 3A, in this example, 1 of the register 30 is selected by the multiplexer 28, the counter 25 is preset as shown in FIG. 3C, and the zero detection circuit is 26 (terminal 17) is at a low level "0" as shown in FIG. 3D, and the counter 19 is cleared to zero as shown in FIG. 3E.
The output of the zero detection circuit 22 is at a high level "1" as shown in FIG. 3F.
この状態で端子16より基準クロツクが第3図
Bに示すように入力されると、1番目の基準クロ
ツクによりカウンタ25は1減算されてその出力
は第3図Cに示すようにゼロになり、ゼロ検出回
路26の出力が高レベルとなつて第3図D及びG
に示すように端子17のマルチクロツク、端子2
1のレート信号がそれぞれ立上る(高レベル
“1”になる)。レート信号の立上りによつてカウ
ンタ34がクリアされ、カウンタ34の出力は第
3図Hに示すようにゼロとなり、このゼロにより
補助メモリ33が検出され、この例においては第
2図Cから明らかなように補助メモリ33の出力
は第3図Iに示すようにゼロとなる。この補助信
号とバス12のタイムスロツト指定信号(第3図
K)とがアドレスA0乃至A3とA4乃至A7として周
期データメモリ13に与えられており、従つて第
2図Aからメモリ13の出力は第3図Jに示すよ
うに1となる。 In this state, when a reference clock is input from the terminal 16 as shown in FIG. 3B, the counter 25 is subtracted by 1 by the first reference clock, and its output becomes zero as shown in FIG. 3C. The output of the zero detection circuit 26 becomes a high level, and as shown in Fig. 3 D and G.
As shown in the figure, the multi-clock of terminal 17,
Each rate signal of 1 rises (becomes high level "1"). The counter 34 is cleared by the rising edge of the rate signal, and the output of the counter 34 becomes zero as shown in FIG. Thus, the output of the auxiliary memory 33 becomes zero as shown in FIG. 3I. This auxiliary signal and the time slot designation signal (K in FIG. 3) of the bus 12 are applied to the periodic data memory 13 as addresses A 0 to A 3 and A 4 to A 7 . The output of 13 becomes 1 as shown in FIG. 3J.
次に2番目の基準クロツクが入力されるとカウ
ンタ25の計数値がゼロでなくなるため、ゼロ検
出回路26の出力が第3図Dに示すように低レベ
ルとなり、この立下りによつて、カウンタ25に
メモリ13からの周期指定データ、この例では第
3図Jに示すように1がプリセツトされ、第3図
Cのようになり、またこの立下りによりカウンタ
19が計数され、その値がゼロでなくなり、ゼロ
検出回路22の出力が第3図Fに示すように低レ
ベルとなり、その立下りによりクロツク数データ
メモリ14の出力(第3図L、第2図B)5がカ
ウンタ19にプリセツトされ、第3図Eに示すよ
うにカウンタ19の出力は5となる。レート信号
も第3図Gに示すように立下る。 Next, when the second reference clock is input, the count value of the counter 25 is no longer zero, so the output of the zero detection circuit 26 becomes a low level as shown in FIG. 25 is the period designation data from the memory 13. In this example, 1 is preset as shown in FIG. 3 J, and the result is as shown in FIG. Then, the output of the zero detection circuit 22 goes to a low level as shown in FIG. The output of the counter 19 becomes 5 as shown in FIG. 3E. The rate signal also falls as shown in FIG. 3G.
次に3番目の基準クロツクが入力されるとカウ
ンタ25の内容は第3図Cに示すようにゼロとな
り、再びマルチクロツクが第3図Dに示すように
立上り、またカウンタ34は1歩進して第3図H
に示すように1となり、この例では補助メモリ3
3の出力も第3図Iに示すように1となる。しか
し周期データメモリ13の内容は第2図Aに示す
ものであるため、その出力は第3図Jに示すよう
に1が出力されたままとなつている。このように
して基準クロツクが入力されるごとに端子17の
マルチクロツクが高レベルと低レベルを交互にと
る。5番目の基準クロツクが入力され第3図Hに
示すようにカウンタ34が2を計数すると第3図
Iに示すように補助信号が2となる。このため周
期データメモリ13の読出し出力が第3図Jに示
すようにそれまでの1から3に変る。従つて次の
6番目の基準クロツクでカウンタ25に第3図C
に示すように3がプリセツトされる。従つて6番
目の基準クロツクが入力された後、三つの基準ク
ロツクが入力されるとカウンタ25の値がゼロと
なり、即ち第3図Bの通し番号では9番目のクロ
ツクをカウンタ25が数えた時に、カウンタ25
の計数値は第3図Cに示すようにゼロとなつて第
3図Dに示すようにマルチクロツクが発生する。
つまりマルチクロツクの周期はそれ迄は2Tであ
つたのが、4Tとなる。 Next, when the third reference clock is input, the contents of the counter 25 become zero as shown in FIG. 3C, the multi-clock rises again as shown in FIG. 3D, and the counter 34 advances by one step. Figure 3H
1 as shown in , and in this example, the auxiliary memory 3
The output of 3 is also 1 as shown in FIG. 3I. However, since the contents of the periodic data memory 13 are as shown in FIG. 2A, its output remains as 1 as shown in FIG. 3J. In this way, the multi-clock at terminal 17 alternates between high and low levels each time the reference clock is input. When the fifth reference clock is input and the counter 34 counts 2 as shown in FIG. 3H, the auxiliary signal becomes 2 as shown in FIG. 3I. Therefore, the readout output of the periodic data memory 13 changes from 1 to 3 as shown in FIG. 3J. Therefore, at the next 6th reference clock, the counter 25 receives the signal shown in FIG.
3 is preset as shown in FIG. Therefore, when three reference clocks are input after the sixth reference clock is input, the value of the counter 25 becomes zero, that is, when the counter 25 counts the ninth clock in the serial number of FIG. 3B, counter 25
The count value becomes zero as shown in FIG. 3C, and a multi-clock occurs as shown in FIG. 3D.
In other words, the period of the multi-clock was 2T until then, but now it is 4T.
以下同様にしてマルチクロツクが発生するごと
にカウンタ34の計数値が第3図Hに示すように
変化し、この変化した計数値をアドレスとして補
助メモリ33が読出される。従つて補助メモリ3
3或は周期データメモリ13の記憶内容を選定す
ることによつてマルチクロツクの周期を各クロツ
クごとでも自由に変えることができる。 Similarly, each time a multi-clock occurs, the count value of the counter 34 changes as shown in FIG. 3H, and the auxiliary memory 33 is read out using the changed count value as an address. Therefore, auxiliary memory 3
3 or by selecting the storage contents of the period data memory 13, the period of the multi-clock can be freely changed for each clock.
マルチクロツクはカウンタ19で計数してお
り、その計数値は第3図Eに示すようにマルチク
ロツクごとに順次減算される。この例では六つの
マルチクロツクが発生するとカウンタ19の計数
値がゼロとなつてゼロ検出回路22の出力が第3
図Fに示すように高レベルとなる。従つて次のマ
ルチクロツク発生時にレート信号が端子21に出
力されると共にその立下りでカウンタ19に対し
クロツク数データメモリ14のクロツク数指示デ
ータ(第3図L)がプリセツトされる。制御部1
1には端子21のレート信号が入力されていてレ
ート信号ごとにバス12に出力するタイムスロツ
ト指定信号を変更することができる。この例では
1タイムスロツト期間、つまり一つの隣接レート
信号間において周期が2Tのマルチクロツクを三
つ発生した後周期4Tのマルチクロツクを二つ発
生し、更に周期2Tのマルチクロツクを二つ発生
した場合である。 The multi-clock is counted by a counter 19, and the counted value is sequentially subtracted for each multi-clock as shown in FIG. 3E. In this example, when six multi-clocks occur, the count value of the counter 19 becomes zero, and the output of the zero detection circuit 22 becomes the third
The level becomes high as shown in Figure F. Therefore, when the next multi-clock occurs, the rate signal is output to the terminal 21, and at the falling edge of the signal, the clock number instruction data (FIG. 3L) in the clock number data memory 14 is preset to the counter 19. Control part 1
The rate signal of the terminal 21 is inputted to the terminal 1, and the time slot designation signal outputted to the bus 12 can be changed for each rate signal. In this example, three multi-clocks with a period of 2T are generated for one time slot period, that is, between one adjacent rate signal, two multi-clocks with a period of 4T are generated, and then two multi-clocks with a period of 2T are generated. .
これらマルチクロツクの周期、各クロツク数は
メモリ13,14,33に記憶するデータを選定
して任意に変えることができ、一般的には例えば
第4図Aのレート信号に対してあるタイムスロツ
トでマルチクロツクを第4図Bに示すようにその
周期をR00,R01,……R05と変え、次のタイムス
ロツトではR10,R11……R15と変え、これによつ
てタイムスロツト(レート信号)の周期も変更す
ることができ、またタイムスロツト内で発生する
マルチクロツクの数も自由に選ぶことができる。 The period of these multi-clocks and the number of each clock can be changed arbitrarily by selecting the data stored in the memories 13, 14, and 33. Generally, for example, the multi-clock is set at a certain time slot for the rate signal shown in FIG. 4A. As shown in Figure 4B , the period is changed to R 00 , R 01 , . The period of the signal) can also be changed, and the number of multi-clocks occurring within a time slot can also be freely chosen.
クロツク周期補助信号発生回路32は補助メモ
リ33を一つのレート信号周期(タイムスロツト
期間)内で順次発生していつているマルチクロツ
クの数の計数状態に応じて読出せばよいものであ
り、従つて例えば第5図に示すようにレート信号
発生回路18内のカウンタ19の計数状態によつ
て補助メモリ33を読出すようにすることもでき
る。但しこの場合第3図に示したものと同一のマ
ルチクロツクを発生するには補助メモリ33内の
データとアドレスとの関係は第2図Cとは異なら
ず必要があることは当然である。更に上述の例で
はクロツク周期設定手段としての周期データメモ
リ13に複数のクロツク用周期データを記憶して
おき、このメモリ13をバス12のタイムスロツ
ト指定信号と補助メモリ33よりの補助信号との
合成アドレスによつて読出したが、例えばクロツ
ク周期設定手段としてバスを通じ、或は手動で設
定できるレジスタを設け、そのレジスタのデータ
と補助メモリ33から読出された補助信号とを組
合せてクロツク周期データとしてもよい。或は補
助メモリ33から読出された補助信号だけでクロ
ツク周期を決定するようにしてもよい。 The clock period auxiliary signal generation circuit 32 can read out the auxiliary memory 33 according to the counting state of the number of multi-clocks that are sequentially generated within one rate signal period (time slot period). As shown in FIG. 5, it is also possible to read out the auxiliary memory 33 according to the counting state of the counter 19 in the rate signal generating circuit 18. However, in this case, in order to generate the same multi-clock as shown in FIG. 3, it is obvious that the relationship between the data in the auxiliary memory 33 and the addresses must be the same as in FIG. 2C. Furthermore, in the above example, a plurality of clock period data are stored in the period data memory 13 serving as a clock period setting means, and this memory 13 is used to combine the time slot designation signal of the bus 12 and the auxiliary signal from the auxiliary memory 33. Although the clock cycle is read by address, for example, a register that can be set via a bus or manually is provided as a clock cycle setting means, and the data in the register and the auxiliary signal read from the auxiliary memory 33 are combined to be used as clock cycle data. good. Alternatively, the clock period may be determined only by the auxiliary signal read from the auxiliary memory 33.
マルチクロツク発生回路15及びレート信号発
生回路18に用いるカウンタ25,19は必ずし
もダウンカウンタである必要はなく、プリセツト
可能なアツプカウンタに、クロツク周期設定手
段、レート周期設定手段からの各データをプリセ
ツトし、桁上げ出力を検出するようにしてもよ
く、その場合はそれに応じて設定するデータをそ
のカウンタの最大計数値に対する補数をカウンタ
にプリセツトされるようにすればよく、或はアツ
プカウンタの計数値と入力されるクロツク周期指
定データ或はクロツク数指定データとを比較して
一致を検出するようにしてもよい。 The counters 25 and 19 used in the multi-clock generation circuit 15 and the rate signal generation circuit 18 do not necessarily have to be down counters, but each data from the clock cycle setting means and the rate cycle setting means can be preset in a presettable up counter. A carry output may be detected, and in that case, the data to be set accordingly may be preset to the counter as the complement of the maximum count value of the counter, or the count value of the up counter and the count value of the up counter may be preset. A match may be detected by comparing input clock cycle designation data or clock number designation data.
「考案の効果」
以上述べたようにこの考案によるタイミング発
生器によれば各レート信号ごとに複数のマルチク
ロツクを発生することができ、しかもそのマルチ
クロツクの周期を1レート周期内で変えることが
できる。``Effects of the Invention'' As described above, the timing generator of this invention can generate a plurality of multi-clocks for each rate signal, and can change the period of the multi-clock within one rate period.
第1図はこの考案によるタイミング発生器の一
例を示すブロツク図、第2図はそのメモリ13,
14,33内の記憶例を示す図、第3図は第1図
の動作の例を示すタイムチヤート、第4図はこの
考案によるタイミング発生器により発生されるレ
ート信号とマルチクロツクとの一般的な例を示す
タイムチヤート、第5図はこの考案の他の実施例
を示すブロツク図、第6図は従来のタイミング発
生器を示すブロツク図、第7図はその従来のタイ
ミング発生器により発生されたレート信号とマル
チクロツクの例を示す図である。
11……制御部、12……バス、13……クロ
ツク周期設定手段、14……レート周期設定手
段、15……マルチクロツク発生回路、16……
基準クロツク入力端子、17……マルチクロツク
出力端子、18……レート信号発生回路、19,
25,34……カウンタ、21……レート信号出
力端子、22,27……ゼロ検出回路、32……
クロツク周期補助信号発生回路、33……補助メ
モリ。
FIG. 1 is a block diagram showing an example of a timing generator according to this invention, and FIG. 2 shows its memory 13,
14 and 33, FIG. 3 is a time chart showing an example of the operation of FIG. 1, and FIG. FIG. 5 is a block diagram showing another embodiment of the invention; FIG. 6 is a block diagram showing a conventional timing generator; FIG. FIG. 3 is a diagram showing an example of a rate signal and a multi-clock. 11... Control unit, 12... Bus, 13... Clock cycle setting means, 14... Rate cycle setting means, 15... Multi-clock generation circuit, 16...
Reference clock input terminal, 17...Multi clock output terminal, 18...Rate signal generation circuit, 19,
25, 34... Counter, 21... Rate signal output terminal, 22, 27... Zero detection circuit, 32...
Clock cycle auxiliary signal generation circuit, 33... auxiliary memory.
Claims (1)
た周期のマルチクロツクがマルチクロツク発生回
路より発生し、そのマルチクロツクをレート信号
発生回路においてゲート周期設定手段からのクロ
ツク用周期指定データに対応した数のクロツクを
計数するごとにレート信号を発生するタイミング
発生器において、 上記マルチクロツクを計数するカウンタの計数
値に応じて読出され、上記クロツク用周期発生手
段からのクロツク用周期指定データを変更する補
助データを出力するクロツク周期補助信号発生回
路を設けたことを特徴とするタイミング発生器。[Claims for Utility Model Registration] A multi-clock generating circuit generates a multi-clock with a period corresponding to the setting data of the clock period setting means, and the multi-clock is converted into clock period specifying data from the gate period setting means in a rate signal generating circuit. In a timing generator that generates a rate signal every time a corresponding number of clocks are counted, the data is read out in accordance with the count value of the counter that counts the multi-clock, and changes the clock cycle designation data from the clock cycle generation means. 1. A timing generator comprising a clock cycle auxiliary signal generation circuit that outputs auxiliary data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP832585U JPH0411388Y2 (en) | 1985-01-24 | 1985-01-24 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP832585U JPH0411388Y2 (en) | 1985-01-24 | 1985-01-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61143334U JPS61143334U (en) | 1986-09-04 |
JPH0411388Y2 true JPH0411388Y2 (en) | 1992-03-23 |
Family
ID=30487498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP832585U Expired JPH0411388Y2 (en) | 1985-01-24 | 1985-01-24 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0411388Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7068086B2 (en) * | 2001-07-27 | 2006-06-27 | Advantest Corp. | Phase correction circuit |
-
1985
- 1985-01-24 JP JP832585U patent/JPH0411388Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS61143334U (en) | 1986-09-04 |
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