JP7521246B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、半導体基板（半導体チップ）の内部にｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを内蔵し、この寄生ダイオードを、自身を保護するための還流ダイオードとして使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく使用することができ、経済性の面でも注目されている。

パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。

また、ＭＯＳＦＥＴでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体基板に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。

従来の半導体装置の構造について説明する。図１８は、従来の半導体装置の構造を示す断面図である。図１８に示す従来の半導体装置２２０は、炭化珪素からなる半導体基板（半導体チップ）２１０のおもて面側に一般的なトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板２１０は、炭化珪素からなるｎ⁺型出発基板２７１のおもて面上にｎ^-型ドリフト領域２３２およびｐ型ベース領域２３４となる各炭化珪素層２７２，２７３を順にエピタキシャル成長させてなる。

半導体基板２１０の、ｐ型炭化珪素層２７３側の主面をおもて面とし、ｎ⁺型出発基板２７１側の主面（ｎ⁺型出発基板２７１の裏面）を裏面とする。ＭＯＳゲートは、ｐ型ベース領域２３４、ｎ⁺型ソース領域２３５、ｐ⁺⁺型コンタクト領域２３６、ゲートトレンチ２３７、ゲート絶縁膜２３８およびゲート電極２３９で構成される。ｐ型ベース領域２３４、ｎ⁺型ソース領域２３５およびｐ⁺⁺型コンタクト領域２３６は、互いに隣り合うゲートトレンチ２３７間にそれぞれ選択的に設けられている。

ｎ⁺型ソース領域２３５およびｐ⁺⁺型コンタクト領域２３６は、半導体基板２１０のおもて面とｐ型ベース領域２３４との間に、ｐ型ベース領域２３４に接して設けられている。ｎ⁺型ソース領域２３５およびｐ⁺⁺型コンタクト領域２３６は、それぞれ、半導体基板２１０のおもて面に露出されている。半導体基板２１０のおもて面に露出とは、ｎ⁺型ソース領域２３５およびｐ⁺⁺型コンタクト領域２３６が半導体基板２１０のおもて面（平坦面）でＮｉＳｉ膜２４１に接することである。

ＮｉＳｉ膜２４１は、層間絶縁膜２４０のコンタクトホール２４０ａの内部において半導体基板２１０にオーミック接触し、ｎ⁺型ソース領域２３５およびｐ⁺⁺型コンタクト領域２３６に電気的に接続されている。ソースパッド２２１は、バリアメタル２４６およびＮｉＳｉ膜２４１を介してｎ⁺型ソース領域２３５およびｐ⁺⁺型コンタクト領域２３６に電気的に接続されている。ソースパッド２２１、バリアメタル２４６およびＮｉＳｉ膜２４１はソース電極として機能する。

めっき膜２４７、端子ピン２４８および保護膜２４９，２５０は、ソースパッド２２１上の配線構造を構成する。このソースパッド２２１上の配線構造と、半導体基板２１０の裏面側の冷却フィン（不図示）と、で両面冷却構造が構成される。符号２３１，２３３，２５１はそれぞれｎ⁺型ドレイン領域、ｎ型電流拡散領域およびドレイン電極である。符号２４２～２４５は、バリアメタル２４６を構成する金属膜である。符号２６１，２６２は、ゲートトレンチ２３７の底面にかかる電界を緩和させるｐ⁺型領域である。

従来の半導体装置として、ソース電極とｎ⁺型ソース領域およびｐ⁺型コンタクト領域とのオーミック接触をコンタクトトレンチの内壁に形成した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、開口側に対して底面側の幅を狭くした台形状の断面形状のコンタクトトレンチの内壁に沿ってｐ型電界緩和領域を形成して、ｐ型電界緩和領域とｎ^-型ドリフト領域とのｐｎ接合をゲートトレンチの側壁に対して傾斜させることで、絶縁破壊耐圧の向上およびオン抵抗の低減を両立させている。

従来の半導体装置として、ゲートトレンチの底面とｎ^-型ドリフト領域との間に設けられたｐ型底部領域を、ゲートトレンチの側壁とｎ^-型ドリフト領域との間に設けられたｐ型接続領域によってｐ型ベース領域に電気的に接続した装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、ターンオフ時、ｐ型ベース領域、ｐ型接続領域およびｐ型底部領域とｎ^-型ドリフト領域とのｐｎ接合からｎ^-型ドリフト領域の略全体に空乏層を広げることで、絶縁破壊耐圧を向上させている。

従来の半導体装置の製造方法として、半導体基板のおもて面に対して斜めの方向からトレンチの側壁へのｎ型不純物のイオン注入（以下、斜めイオン注入とする）により、ｐ型ベース領域のトレンチ側壁に露出する部分のｐ型不純物濃度を低くする方法が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ｎ型不純物の斜めイオン注入により、ｐ型ベース領域のチャネル形成部分のみｐ型不純物濃度を低くして、トレンチ底面へのｐ型不純物のイオン注入により生じるゲート閾値電圧の上昇を抑制している。

特開２０１８－０１４４５５号公報 特開２０１８－０６０９４３号公報 特開２０１７－１８８５６２号公報

従来の半導体装置２２０（図１８参照）において、オン抵抗を低減させるには、単位セルを微細化して、１つの半導体基板２１０における単位セルの個数を増やしてセル密度を高くすればよい。単位セルを微細化するには、各単位セルともに、互いに隣り合うゲートトレンチ２３７間の距離を短くして、ソース電極（ＮｉＳｉ膜２４１）と半導体基板２１０とのコンタクト面積（ＮｉＳｉ膜２４１と半導体基板２１０とのオーミック接触面積）を小さくする必要がある。

しかしながら、半導体基板２１０とソース電極とのコンタクト面積が小さくなることで、ソース電極と半導体基板２１０とのコンタクト抵抗（接触抵抗）が高くなったり、コンタクトホール２４０ａの形成時に生じるエッチング残渣や半導体基板２１０の表面荒れ等のプロセス上の要因により、単位セルごとにオン抵抗のばらつきが大きくなる。このため、単位セルの微細化に伴って得られるはずの低オン抵抗を実現することができないという問題がある。

この発明は、上述した従来技術による課題を解消するため、オン抵抗を低減させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。ゲートトレンチは、前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲートトレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。

コンタクトトレンチは、前記ゲートトレンチと離れて設けられ、前記半導体基板の第１主面から前記第３半導体領域を貫通して前記第２半導体領域に達する。前記半導体基板の内部において前記第３半導体領域よりも前記半導体基板の第１主面から離れた深さ位置に、前記ゲートトレンチと離れて第２導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記第２半導体領域に接し、かつ前記コンタクトトレンチの側壁および底面に露出されている。前記第１～４半導体領域、前記ゲートトレンチ、前記ゲート電極および前記コンタクトトレンチを有する単位セルが複数設けられている。第１電極は、前記コンタクトトレンチの側壁で前記第３半導体領域に電気的に接続され、かつ前記コンタクトトレンチの側壁および底面で前記第４半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記第３半導体領域は、前記コンタクトトレンチの側壁に露出する第１部分で、前記第１部分を除く第２部分よりも第１導電型不純物濃度が高い。前記コンタクトトレンチの側壁と前記第３半導体領域との間の全域に前記第１部分が設けられている。前記第４半導体領域は、前記コンタクトトレンチの側壁から底面に露出する第３部分で、前記第３部分を除く第４部分よりも第２導電型不純物濃度が高い。前記第１部分に接して、前記コンタクトトレンチの側壁と前記第４半導体領域との間の全域に前記第３部分が設けられている。前記第１電極は、前記第１部分で前記第３半導体領域に接し、前記第３部分で前記第４半導体領域に接する。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の前記第１部分の第１導電型不純物濃度は深さ方向に一様であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、さらに前記半導体基板の第１主面で前記第１電極に接することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記単位セルは、互いに隣り合う前記ゲートトレンチの中心間の部分で構成される。前記単位セルのピッチは、２μｍ以下であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に第１導電型の第１半導体領域を形成する第１工程を行う。前記半導体基板の第１主面と前記第１半導体領域との間に、前記第１半導体領域に接して、第２導電型の第２半導体領域を形成する第２工程を行う。前記半導体基板の第１主面と前記第２半導体領域との間に、前記第２半導体領域に接して、第１導電型の第３半導体領域を選択的に形成する第３工程を行う。前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するゲートトレンチを形成する第４工程を行う。前記ゲートトレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。

前記ゲートトレンチと離れて、前記半導体基板の第１主面から前記第３半導体領域を貫通して前記第２半導体領域に達するコンタクトトレンチを形成する第６工程を行う。前記半導体基板の第１主面に対して斜めの方向から前記コンタクトトレンチの側壁に第１導電型不純物をイオン注入して、前記第３半導体領域の第１導電型不純物濃度を、前記コンタクトトレンチの側壁に露出する第１部分で、前記第１部分を除く第２部分よりも高くする第７工程と、これら前記第１～８工程を行って複数の単位セルを形成するセル形成工程を行う。前記セル形成工程の後、前記コンタクトトレンチの側壁で前記第１部分に接して前記第３半導体領域に電気的に接続され、かつ前記コンタクトトレンチの側壁および底面で前記第２半導体領域に電気的に接続された第１電極を形成する第８工程を行う。前記セル形成工程の後、前記半導体基板の第２主面に設けられた第２電極を形成する第９工程を行う。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２半導体領域の内部に第２導電型不純物をイオン注入して、前記ゲートトレンチと離れた第２導電型の第４半導体領域を選択的に形成する工程をさらに含む。前記第８工程では、前記第４半導体領域に接する前記第１電極を形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４半導体領域を選択的に形成する工程では、前記コンタクトトレンチの側壁および底面にイオン注入することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４半導体領域を選択的に形成する工程は、前記第６工程よりも前に行う第１０工程と、前記第６工程よりも後に行う第１１工程と、を含む。前記第１０工程では、前記第３半導体領域の下部の前記第２半導体領域に、前記第４半導体領域を形成する。前記第１１工程では、前記半導体基板の第１主面に対して斜めの方向から前記コンタクトトレンチの側壁にイオン注入して、前記第４半導体領域の第２導電型不純物濃度を、前記コンタクトトレンチの側壁から底面に露出する第３部分で、前記第３部分を除く第４部分よりも高くする。そして、前記第６工程では、前記半導体基板の第１主面から前記第３半導体領域を貫通して前記第４半導体領域に達する前記コンタクトトレンチを形成することを特徴とする。

上述した発明によれば、コンタクトトレンチの側壁で第３半導体領域と第１電極とが電気的に接続されることで、単位セルを微細化したとしても、第１電極と半導体基板とのコンタクト面積がコンタクトトレンチの側壁の面積分だけ広くなり、第１電極と半導体基板ととのコンタクトを安定して得ることができる。これにより、単位セルごとのオン抵抗のばらつきを小さくすることができるため、単位セルの微細化に伴って得られるはずの低オン抵抗を実現することができる。

また、上述した発明によれば、第３半導体領域の第１導電型不純物濃度がコンタクトトレンチの側壁に露出する部分（コンタクト部）で深さ方向に一様に高くなっており、この第３半導体領域のコンタクト部に第１電極が接触する。これにより、第１電極と第３半導体領域とのコンタクト抵抗を低減することができ、オン時に第１電極から第３半導体領域を通ってチャネル（ｎ型の反転層）へ供給される電子の供給量を増やすことができるため、オン抵抗を低減させることができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、オン抵抗を低減させることができるという効果を奏する。

実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造の別の一例を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施例の電圧・電流特性を模式的に示す特性図である。 従来例の電圧・電流特性を模式的に示す特性図である。 実施例の逆回復耐量による遮断電流の電流量を示す特性図である。 従来の半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。ここでは、実施の形態にかかる半導体装置を構成するワイドバンドギャップ半導体材料として炭化珪素（ＳｉＣ）を用いた場合を例に、実施の形態にかかる半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

図１に示す実施の形態にかかる半導体装置２０は、炭化珪素からなる同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する。活性領域１は、半導体基板１０の略中央（チップ中央）に設けられている。メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。

メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時に、半導体基板１０の裏面からおもて面に向かう方向（深さ方向Ｚに対して反対方向）にメイン半導体素子１１の主電流（ドリフト電流）が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。略矩形状の平面形状のメイン有効領域１ａの３辺が後述するエッジ終端領域２に隣接する。

メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは例えば略矩形状の平面形状を有し、略矩形状の平面形状のメイン有効領域１ａの残りの１辺とエッジ終端領域２との間に配置される。

エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、活性領域１に隣接して、活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の一般的な耐圧構造（不図示）が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。

メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａの平面形状と同じ略矩形状の平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。

ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド）２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。

ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン４６ｂ～４６ｄ（図２，３参照）やワイヤー（不図示）の接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿って一列に配置された場合を示す。また、図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する。

電流センス部１２は、メイン半導体素子１１に並列接続され、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。

電流センス部１２の単位セルは、半導体基板１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする）１２ａに配置されている。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。

また、半導体基板１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。メイン無効領域１ｂの、センス有効領域１２ａを除く領域のほぼ全域において、半導体基板１０のおもて面の表面領域に、センス有効領域１２ａから後述するｐ型ベース領域３４ｂ（図２参照）が延在している。

温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、例えば、半導体基板１０のおもて面の層間絶縁膜４０上に設けられたポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成されたポリシリコンダイオードであってもよいし、半導体基板１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成された拡散ダイオードであってもよい。

過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は、演算回路部により制御される。演算回路部は、電流センス部１２、温度センス部１３および過電圧保護部の出力信号に基づいてメイン半導体素子１１を制御する。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。

次に、実施の形態にかかる半導体装置２０の断面構造について説明する。図２，３は、図１の活性領域の断面構造を示す断面図である。図４は、図１の活性領域の断面構造の別の一例を示す断面図である。図２には、メイン有効領域１ａおよび電流センス部１２（センス有効領域１２ａおよびセンス無効領域１２ｂ）の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３－Ｘ４における断面構造）を示す。

図３には、メイン有効領域１ａ、センス有効領域１２ａおよび温度センス部１３の断面構造（図１の切断線Ｘ１－Ｘ２、切断線Ｘ３－Ｘ４および切断線Ｙ１－Ｙ２における断面構造）を示す。図２，３のメイン有効領域１ａおよびセンス有効領域１２ａにはそれぞれ一部の単位セルを示す。図４には、図１のメイン有効領域１ａの断面構造（図１の切断線Ｘ１－Ｘ２における断面構造）の別の一例を示す。

メイン半導体素子１１は、メイン有効領域１ａにおける半導体基板１０のおもて面にコンタクトトレンチ５０ａを有し、当該コンタクトトレンチ５０ａの内壁においてｎ⁺型ソース領域（第３半導体領域）３５ａおよびｐ⁺⁺型コンタクト領域（第４半導体領域）３６ａにソース電極（第１電極）を電気的に接続したトレンチゲート構造の縦型ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上にｎ^-型ドリフト領域（第１半導体領域）３２およびｐ型ベース領域（第２半導体領域）３４ａとなる各炭化珪素層７２，７３を順にエピタキシャル成長させてなる。

ｎ⁺型出発基板７１は、メイン半導体素子１１および電流センス部１２のｎ⁺型ドレイン領域３１となる。半導体基板１０の、ｐ型炭化珪素層７３側の主面をおもて面とし、ｎ⁺型出発基板７１側の主面（ｎ⁺型出発基板７１の裏面）を裏面とする。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４６ａ～４６ｄ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造としてもよい。

ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａ、ゲートトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａでＭＯＳゲートが構成される。ゲートトレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７３の表面）からｐ型炭化珪素層７３を貫通してｎ^-型炭化珪素層７２に達する。ゲートトレンチ３７ａの内部に、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。ゲート電極３９ａは、ゲートパッド２１ｂ（図１参照）に電気的に接続されている。

ゲートトレンチ３７ａは、例えば、半導体基板１０のおもて面に平行な第１方向Ｘに延在するストライプ状に配置されてもよいし、半導体基板１０のおもて面側から見てマトリクス状に配置されてもよい。ゲートトレンチ３７ａがストライプ状である場合、互いに隣り合うゲートトレンチ３７ａ間に、例えば、すべての各部を第１方向Ｘに延在する直線状に配置してもよいし、ｐ⁺⁺型コンタクト領域３６ａ、コンタクトトレンチ５０ａおよび後述するコンタクト部５１ａ，５２ａを第１方向Ｘに点在させてもよい。

互いに隣り合うゲートトレンチ３７ａ間において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。これに加えて、互いに隣り合うゲートトレンチ３７ａ間の例えば略中央に、半導体基板１０のおもて面から所定深さに達するコンタクトトレンチ５０ａが設けられている。コンタクトトレンチ５０ａは、ｐ⁺⁺型コンタクト領域３６ａあるいはｐ型ベース領域３４ａ内で終端していればよく、その深さは種々変更可能である。

ｎ⁺型ソース領域３５ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａとの間に、ｐ型ベース領域３４ａに接して設けられている。ｎ⁺型ソース領域３５ａは、半導体基板１０のおもて面に露出されている。半導体基板１０のおもて面に露出とは、ｎ⁺型ソース領域３５ａが半導体基板１０のおもて面（深さ方向Ｚと直交する方向（第１，２方向Ｘ，Ｙ）に平行な平坦面）で後述するＴｉ膜４１ａに接する（図２，３）、または半導体基板１０のおもて面で後述する層間絶縁膜４０に接する（図４）ことである。

ｎ⁺型ソース領域３５ａは、互いに隣り合うゲートトレンチ３７ａとコンタクトトレンチ５０ａとの間に設けられ、これらゲートトレンチ３７ａおよびコンタクトトレンチ５０ａの対向する側壁間にわたって設けられている。このため、ｎ⁺型ソース領域３５ａは、ゲートトレンチ３７ａの側壁においてゲート絶縁膜３８ａに接し、かつ当該ゲートトレンチ３７ａの側壁から自身を挟んで隣り合うコンタクトトレンチ５０ａの側壁に達し、当該コンタクトトレンチ５０ａの側壁においてＴｉ膜４１ａに接する。

ｎ⁺型ソース領域３５ａは、半導体基板１０のおもて面に対して略直交する方向からｎ型不純物をイオン注入することにより形成された拡散領域である。ｎ⁺型ソース領域３５ａは、例えば、半導体基板１０のおもて面に近い深さ位置（半導体基板１０のおもて面から浅い位置）にｎ型不純物濃度のピーク（最大値）を有し、当該ピークの深さ位置から深さ方向Ｚに半導体基板１０のおもて面から離れるにしたがってｎ型不純物濃度が低くなるｎ型不純物濃度分布を有する。

ｎ⁺型ソース領域３５ａの、コンタクトトレンチ５０ａの側壁に露出する部分（以下、コンタクト部（第１部分）とする）５１ａは、Ｔｉ膜４１ａとのオーミック接触が形成される部分であり、ｎ⁺型ソース領域３５ａの他の部分（コンタクト部５１ａを除く部分、第２部分）よりもｎ型不純物濃度が高くなっている。これによって、ソース電極とｎ⁺型ソース領域３５ａとのコンタクト抵抗（接触抵抗）が低減され、チャネル（ｎ型の反転層）への電子の供給量を増やすことができるため、オン抵抗を低減させることができる。コンタクトトレンチ５０ａの側壁に露出とは、コンタクト部５１ａがコンタクトトレンチ５０ａの側壁で後述するＴｉ膜４１ａに接することである。

ｎ⁺型ソース領域３５ａのコンタクト部５１ａは、コンタクトトレンチ５０ａの側壁の表面領域に、後述するｎ型不純物の斜めイオン注入９６，９７（図９，１０参照）によりコンタクトトレンチ５０ａの側壁に沿って形成された拡散領域である。ｎ⁺型ソース領域３５ａのコンタクト部５１ａのｎ型不純物濃度は深さ方向Ｚに一様である。これによって、ソース電極とｎ⁺型ソース領域３５ａとのコンタクトにおいて安定したオーミック性が得られる。不純物濃度が一様とは、プロセスのばらつきにより許容される誤差を含む範囲で同じ不純物濃度であることを意味する。

また、従来の半導体装置２２０では、ターンオフ時にソース・ドレイン間に過電圧が印加されると、ｐ型ベース領域２３４とｎ^-型ドリフト領域２３２とのｐｎ接合からｎ^-型ドリフト領域２３２内部だけでなく、ｐ型ベース領域２３４内部にも空乏層が広がる。ｐ型ベース領域２３４内部に空乏層が広がることで、ｎ^-型ドリフト領域２３２からｐ型ベース領域２３４へ向かう方向に電界が上昇し、この電界によってｐ型ベース領域２３４内部の正孔がソース電極側に移動して吐き出される。ｐ型ベース領域２３４内部の正孔がソース電極に吐き出されることで生じる電圧降下によって寄生ＢＪＴが誤動作する。

一方、本実施の形態においては、上述したようにｎ⁺型ソース領域３５ａのコンタクト部５１ａのｎ型不純物濃度を高くすることで、ソース電極とｎ⁺型ソース領域３５ａとのコンタクト抵抗が低減されている。このため、メイン半導体素子１１のターンオフ時にｐ型ベース領域３４ａ内部の正孔がソース電極に吐き出されることで生じる電圧降下を小さくすることができ、寄生ＢＪＴが誤動作しない。また、短絡時にもターンオフ時と同様に、ターンオフ時の数倍以上の電流が流れ、それに伴う電圧が印加される。このため、短絡時の寄生ＢＪＴの誤動作もなくすことができる。

また、ｎ⁺型ソース領域３５ａのコンタクト部５１ａは、コンタクトトレンチ５０ａの側壁からの距離が近い位置にｎ型不純物濃度のピーク（最大値）を有し、当該ピークの位置からコンタクトトレンチ５０ａの側壁と直交する方向（ここでは、半導体基板１０のおもて面に平行で第１方向Ｘと直交する第２方向Ｙ）にコンタクトトレンチ５０ａの側壁から離れるにしたがってｎ型不純物濃度が低くなっている。これによって、ソース電極とｎ⁺型ソース領域３５ａとのコンタクト抵抗を低減することができるので、オン抵抗を低減することができる。さらに、上述したように寄生ＢＪＴの誤動作をなくすことができるため、過度時（スイッチング時、短絡時）の破壊耐量を改善することができる。

また、ｎ⁺型ソース領域３５ａの、コンタクトトレンチ５０ａの側壁から離れた部分（コンタクト部５１ａを除く部分）には、斜めイオン注入９６，９７によるｎ型不純物は導入されないため、ｎ⁺型ソース領域３５ａの形成時のｎ型不純物濃度分布が維持される。このため、ｎ⁺型ソース領域３５ａの、コンタクト部５１ａを除く部分のｎ型不純物濃度が深さ方向Ｚに半導体基板１０のおもて面から離れるにしたがって低くなっている。これによって、斜めイオン注入９６，９７による悪影響がゲート閾値電圧に及ばないため、ゲート閾値電圧のばらつきを抑えることができる。これにより、ゲート閾値電圧に依存する静特性（漏れ電流、耐圧）および動特性（スイッチング損失、逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）、短絡耐量）を安定して得ることができる。

ｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａよりも深い位置において、コンタクトトレンチ５０ａの内壁（底面および側壁）とｐ型ベース領域３４ａとの間に設けられている。ｐ⁺⁺型コンタクト領域３６ａは、ゲートトレンチ３７ａから離れた位置に、ｐ型ベース領域３４ａおよびｎ⁺型ソース領域３５ａに接して設けられている。ｐ⁺⁺型コンタクト領域３６ａは、コンタクトトレンチ５０ａの内壁（底面および側壁）に沿って延在する。

ｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａよりも深い位置において、コンタクトトレンチ５０ａの内壁を囲み、コンタクトトレンチ５０ａの内壁においてＴｉ膜４１ａに接する。ｐ⁺⁺型コンタクト領域３６ａは、例えば、ｎ⁺型ソース領域３５ａに近い深さ位置にｎ型不純物濃度のピーク（最大値）を有し、当該ピークの深さ位置から深さ方向Ｚにｎ⁺型ソース領域３５ａから離れるにしたがってｐ型不純物濃度が低くなるｐ型不純物濃度分布を有する。

ｐ⁺⁺型コンタクト領域３６ａは、コンタクトトレンチ５０ａよりも大きい寸法で、コンタクトトレンチ５０ａと略同じ平面形状を有する。例えば、コンタクトトレンチ５０ａが第１方向Ｘに点在する場合、ｐ⁺⁺型コンタクト領域３６ａは各コンタクトトレンチ５０ａの周囲をそれぞれ囲む。コンタクトトレンチ５０ａが第１方向Ｘに直線状に延在する場合、ｐ⁺⁺型コンタクト領域３６ａは、コンタクトトレンチ５０ａよりも広い幅で、コンタクトトレンチ５０ａに沿って第１方向Ｘに直線状に延在する。

ｐ⁺⁺型コンタクト領域３６ａの、コンタクトトレンチ５０ａの側壁に露出する部分（コンタクト部（第３部分））５２ａは、Ｔｉ膜４１ａとのオーミック接触が形成される部分であり、ｐ⁺⁺型コンタクト領域３６ａの他の部分（コンタクト部５２ａを除く部分、第４部分）よりもｐ型不純物濃度が高くなっていてもよい。これによって、ソース電極とｐ⁺⁺型コンタクト領域３６ａとのコンタクト抵抗が低減され、ターンオフ時にｐ型ベース領域３４ａを通ってソースパッド２１ａへ引き抜かれる正孔電流（遮断電流）を増やすことができる。コンタクトトレンチ５０ａの側壁および底面に露出とは、コンタクト部５２ａがコンタクトトレンチ５０ａの側壁および底面で後述するＴｉ膜４１ａに接することである。

ｐ⁺⁺型コンタクト領域３６ａのコンタクト部５２ａは、後述するようにコンタクトトレンチ５０ａの側壁の表面領域に、後述するｐ型不純物の斜めイオン注入９８，９９（図１１，１２参照）によりコンタクトトレンチ５０ａの側壁に沿って形成された拡散領域である。ｐ⁺⁺型コンタクト領域３６ａのコンタクト部５２ａは、コンタクトトレンチ５０ａの内壁に沿ってコンタクトトレンチ５０ａの底面の表面領域に延在し、コンタクトトレンチ５０ａの底面に露出されていてもよい。ｐ⁺⁺型コンタクト領域３６ａのコンタクト部５２ａのｐ型不純物濃度は深さ方向Ｚに一様である。これによって、ソース電極とｐ⁺⁺型コンタクト領域３６ａとのコンタクトにおいて安定したオーミック性が得られる。

また、ｐ⁺⁺型コンタクト領域３６ａのコンタクト部５２ａは、コンタクトトレンチ５０ａの内壁（底面および側壁）からの距離が近い位置にｐ型不純物濃度のピーク（最大値）を有し、当該ピークの位置からコンタクトトレンチ５０ａの内壁と直交する方向（深さ方向Ｚおよび第２方向Ｙ）にコンタクトトレンチ５０ａの内壁から離れるにしたがってｐ型不純物濃度が低くなっている。これによって、ソース電極とｐ⁺⁺型コンタクト領域３６ａとのコンタクト抵抗を低減することができるので、オン抵抗を低減することができる。さらに、ターンオフ時にｐ型ベース領域３４ａからソース電極へ向かって流れる変位電流の電流経路を短くすることができるため、過度時に寄生ＢＪＴの誤動作を抑制することができる。

また、ｐ⁺⁺型コンタクト領域３６ａの、コンタクトトレンチ５０ａの側壁から離れた部分（コンタクト部５２ａを除く部分）には、斜めイオン注入９８，９９によるｐ型不純物は導入されないため、ｐ⁺⁺型コンタクト領域３６ａの形成時のｐ型不純物濃度分布が維持される。このため、ｐ⁺⁺型コンタクト領域３６ａの、コンタクト部５２ａを除く部分のｐ型不純物濃度が深さ方向Ｚに半導体基板１０のおもて面から離れるにしたがって低くなっている。これによって、斜めイオン注入９８，９９による悪影響がゲート閾値電圧に及ばないため、ゲート閾値電圧のばらつきを抑えることができる。ゲート閾値電圧に依存する静特性および動特性を安定して得ることができる。

半導体基板１０の内部において、ｐ型ベース領域３４ａとｎ⁺型ドレイン領域３１（ｎ⁺型出発基板７１）との間に、ｐ型ベース領域３４ａおよびｎ⁺型ドレイン領域３１に接して、ｎ^-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。

また、半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ⁺型ドレイン領域３１に近い位置に、ゲートトレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ⁺型領域６１ａ，６２ａが設けられていてもよい。第１ｐ⁺型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにゲートトレンチ３７ａの底面に対向する。第２ｐ⁺型領域６２ａは、互いに隣り合うゲートトレンチ３７ａ間に、第１ｐ⁺型領域６１ａおよびゲートトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。

互いに隣り合うゲートトレンチ３７ａの間に配置され各部でメイン半導体素子１１の１つの単位セルが構成される。メイン半導体素子１１の単位セルのピッチ（互いに隣り合うゲートトレンチ３７ａの中心間の距離：セルピッチ）ｗ１を狭くすることで、単位セルが微細化され、メイン半導体素子１１を微細化することができる。メイン半導体素子１１の単位セルの微細化に伴い、セルピッチｗ１’を狭くしたことで第２ｐ⁺型領域６２ａを配置することができない場合、第２ｐ⁺型領域６２ａは設けられていなくてもよい（図４）。セルピッチｗ１，ｗ１’は例えば２μｍ以下程度に微細化可能である。

層間絶縁膜４０は、半導体基板１０のおもて面のほぼ全面に設けられ、ゲート電極３９ａを覆う。メイン有効領域１ａにおいて深さ方向Ｚに層間絶縁膜４０を貫通する第１コンタクトホール４０ａに少なくともコンタクトトレンチ５０ａが露出され（図４）、コンタクトトレンチ５０ａの内壁にｎ⁺型ソース領域３５ａのコンタクト部５１ａおよびｐ⁺⁺型コンタクト領域３６ａのコンタクト部５２ａが露出される。メイン半導体素子１１のセルピッチｗ１が比較的広い場合、さらに、第１コンタクトホール４０ａにおいて、ｎ⁺型ソース領域３５ａの半導体基板１０のおもて面に露出する部分と、コンタクトトレンチ５０ａの内壁から半導体基板１０のおもて面上に延在したＴｉ膜４１ａと、が接していてもよい（図２，３）。

チタン（Ｔｉ）膜４１ａは、メイン有効領域１ａにおける層間絶縁膜４０の表面およびコンタクトトレンチ５０ａの内壁の全面に、層間絶縁膜４０の表面およびコンタクトトレンチ５０ａの内壁に沿って設けられている。メイン半導体素子１１のセルピッチｗ１が比較的広い場合、さらに、Ｔｉ膜４１ａは、第１コンタクトホール４０ａの内部において、コンタクトトレンチ５０ａの内壁から半導体基板１０のおもて面に延在し、半導体基板１０のおもて面から層間絶縁膜４０の表面に延在してもよい。

Ｔｉ膜４１ａは、コンタクトトレンチ５０ａの内壁において半導体基板１０に接触する部分でシリサイド化（ＴｉＳｉ）され、半導体基板１０にオーミック接触している。具体的には、Ｔｉ膜４１ａは、コンタクトトレンチ５０ａの側壁に露出するｎ⁺型ソース領域３５ａのコンタクト部５１ａおよびｐ⁺⁺型コンタクト領域３６ａのコンタクト部５２ａにオーミック接触して、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。

第１コンタクトホール４０ａに半導体基板１０のおもて面が露出される場合、Ｔｉ膜４１ａは、第１コンタクトホール４０ａの内部における半導体基板１０のおもて面においてｎ⁺型ソース領域３５ａに接してもよい。窒化チタン（ＴｉＮ）膜４２ａは、Ｔｉ膜４１ａの表面に設けられている。Ｔｉ膜４１ａおよびＴｉＮ膜４２ａは、これらの金属膜を挟んで対向する各部間での相互反応を防止するバリアメタル４３ａである。また、Ｔｉ膜４１ａおよびＴｉＮ膜４２ａは、後述するＷ膜４４ａの密着性を向上させる機能を有する。

コンタクトトレンチ５０ａの内壁とＴｉ膜４１ａとの間に、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ₂Ｓｉまたは熱的に安定なＮｉＳｉ₂：以下、まとめてＮｉＳｉとする、不図示）膜が設けられていてもよい。この場合、Ｔｉ膜４１ａと半導体基板１０にオーミック接触に代えて、コンタクトトレンチ５０ａの内壁とＴｉ膜４１ａとの間のＮｉＳｉ膜がコンタクトトレンチ５０ａの内壁において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続される。

少なくともコンタクトトレンチ５０ａの内部において、ＴｉＮ膜４２ａの表面に、タングステン（Ｗ）膜４４ａが設けられている。Ｗ膜４４ａは、コンタクトトレンチ５０ａの内部において、ＴｉＮ膜４２ａの内側に完全に埋め込まれている。Ｗ膜４４ａは、ＴｉＮ膜４２ａの表面全面に設けられていてもよい。ソースパッド２１ａは、ＴｉＮ膜４２ａおよびＷ膜４４ａの表面全面（Ｗ膜４４ａがＴｉＮ膜４２ａの表面全面に設けられている場合には、Ｗ膜４４ａの表面全面）に設けられている。

ソースパッド２１ａは、バリアメタル４３ａおよびＷ膜４４ａを介してｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。ソースパッド２１ａ、Ｗ膜４４ａおよびバリアメタル４３ａはメイン半導体素子１１のソース電極として機能する。

ソースパッド２１ａの上には、めっき膜４５ａおよびはんだ層（不図示）を介して、端子ピン４６ａの一方の端部が接合されている。端子ピン４６ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４６ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４６ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４５ａにはんだ接合されている。

端子ピン４６ａは、所定直径を有する丸棒状（円柱状）の配線部材であり、外部の接地電位（最低電位）に接続される。端子ピン４６ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子である。第１，２保護膜４７ａ，４８ａは、例えばポリイミド膜である。第１保護膜４７ａは、ソースパッド２１ａの表面のめっき膜４５ａ以外の部分を覆う。第２保護膜４８ａは、めっき膜４５ａと第１保護膜４７ａとの境界を覆う。

ドレイン電極（第２電極）４９は、半導体基板１０の裏面（ｎ⁺型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極４９上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板の例えば銅箔等で形成された金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。

このように半導体基板１０のおもて面のソースパッド２１ａに端子ピン４６ａを接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４６ａを接合した金属バーから放熱される。

電流センス部１２は、メイン無効領域１ｂのセンス有効領域１２ａに、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ⁺型ソース領域３５ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、ゲートトレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２は、メイン半導体素子１１と同様に、コンタクトトレンチ５０ｂの内壁においてｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂにソース電極を電気的に接続した構造としてもよい。

ｐ型ベース領域３４ｂは、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。ｐ型ベース領域３４ｂは、例えばセンス有効領域１２ａからメイン無効領域１ｂのほぼ全域に延在している。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ⁺型領域６１ｂ，６２ｂを有していてもよい。電流センス部１２の単位セルの微細化に伴い、第２ｐ⁺型領域６２ｂは設けられていなくてもよい。

ゲート電極３９ｂは、ゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。センス有効領域１２ａにおいて深さ方向Ｚに層間絶縁膜４０を貫通する第２コンタクトホール４０ｂが設けられている。メイン有効領域１ａの第１コンタクトホール４０ａの内部と同様に、第２コンタクトホール４０ｂに少なくともコンタクトトレンチ５０ｂが露出され、コンタクトトレンチ５０ｂの内壁にｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂが露出される。

ｎ⁺型ソース領域３５ｂのｎ型不純物濃度は、メイン半導体素子１１と同様に、コンタクトトレンチ５０ｂの側壁に露出する部分（コンタクト部）５１ｂで相対的に高くなっている。ｐ⁺⁺型コンタクト領域３６ｂのｐ型不純物濃度は、メイン半導体素子１１と同様に、コンタクトトレンチ５０ｂの側壁に露出する部分（コンタクト部）５２ｂで相対的に高くてもよい。ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂと、これらのコンタクト部５１ｂ，５２ｂとはメイン半導体素子１１の対応する各部と同時に形成される。

センス有効領域１２ａに、メイン半導体素子１１と同様に、バリアメタル４３ｂおよびＷ膜４４ｂが設けられている。符号４１ｂ，４２ｂは、それぞれバリアメタル４３ｂを構成するＴｉ膜およびＴｉＮ膜である。Ｔｉ膜４１ｂは、メイン半導体素子１１のＴｉ膜４１ａと同様に、コンタクトトレンチ５０ａの内壁においてｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂの各コンタクト部５１ｂ，５２ｂにオーミック接触して、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されている。

ＯＣパッド２２は、バリアメタル４３ｂおよびＷ膜４４ｂの表面全面に、ソースパッド２１ａと離れて設けられている。ＯＣパッド２２は、Ｗ膜４４ｂおよびバリアメタル４３ｂを介してｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されている。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、Ｗ膜４４ｂおよびバリアメタル４３ｂは、電流センス部１２のソース電極として機能する。

ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４６ｂが接合される。端子ピン４６ｂは、端子ピン４６ａよりも小さい直径を有する丸棒状（円柱状）の配線部材であり、外部の抵抗体（不図示）を介してＯＣパッド２２を接地電位に接続する。端子ピン４６ｂは、ＯＣパッド２２の電位を外部に取り出す外部接続用端子である。符号４５ｂ，４７ｂ，４８ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜であり、ソースパッド２１ａ上の配線構造と同じように配置される。

メイン有効領域１ａのｐ型ベース領域３４ａおよびセンス有効領域１２ａのｐ型ベース領域３４ｂは、半導体基板１０の表面領域の図示省略するｎ^-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ^-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。

温度センス部１３は、例えば、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである（図３）。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン無効領域１ｂにおいて、層間絶縁膜４０上に設けられている。温度センス部１３は、層間絶縁膜４０により、半導体基板１０、メイン半導体素子１１および電流センス部１２と電気的に絶縁されている。

アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ、これらを覆う層間絶縁膜８３の第３，４コンタクトホール８３ａ，８３ｂにおいてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に接する。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４６ｃ，４６ｄが接合されている。

端子ピン４６ｃ，４６ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子である。端子ピン４６ｃ，４６ｄは、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４５ｃ，４５ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４７ｃ，４８ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。

また、メイン無効領域１ｂには、メイン半導体素子１１のゲートパッド２１ｂを配置したゲートパッド部１４が設けられている（図１参照）。ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂ上には、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン（不図示）が接合されている。

実施の形態にかかる半導体装置２０の動作について説明する。メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧（順方向電圧）がドレイン電極４９に印加された状態で、メイン半導体素子１１のゲート電極３９ａにゲート閾値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａの、ゲートトレンチ３７ａに露出する部分にチャネル（ｎ型の反転層）が形成される。それによって、メイン半導体素子１１のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ａへ向かって電流が流れ、メイン半導体素子１１がオンする。

メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧（順方向電圧）がドレイン電極４９に印加された状態で、電流センス部１２のゲート電極３９ｂにゲート閾値電圧以上の電圧が印加されると、電流センス部１２のｐ型ベース領域３４ｂのゲートトレンチ３７ｂに露出する部分にチャネル（ｎ型の反転層）が形成される。それによって、電流センス部１２のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ｂへ向かって電流（以下、センス電流とする）が流れ、電流センス部１２がオンする。

メイン半導体素子１１のオン時に、電流センス部１２をオンさせた状態とする。電流センス部１２にセンス電流が流れることで、電流センス部１２のｎ⁺型ソース領域３５ｂと接地点との間に接続された抵抗体（不図示）で電圧降下が生じる。メイン半導体素子１１に流れる電流の大きさに応じて電流センス部１２のセンス電流が大きくなるため、当該抵抗体での電圧降下も大きくなる。したがって、この抵抗体での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。

一方、メイン半導体素子１１は、ゲート電極３９ａにゲート閾値電圧未満の電圧が印加されたときに、ｐ型ベース領域３４ａおよび第１，２ｐ⁺型領域６１ａ，６２ａ（または、第２ｐ⁺型領域６２ａが設けられていない場合にはｐ型ベース領域３４ａおよび第１ｐ⁺型領域６１ａ）と、ｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２と、のｐｎ接合が逆バイアスされることで、オフ状態を維持する。

そして、電流センス部１２のゲート電極３９ｂにもゲート閾値電圧未満の電圧が印加され、電流センス部１２は、ｐ型ベース領域３４ｂおよび第１，２ｐ⁺型領域６１ｂ，６２ｂ（または、第２ｐ⁺型領域６２ｂが設けられていない場合にはｐ型ベース領域３４ｂおよび第１ｐ⁺型領域６１ｂ）と、ｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２と、のｐｎ接合が逆バイアスされることで、オフ状態を維持する。

次に、実施の形態にかかる半導体装置２０の製造方法について、図１～３に示す構造を例に説明する。図５～１４は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図５～１４には、メイン半導体素子１１のみを示すが、同一の半導体基板１０に作製されるすべての半導体素子（図１～３を参照）の各部はメイン半導体素子１１の各部と同じ不純物濃度および深さの各部と同時に形成される。

まず、図５に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）７１として、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板を用意する。次に、ｎ⁺型出発基板７１のおもて面に、ｎ⁺型出発基板７１よりも低濃度に窒素がドープされたｎ^-型炭化珪素層７２をエピタキシャル成長させる（第１工程）。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ^-型炭化珪素層７２の厚さｔ１は、例えば３０μｍ程度であってもよい。

次に、図６に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ^-型炭化珪素層７２の表面領域に、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１をそれぞれ選択的に形成する。第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１は、例えば、後述するゲートトレンチ３７ａが並ぶ第２方向Ｙ（横方向：図２，３参照）に交互に繰り返し配置される。

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ^-型炭化珪素層７２の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、第１ｐ⁺型領域６１ａとｐ⁺型領域９１との間に、これらｐ⁺型領域６１ａ，９１に接して形成される。ｎ型領域９２と、ｐ⁺型領域６１ａ，９１と、の形成順序を入れ替えてもよい。

互いに隣り合うｐ⁺型領域６１ａ，９１間の距離ｄ２は例えば１．５μｍ程度である。ｐ⁺型領域６１ａ，９１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０¹⁸／ｃｍ³程度である。ｎ型領域９２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³程度である。ｎ^-型炭化珪素層７２の、イオン注入されていない部分がｎ^-型ドリフト領域３２となる。

次に、図７に示すように、ｎ^-型炭化珪素層７２上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ^-型炭化珪素層７２の厚さを厚くする。これによって、ｎ^-型炭化珪素層７２の厚さが所定厚さになる。ｎ^-型炭化珪素層７２の厚さを増した部分７２ａの不純物濃度は、例えば３×１０¹⁵／ｃｍ³であってもよい。

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｐ⁺型領域９１に達するｐ⁺型領域９３を選択的に形成する。次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｎ型領域９２に達するｎ型領域９４を選択的に形成する。

これによって、深さ方向Ｚに隣接するｐ⁺型領域９１，９３同士が連結されて第２ｐ⁺型領域６２ａが形成される。深さ方向Ｚに隣接するｎ型領域９２，９４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域９３およびｎ型領域９４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域９１およびｎ型領域９２と同様である。ｐ⁺型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。

次に、図８に示すように、ｎ^-型炭化珪素層７２上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７３をエピタキシャル成長させる（第２工程）。ｐ型炭化珪素層７３の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０¹⁷／ｃｍ³程度である。ここまでの工程により、ｎ⁺型出発基板７１上にｎ^-型炭化珪素層７２およびｐ型炭化珪素層７３を順に積層した半導体基板１０（半導体ウエハ）が作製される。

次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物（イオン種）のイオン注入により、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域の例えば全面に、ｎ⁺型ソース領域３５ａを形成する（第３工程）。次に、フォトリソグラフィおよび例えばアルミニウム等のｐ型不純物（イオン種）のイオン注入により、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域にｐ⁺⁺型コンタクト領域３６ａを選択的に形成する（第１０工程）。

ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを形成するためのイオン注入角度は、例えば半導体基板１０のおもて面に対して垂直である。ｎ⁺型ソース領域３５ａとｐ⁺⁺型コンタクト領域３６ａとの形成順序を入れ替えてもよい。また、イオン注入に替えてエピタキシャル成長によりｎ⁺型ソース領域３５ａを形成してもよい。ｐ⁺⁺型コンタクト領域３６ａは、例えば、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａより深い位置を飛程としたイオン注入により、ｎ⁺型ソース領域３５ａより深い位置に形成する。ｐ⁺⁺型コンタクト領域３６ａのソース側端部は、ｎ⁺型ソース領域３５ａと接していなくともよい。

ｐ⁺⁺型コンタクト領域３６ａは、例えば、後述するコンタクトトレンチ５０ａの形成後に、後述する斜めイオン注入９８，９９よりも高い加速エネルギーでコンタクトトレンチ５０ａの内壁に斜めイオン注入を行うことで形成されてもよい。この場合、第１０工程は実施してもよいし、実施しなくともよい。また、後述する斜めイオン注入９８，９９は行わず、第１０工程のみによりｐ⁺⁺型コンタクト領域３６ａを形成してもよい。メイン有効領域１ａのｐ型炭化珪素層７３の、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａと、ｎ^-型炭化珪素層７２と、の間の部分がｐ型ベース領域３４ａとなる。

次に、図９に示すように、フォトリソグラフィおよびエッチングにより、コンタクトトレンチ５０ａの形成領域に対応した部分を開口したマスク９５をレジスト膜や酸化膜等で形成する。次に、マスク９５を用いて例えばドライエッチングを行い、ｎ⁺型ソース領域３５ａを貫通してｐ⁺⁺型コンタクト領域３６ａに達し、ｐ⁺⁺型コンタクト領域３６ａ内で終端するコンタクトトレンチ５０ａを形成する（第６工程）。

このコンタクトトレンチ５０ａを形成するためのドライエッチングに用いたガスの悪影響により、コンタクトトレンチ５０ａの内壁の表面領域の抵抗値が上昇するが、後述するように斜めイオン注入９６～９９によりコンタクトトレンチ５０ａの内壁（側壁および底面）の表面領域の不純物濃度を高くすることで、コンタクトトレンチ５０ａの内壁でのソース電極と半導体基板１０とのコンタクト抵抗を低くすることができる。

次に、コンタクトトレンチ５０ａの形成に用いた同じマスク９５を用いて、半導体基板１０のおもて面に垂直な方向（深さ方向Ｚ）に対して所定の注入角度（チルト角度）θ１で斜めの方向から、コンタクトトレンチ５０ａの一方の側壁にｎ型不純物をイオン注入（斜めイオン注入）９６する。ここで斜めイオン注入９６するイオン種は、例えばｎ⁺型ソース領域３５ａを形成するためのイオン注入で用いたイオン種と同じであってもよい。

コンタクトトレンチ５０ａの一方の側壁からｎ⁺型ソース領域３５ａへの斜めイオン注入９６により、ｎ⁺型ソース領域３５ａのコンタクトトレンチ５０ａの一方の側壁に露出する部分（コンタクト部５１ａ）において、ｎ⁺型ソース領域３５ａのｎ型不純物濃度を、深さ方向Ｚに一様で、かつコンタクトトレンチ５０ａの一方の側壁から離れた部分（コンタクト部５１ａを除く部分）よりも高くすることができる。

次に、図１０に示すように、コンタクトトレンチ５０ａの形成に用いた同じマスク９５を用いて、半導体基板１０のおもて面に垂直な方向に対して所定の注入角度θ２で斜めの方向から、コンタクトトレンチ５０ａの他方の側壁にｎ型不純物をイオン注入（斜めイオン注入）９７する。ここで斜めイオン注入９７するイオン種は、例えばｎ⁺型ソース領域３５ａを形成するためのイオン注入で用いたイオン種と同じであってもよい。

コンタクトトレンチ５０ａの他方の側壁からｎ⁺型ソース領域３５ａへの斜めイオン注入９７の注入角度θ２は、コンタクトトレンチ５０ａの、半導体基板１０のおもて面に垂直な中心軸を軸として、コンタクトトレンチ５０ａの一方の側壁からｎ⁺型ソース領域３５ａへの斜めイオン注入９６の注入角度θ１と線対称な角度となる。斜めイオン注入９６，９７の注入角度θ１，θ２以外の条件は同じである。

コンタクトトレンチ５０ａの他方の側壁からｎ⁺型ソース領域３５ａへの斜めイオン注入９７により、ｎ⁺型ソース領域３５ａのコンタクトトレンチ５０ａの他方の側壁に露出する部分（コンタクト部５１ａ）において、ｎ⁺型ソース領域３５ａのｎ型不純物濃度を、深さ方向Ｚに一様で、かつコンタクトトレンチ５０ａの他方の側壁から離れた部分（コンタクト部５１ａを除く部分）よりも高くすることができる（第７工程）。

次に、図１１に示すように、コンタクトトレンチ５０ａの形成に用いた同じマスク９５を用いて、半導体基板１０のおもて面に垂直な方向に対して所定の注入角度θ３で斜めの方向から、コンタクトトレンチ５０ａの一方の側壁にｐ型不純物をイオン注入（斜めイオン注入）９８する。ここで斜めイオン注入９８するイオン種は、例えばｐ⁺⁺型コンタクト領域３６ａを形成するためのイオン注入で用いたイオン種と同じであってもよい。

コンタクトトレンチ５０ａの一方の側壁からｐ⁺⁺型コンタクト領域３６ａへの斜めイオン注入９８により、ｐ⁺⁺型コンタクト領域３６ａのコンタクトトレンチ５０ａの一方の側壁から底面の一部に露出する部分（コンタクト部５２ａ）において、ｐ⁺⁺型コンタクト領域３６ａのｐ型不純物濃度を、深さ方向Ｚに一様で、かつコンタクトトレンチ５０ａの一方の側壁から離れた部分（コンタクト部５２ａを除く部分）よりも高くすることができる。

次に、図１２に示すように、コンタクトトレンチ５０ａの形成に用いた同じマスク９５を用いて、半導体基板１０のおもて面に垂直な方向に対して所定の注入角度θ４で斜めの方向から、コンタクトトレンチ５０ａの他方の側壁にｐ型不純物をイオン注入（斜めイオン注入）９９する。ここで斜めイオン注入９９するイオン種は、例えばｐ⁺⁺型コンタクト領域３６ａを形成するためのイオン注入で用いたイオン種と同じであってもよい。

コンタクトトレンチ５０ａの他方の側壁からｐ⁺⁺型コンタクト領域３６ａへの斜めイオン注入９９の注入角度θ４は、コンタクトトレンチ５０ａの、半導体基板１０のおもて面に垂直な中心軸を軸として、コンタクトトレンチ５０ａの一方の側壁からｐ⁺⁺型コンタクト領域３６ａへの斜めイオン注入９８の注入角度θ３と線対称な角度となる。斜めイオン注入９８，９９の注入角度θ３，θ４以外の条件は同じである。

コンタクトトレンチ５０ａの他方の側壁からｐ⁺⁺型コンタクト領域３６ａへの斜めイオン注入９９により、ｐ⁺⁺型コンタクト領域３６ａのコンタクトトレンチ５０ａの他方の側壁から底面の一部に露出する部分（コンタクト部５２ａ）において、ｐ⁺⁺型コンタクト領域３６ａのｐ型不純物濃度を、深さ方向Ｚに一様で、かつコンタクトトレンチ５０ａの他方の側壁から離れた部分（コンタクト部５２ａを除く部分）よりも高くすることができる（第１１工程）。

第１１工程において、ｐ⁺⁺型コンタクト領域３６ａを形成するためのイオン注入は、コンタクトトレンチ５０ａに対して垂直な方向から行ってもよい。この場合、コンタクトトレンチ５０ａの底面とその周辺の側壁にｐ⁺⁺型コンタクト領域３６ａが形成され、トレンチ５０ａの上側の側壁にはｐ⁺⁺型コンタクト領域３６ａが形成されない。このため、コンタクトトレンチ５０ａの側壁に露出する、ｎ⁺型ソース領域３５ａのコンタクト部５１ａの不純物濃度が低下することを防ぐことができる。

次に、マスク９５の除去後、イオン注入で形成したすべての拡散領域（第１，２ｐ⁺型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａ）を、例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）により活性化させる。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。

次に、図１３に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、深さ方向Ｚ（縦方向：図２，３参照）に第１ｐ⁺型領域６１ａに対向するゲートトレンチ３７ａを形成する（第４工程）。ゲートトレンチ３７ａは、例えば、第１ｐ⁺型領域６１ａに達して、第１ｐ⁺型領域６１ａの内部で終端してもよい。

次に、図１４に示すように、半導体基板１０のおもて面およびゲートトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。

次に、ゲートトレンチ３７ａの内部に埋め込むように、半導体基板１０のおもて面に例えばリンドープのポリシリコン層を堆積する。次に、フォトリソグラフィおよびエッチングにより、当該ポリシリコン層を選択的に除去して、ポリシリコン層の、ゲート電極３９ａとなる部分のみをゲートトレンチ３７ａの内部に残す（第５工程）。ここまでの工程により、メイン半導体素子１１の単位セルのＭＯＳゲートが形成される（セル形成工程）。

ゲートトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９の形成は、コンタクトトレンチ５０ａの形成前に行ってもよい。また、上述したようにメイン半導体素子１１のＭＯＳゲートの各部を形成する際に、同一の半導体基板１０に作製されるすべての半導体素子（電流センス部１２、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部：図２，３参照）の各部について、メイン半導体素子１１の各部と同じ不純物濃度や深さの各部と同時に形成すればよい。

メイン半導体素子１１は、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ａ内に配置することで、ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２とのｐｎ接合分離により、同一の半導体基板１０に作製される他の半導体素子と分離される。電流センス部１２は、メイン半導体素子１１と同じ構造で、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ｂ内に配置すればよい。

次に、ゲート電極３９ａを覆うように、半導体基板１０のおもて面全面に、例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等やＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜４０を例えば１μｍの厚さで形成する。温度センス部１３は、層間絶縁膜４０上にｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２（図３参照）を形成し、層間絶縁膜８３で覆えばよい。

次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８ａを貫通する第１，２コンタクトホール４０ａ，４０ｂを形成する。深さ方向Ｚに層間絶縁膜８３を貫通する第３，４コンタクトホール８３ａ，８３ｂを形成する。第１コンタクトホール４０ａには、メイン半導体素子１１のコンタクトトレンチ５０ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを露出させる。

第２コンタクトホール４０ｂには、電流センス部１２のコンタクトトレンチ５０ｂ、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂを露出させる。第３，４コンタクトホール８３ａ，８３ｂには、それぞれ温度センス部１３のｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を露出させる。次に、熱処理により層間絶縁膜４０，８３を平坦化（リフロー）する。

次に、例えば反応性スパッタリング法により、層間絶縁膜４０の表面および第１コンタクトホール４０ａ内の半導体表面（コンタクトトレンチ５０ａの内壁を含む）の全面に、Ｔｉ膜４１ａおよびＴｉＮ膜４２ａを順に堆積（形成）する。次に、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、コンタクトトレンチ５０ａの内部においてＴｉＮ膜４２ａの内側にＷ膜４４ａを埋め込む。

なお、Ｔｉ膜４１ａは、半導体基板１０に接触する部分において、熱処理によりシリサイド化（ＴｉＳｉ）され、半導体基板１０にオーミック接触している。ここで、Ｔｉ膜４１ａとコンタクトトレンチ５０ａの内壁を含む半導体表面との間にＮｉＳｉ膜を形成してもよい。この場合、第１コンタクトホール４０ａ内の半導体表面にニッケル（Ｎｉ）膜を形成してシリサイド化した後、Ｎｉ膜の反応してない部分（層間絶縁膜４０上の部分）をエッチングにより除去すればよい。

Ｔｉ膜４１ａ、ＴｉＮ膜４２ａおよびＷ膜４４ａの各厚さは、例えば、それぞれ５０ｎｍ程度、１００ｎｍ程度および１μｍ程度である。また、第２コンタクトホール４０ｂ内にも、Ｔｉ膜４１ａ、ＴｉＮ膜４２ａおよびＷ膜４４ａと同時に、これらの金属膜と同じ構成で、それぞれＴｉ膜４１ｂ、ＴｉＮ膜４２ｂおよびＷ膜４４ｂを形成する。次に、ＴｉＮ膜４２ａおよびＷ膜４４ａの表面にソースパッド２１ａを形成する（第８工程）。

第２～４コンタクトホール４０ｂ，８３ａ，８３ｂ内にも、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、それぞれ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを形成する。また、半導体基板１０の裏面にオーミック接触するドレイン電極４９を形成し、ドレイン電極４９の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する（第９工程）。

次に、半導体基板１０のおもて面にポリイミドからなる第１保護膜４７ａ～４７ｃを選択的に形成し、これら第１保護膜４７ａ～４７ｃの開口部にそれぞれ異なる各電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂを露出させる。次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂの、第１保護膜４７ａ～４９ｃの開口部に露出する部分にめっき膜４５ａ～４５ｄを形成する。

次に、熱処理（ベーク）によりめっき膜４５ａ～４５ｄを乾燥させる。次に、ポリイミドからなる第２保護膜４８ａ～４８ｃを形成し、めっき膜４５ａ～４５ｄと第１保護膜４７ａ～４７ｃとの各境界を覆う。次に、熱処理（キュア）によりポリイミド膜（第１保護膜４７ａ～４７ｃおよび第２保護膜４８ａ～４８ｃ）の強度を向上させる。次に、めっき膜４５ａ～４５ｄ上に、それぞれはんだ層により端子ピン４６ａ～４６ｄを接合する。

その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１～３に示す半導体装置２０が完成する。

以上、説明したように、実施の形態によれば、互いに隣り合うゲートトレンチ間に設けられたコンタクトトレンチの側壁でｎ⁺型ソース領域およびｐ⁺⁺型コンタクト領域とソース電極とが電気的に接続される。これにより、単位セルを微細化したとしても、ソース電極と半導体基板とのコンタクト面積がコンタクトトレンチの側壁の面積分だけ広くなり、ｎ⁺型ソース領域およびｐ⁺⁺型コンタクト領域とソース電極とのコンタクトを安定して得ることができる。

ｎ⁺型ソース領域およびｐ⁺⁺型コンタクト領域とソース電極とのコンタクトを安定して得られることで、単位セルごとのオン抵抗のばらつきを小さくすることができる。これにより、単位セルの微細化に伴って得られる低オン抵抗を実現することができる。また、単位セルごとのオン抵抗のばらつきが小さくなることで、単位セルごとの飽和領域におけるドレイン・ソース間電流のばらつきを抑制することができる。これにより、導通損失を低減させることができる。

また、実施の形態によれば、ｎ⁺型ソース領域のｎ型不純物濃度がコンタクトトレンチの側壁に露出する部分（コンタクト部）で深さ方向に一様に高くなっており、このｎ⁺型ソース領域のコンタクト部にソース電極が接触する。これにより、ソース電極とｎ⁺型ソース領域とのコンタクト抵抗を低減することができ、オン時にソース電極からｎ⁺型ソース領域を通ってチャネル（ｎ型の反転層）へ供給される電子の供給量を増やすことができるため、オン抵抗を低減させることができる。

また、実施の形態によれば、ｐ⁺⁺型コンタクト領域のｐ型不純物濃度がコンタクトトレンチの側壁に露出する部分（コンタクト部）で深さ方向に一様に高くなっており、ｐ⁺⁺型コンタクト領域のコンタクト部にソース電極が接触する。これにより、ソース電極とｐ⁺⁺型コンタクト領域とのコンタクト抵抗を低減することができ、ターンオフ時にｎ^-型ドリフト領域からｐ型ベース領域およびｐ⁺⁺型コンタクト領域を通ってソース電極へ引き抜かれる正孔電流（遮断電流）の電流量を多くすることができる。

ターンオフ時の遮断電流の電流量が多くなることで、ｎ⁺型ソース領域、ｐ型ベース領域およびｎ^-型ドリフト領域で形成される寄生ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ：バイポーラ接合トランジスタ）がオンしにくい。これにより、寄生ＢＪＴがオンすることで大電流が流れることを抑制することができ、アバランシェ耐量を向上させることができるため、安定動作を実現することができる。

（実施例）
上述した実施の形態にかかる半導体装置２０（図１～３参照）のメイン半導体素子１１の電圧・電流特性について検証した。図１５は、実施例の電圧・電流特性を模式的に示す特性図である。図１６は、従来例の電圧・電流特性を模式的に示す特性図である。図１５，１６ともに、横軸はドレイン・ソース間電圧Ｖｄｓであり、縦軸はドレイン・ソース間電流Ｉｄｓである。

実施の形態にかかる半導体装置２０（以下、実施例とする）の３つの単位セルそれぞれについて、ドレイン・ソース間電圧Ｖｄｓおよびドレイン・ソース間電流Ｉｄｓを測定した結果を模式的に図１５に示す。従来の半導体装置２２０（図１８参照：以下、従来例とする）の３つの単位セルそれぞれについて、ドレイン・ソース間電圧Ｖｄｓおよびドレイン・ソース間電流Ｉｄｓを測定した結果も模式的に図１６に示す。

図１６に示す結果から、従来例では、単位セルごとにオン抵抗がばらついて、単位セルごとに飽和領域におけるドレイン・ソース間電流Ｉｄｓにばらつきが発生することが確認された。ソース電極（ＮｉＳｉ膜２４１）とｎ⁺型ソース領域２３５とのコンタクト抵抗が大きく、オン時にソース電極からｎ⁺型ソース領域２３５への電子の注入が制限されているからである。この問題は特に大電流時に顕著にあらわれた。

一方、図１５に示す結果から、実施例においては、単位セルごとのオン抵抗のばらつきが低減され、単位セルごとの飽和領域におけるドレイン・ソース間電流Ｉｄｓのばらつきを小さくすることができることが確認された。その理由は、ｎ⁺型ソース領域３５ａのコンタクト部５１ａによって、ソース電極とｎ⁺型ソース領域３５ａとのコンタクト抵抗を小さくすることができ、かつオーミック接触を安定して得ることができるからである。

また、上述した実施例の逆回復耐量について検討した。図１７は、実施例の逆回復耐量による遮断電流の電流量を示す特性図である。上述した実施例のメイン半導体素子１１と、従来例（半導体装置２２０）とで、ターンオフ時にｐ型ベース領域３４ａ，２３４を通ってソースパッド２１ａ，２２１へ引き抜かれる正孔電流（遮断電流）の電流量を比較した結果を図１７に示す。

図１７に示すように、実施例は、従来例と比べて、ターンオフ時にｐ型ベース領域３４ａを通ってソースパッド２１ａへ引き抜かれる正孔電流の電流量が多くなることが確認された。ｐ⁺⁺型コンタクト領域３６ａのｐ型不純物濃度がソース電極との接触部（コンタクト部５２ａ）で高くなっていることで、ソース電極とｐ⁺⁺型コンタクト領域３６ａとのコンタクト抵抗が低減されるからである。

一方、従来例では、ソース電極と半導体基板２１０とのコンタクト面積が小さいことで、ソース電極とｐ⁺⁺型コンタクト領域２３６とのコンタクト抵抗が高く、かつ単位セルごとにオン抵抗のばらつきが大きい。このため、ｎ^-型ドリフト領域２３２中の少数キャリアである正孔がターンオフ時にソース電極側に吐き出されるときに流れる変位電流である正孔電流の電流量が少なく、寄生ＢＪＴがオンしやすいことで、アバランシェ降伏による破壊が生じやすいことが確認された。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、メイン無効領域にゲートパッドのみを配置した構成としてもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、高電圧や大電流を制御するパワー半導体装置に有用である。

１ 活性領域
１ａ メイン有効領域
１ｂ メイン無効領域
２ エッジ終端領域
１０ 半導体基板
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
２０ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
３１ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３２ａ ｎ^-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ ｐ型ベース領域
３５ａ，３５ｂ ｎ⁺型ソース領域
３６ａ，３６ｂ ｐ⁺⁺型コンタクト領域
３７ａ，３７ｂ ゲートトレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，８３ 層間絶縁膜
４０ａ，４０ｂ，８３ａ，８３ｂ コンタクトホール
４１ａ，４１ｂ Ｔｉ膜
４２ａ，４２ｂ ＴｉＮ膜
４３ａ，４３ｂ バリアメタル
４４ａ，４４ｂ Ｗ膜
４５ａ～４５ｄ めっき膜
４６ａ～４６ｄ 端子ピン
４７ａ～４７ｃ 第１保護膜
４８ａ～４８ｃ 第２保護膜
４９ ドレイン電極
５０ａ，５０ｂ コンタクトトレンチ
５１ａ，５１ｂ ｎ⁺型ソース領域のコンタクト部
５２ａ，５２ｂ ｐ⁺⁺型コンタクト領域のコンタクト部
６１ａ，６１ｂ，６２ａ，６２ｂ，９１，９３ ｐ⁺型領域
７１ ｎ⁺型出発基板
７２ ｎ^-型炭化珪素層
７２ａ ｎ^-型炭化珪素層の厚さを増した部分
７３ ｐ型炭化珪素層
８１ ｐ型ポリシリコン層
８２ ｎ型ポリシリコン層
９２，９４ ｎ型領域
９５ マスク
９６～９９ 斜めイオン注入
ｄ１ ｐ⁺型領域の深さ
ｄ２ 互いに隣り合うｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ^-型炭化珪素層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ２ ｎ^-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
ｗ１，ｗ１’ セルピッチ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向
θ１～θ４ 斜めイオン注入の注入角度

Claims (8)

1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
   前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
   前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
   前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するゲートトレンチと、
   前記ゲートトレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記ゲートトレンチと離れて設けられ、前記半導体基板の第１主面から前記第３半導体領域を貫通して前記第２半導体領域に達するコンタクトトレンチと、
   前記半導体基板の内部において前記第３半導体領域よりも前記半導体基板の第１主面から離れた深さ位置に、前記ゲートトレンチと離れて設けられ、前記第２半導体領域に接し、かつ前記コンタクトトレンチの側壁および底面に露出する第２導電型の第４半導体領域と、を有する複数の単位セルと、
   前記コンタクトトレンチの側壁で前記第３半導体領域に電気的に接続され、かつ前記コンタクトトレンチの側壁および底面で前記第４半導体領域に電気的に接続された第１電極と、
   前記半導体基板の第２主面に設けられた第２電極と、
   を備え、
   前記第３半導体領域は、前記コンタクトトレンチの側壁に露出する第１部分で、前記第１部分を除く第２部分よりも第１導電型不純物濃度が高く、
   前記コンタクトトレンチの側壁と前記第３半導体領域との間の全域に前記第１部分が設けられ、
   前記第４半導体領域は、前記コンタクトトレンチの側壁から底面に露出する第３部分で、前記第３部分を除く第４部分よりも第２導電型不純物濃度が高く、
   前記第１部分に接して、前記コンタクトトレンチの側壁と前記第４半導体領域との間の全域に前記第３部分が設けられ、
   前記第１電極は、前記第１部分で前記第３半導体領域に接し、前記第３部分で前記第４半導体領域に接することを特徴とする半導体装置。
2. 前記第３半導体領域の前記第１部分の第１導電型不純物濃度は深さ方向に一様であることを特徴とする請求項１に記載の半導体装置。
3. 前記第３半導体領域は、さらに前記半導体基板の第１主面で前記第１電極に接することを特徴とする請求項１または２に記載の半導体装置。
4. 前記単位セルは、互いに隣り合う前記ゲートトレンチの中心間の部分で構成され、
   前記単位セルのピッチは、２μｍ以下であることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
5. シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に第１導電型の第１半導体領域を形成する第１工程と、
   前記半導体基板の第１主面と前記第１半導体領域との間に、前記第１半導体領域に接して、第２導電型の第２半導体領域を形成する第２工程と、
   前記半導体基板の第１主面と前記第２半導体領域との間に、前記第２半導体領域に接して、第１導電型の第３半導体領域を選択的に形成する第３工程と、
   前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するゲートトレンチを形成する第４工程と、
   前記ゲートトレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
   前記ゲートトレンチと離れて、前記半導体基板の第１主面から前記第３半導体領域を貫通して前記第２半導体領域に達するコンタクトトレンチを形成する第６工程と、
   前記半導体基板の第１主面に対して斜めの方向から前記コンタクトトレンチの側壁に第１導電型不純物をイオン注入して、前記第３半導体領域の第１導電型不純物濃度を、前記コンタクトトレンチの側壁に露出する第１部分で、前記第１部分を除く第２部分よりも高くする第７工程と、を行って複数の単位セルを形成するセル形成工程と、
   前記セル形成工程の後、前記コンタクトトレンチの側壁で前記第１部分に接して前記第３半導体領域に電気的に接続され、かつ前記コンタクトトレンチの側壁および底面で前記第２半導体領域に電気的に接続された第１電極を形成する第８工程と、
   前記セル形成工程の後、前記半導体基板の第２主面に設けられた第２電極を形成する第９工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記第２半導体領域の内部に第２導電型不純物をイオン注入して、前記ゲートトレンチと離れた第２導電型の第４半導体領域を選択的に形成する工程をさらに含み、
   前記第８工程では、前記第４半導体領域に接する前記第１電極を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第４半導体領域を選択的に形成する工程では、前記コンタクトトレンチの側壁および底面にイオン注入することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第４半導体領域を選択的に形成する工程は、
   前記第６工程よりも前に、前記第３半導体領域の下部の前記第２半導体領域に、前記第４半導体領域を形成する第１０工程と、
   前記第６工程よりも後に、前記半導体基板の第１主面に対して斜めの方向から前記コンタクトトレンチの側壁にイオン注入して、前記第４半導体領域の第２導電型不純物濃度を、前記コンタクトトレンチの側壁から底面に露出する第３部分で、前記第３部分を除く第４部分よりも高くする第１１工程と、
   を含み、
   前記第６工程では、前記半導体基板の第１主面から前記第３半導体領域を貫通して前記第４半導体領域に達する前記コンタクトトレンチを形成することを特徴とする請求項６に記載の半導体装置の製造方法。

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