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JP7520177B2 - 半導体装置 - Google Patents

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JP7520177B2
JP7520177B2 JP2023060114A JP2023060114A JP7520177B2 JP 7520177 B2 JP7520177 B2 JP 7520177B2 JP 2023060114 A JP2023060114 A JP 2023060114A JP 2023060114 A JP2023060114 A JP 2023060114A JP 7520177 B2 JP7520177 B2 JP 7520177B2
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Japan
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lead
electrode
semiconductor device
back surface
wire bonding
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光俊 齊藤
毅 舘
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Rohm Co Ltd
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Description

本開示は、半導体装置に関する。
窒化ガリウム(GaN)などのIII-V族窒化物半導体(以下では、「窒化物半導体」と記載する場合がある)を用いた半導体素子が開発されている。特許文献1には、窒化物半導体を用いた半導体素子が開示されている。同文献に開示された半導体素子は、基板と、基板の主面側に積層された窒化物半導体層と、電極とを備えている。電極には、窒化物半導体層上に配置されるソース電極、ドレイン電極およびゲート電極と、基板の裏面に配置される裏面電極とが含まれている。裏面電極は、基板および窒化物半導体層を貫通する導電部によって、ソース電極と導通している。
上記の半導体素子を備えた半導体装置が開発されている。当該半導体装置は、半導体素子が搭載され、裏面電極とソース電極とに導通したソース用リード、ドレイン電極に導通したドレイン用リード、ゲート電極に導通したゲート用リード、および、半導体素子と各リードを覆う封止樹脂を備えている。各リードの一部は、それぞれ封止樹脂から露出して、回路基板に実装するための端子になっている。当該半導体装置においては、ソース用リードが裏面電極とソース電極とに導通しているので、ソース用リード、ソース電極、導電部、および裏面電極からなる電流の循環経路が形成される。当該循環経路により、窒化物半導体層の積層方向に沿って電流が流れると、電子が窒化物半導体層の結晶欠陥にトラップされて、窒化物半導体層の特性が変化する場合がある。これにより、半導体素子の長期的な信頼性が損なわれる可能性がある。
特開2012-38885号公報
本開示は、上記した事情のもとで考え出されたものであって、窒化物半導体層の積層方向に沿って電流が流れることを抑制できる半導体装置を提供することをその課題とする。
本開示によって提供される半導体装置は、窒化物半導体からなる電子走行層と、厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子主面に配置された第1電極と、前記素子裏面に配置され、かつ、前記第1電極に導通する第2電極とを有する半導体素子と、前記半導体素子が搭載され、前記第2電極が接合された第1リードと、前記第1電極に電気的に接続された第2リードとを備え、前記半導体素子はトランジスタであって、前記第2リードは、前記第1リードから離間して配置され、かつ、スイッチングの対象である主電流が流れることを特徴とする。
本開示によれば、第2電極が接合された第1リードと、第1電極に電気的に接続された第2リードとは離間している。したがって、第1リード、第2電極、第1電極、および第2リードからなる電流の循環経路が形成されない。これにより、窒化物半導体層の積層方向に沿って流れる電流が抑制される。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第1実施形態にかかる半導体装置を示す斜視図である。 図1に示す半導体装置の平面図である。 図1に示す半導体装置の正面図である。 図1に示す半導体装置の底面図である。 図1に示す半導体装置の右側面図である。 半導体素子を示す平面図である。 半導体素子を示す模式的な断面図である。 図1に示す半導体装置の製造工程を説明する平面図である。 図1に示す半導体装置の製造工程を説明する平面図である。 図1に示す半導体装置の半導体素子の変形例である。 本開示の第2実施形態にかかる半導体装置を示す斜視図である。 図11に示す半導体装置の底面図である。 本開示の第3実施形態にかかる半導体装置を示す斜視図である。 図13に示す半導体装置の底面図である。 本開示の第4実施形態にかかる半導体装置を示す平面図である。 本開示の第5実施形態にかかる半導体装置の半導体素子6を示す模式的な断面図である。 本開示の第6実施形態にかかる半導体装置の半導体素子6を示す模式的な断面図である。
以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。
〔第1実施形態〕
図1~図7に基づき、本開示の第1実施形態にかかる半導体装置A1について説明する。半導体装置A1は、複数のリード1~5、半導体素子6、ボンディングワイヤ71~74、および封止樹脂8を備えている。
図1は、半導体装置A1を示す斜視図である。図2は、半導体装置A1を示す平面図である。図2においては、理解の便宜上、封止樹脂8を透過して、封止樹脂8の外形を想像線(二点鎖線)で示している。図3は、半導体装置A1を示す正面図である。図4は、半導体装置A1を示す底面図である。図5は、半導体装置A1を示す右側面図である。図6は、半導体素子を示す平面図である。図7は、半導体素子を示す模式的な断面図である。
これらの図に示す半導体装置A1は、様々な機器の回路基板に表面実装される装置である。半導体装置A1の厚さ方向視の形状は矩形状である。説明の便宜上、半導体装置A1の厚さ方向をz方向とし、z方向に直交する半導体装置A1の一方の辺に沿う方向(図2における左右方向)をx方向、z方向およびx方向に直交する方向(図2における上下方向)をy方向とする。半導体装置A1の大きさは特に限定されず、本実施形態においては、たとえばx方向寸法が1~10mm程度、y方向寸法が1~10mm程度、z方向寸法が0.3~3mm程度である。
複数のリード1~5は、半導体素子6を支持するとともに、半導体素子6と導通している。リード1~5は、たとえば、金属板に打ち抜き加工や折り曲げ加工等を施すことにより形成されている。リード1~5は、金属からなり、好ましくはCuおよびNiのいずれか、またはこれらの合金や42アロイなどからなる。本実施形態においては、リード1~ 5が、Cuからなる場合を例に説明する。リード1~5の厚さは、たとえば0.08~0.5mmであり、本実施形態においては0.5mm程度である。以降の説明においては、第1リード1、第2リード2、第3リード3、第4リード4、および第5リード5と記載する。なお、まとめて示す場合は、リード1~5と記載する。
図2に示すように、第1リード1は、半導体装置A1のy方向の中央より一方側(図2においては下側)寄りに配置され、x方向の全体に広がっている。第2リード2と第3リード3とは、y方向において、第1リード1を挟んで互いに反対側に、それぞれ第1リード1から離間して配置されている。第2リード2は、y方向の一方側の端部であり、かつ、x方向の一方側(図2においては左側)の端部に配置されている。第3リード3は、y方向の他方側(図2においては上側)の端部に配置され、x方向の全体に広がっている。第4リード4と第5リード5とは、y方向において、第1リード1に対して第2リード2と同じ側(図2においては下側)に、それぞれ第1リード1から離間して配置されている。また、第2リード2、第5リード5および第4リード4は、互いに離間して、この順でx方向に並んで配置されている。第1リード1は、z方向視寸法が、他のリード2~5に比べて大きい。リード2~5のx方向の寸法は、第3リード3が最大であり、第2リード2、第4リード4、第5リード5の順に小さくなっている。また、第3リード3の第1リード1からの離間距離は、第2リード2、第5リード5および第4リード4の第1リード1からの離間距離より大きい。
第1リード1は、搭載部110および連結部120を備えている。
搭載部110は、z方向視において第1リード1の中央に位置し、z方向視略矩形状である。搭載部110は、搭載部主面111、搭載部裏面112および搭載部裏面側凹部113を有する。搭載部主面111および搭載部裏面112は、z方向において互いに反対側を向いている。搭載部主面111は、図3および図5の上方を向く面である。搭載部主面111は、半導体素子6が搭載される面である。搭載部裏面112は、図3および図5の下方を向く面である。搭載部裏面112は、封止樹脂8から露出して、裏面端子になる。搭載部裏面側凹部113は、搭載部110の一部が搭載部裏面112からz方向に凹んだ部分である。搭載部110のうち搭載部裏面側凹部113が位置する部分の厚さ(z方向の寸法)は、搭載部裏面112が位置する部分の厚さの半分程度である。搭載部裏面側凹部113は、たとえばハーフエッチング処理により形成される。
連結部120は、搭載部110に繋がっており、z方向視矩形状である。連結部120は、搭載部110のx方向の一方端面に2個配置されている。また、連結部120は、搭載部110のx方向の他方端面にも2個配置されている。つまり、連結部120は、合計4個配置されている。各連結部120は、連結部主面121、連結部裏面122、および連結部端面123を有する。連結部主面121および連結部裏面122は、z方向において互いに反対側を向いている。連結部主面121は、図3および図5の上方を向く面である。連結部主面121と搭載部主面111とは、面一になっている。連結部裏面122は、図3および図5の下方を向く面である。連結部120の厚さ(z方向の寸法)は、搭載部110のうち搭載部裏面側凹部113が位置する部分の厚さと同程度である。連結部120は、たとえばハーフエッチング処理により形成される。連結部端面123は、連結部主面121および連結部裏面122を繋ぐ面であり、x方向外側を向いている。連結部端面123は、封止樹脂8から露出している(図1および図5参照)。
第2リード2は、z方向視において、半導体装置A1の角部(図2においては左下の角部)に配置され、ワイヤボンディング部210、端子部220および連結部230を備えている。
ワイヤボンディング部210は、z方向視において、x方向に長い矩形状である。ワイヤボンディング部210は、ワイヤボンディング部主面211、ワイヤボンディング部裏面212およびワイヤボンディング部裏面側凹部213を有する。ワイヤボンディング部主面211およびワイヤボンディング部裏面212は、z方向において互いに反対側を向いている。ワイヤボンディング部主面211は、図3および図5の上方を向く面である。ワイヤボンディング部主面211は、ボンディングワイヤ71がボンディングされる面である。ワイヤボンディング部裏面212は、図3および図5の下方を向く面である。ワイヤボンディング部裏面212は、封止樹脂8から露出して、裏面端子になる。ワイヤボンディング部裏面側凹部213は、ワイヤボンディング部210の一部がワイヤボンディング部裏面212からz方向に凹んだ部分である。ワイヤボンディング部210のうちワイヤボンディング部裏面側凹部213が位置する部分の厚さ(z方向の寸法)は、ワイヤボンディング部裏面212が位置する部分の厚さの半分程度である。ワイヤボンディング部裏面側凹部213は、たとえばハーフエッチング処理により形成される。
端子部220は、ワイヤボンディング部210に繋がっており、z方向視矩形状である。端子部220は、ワイヤボンディング部210のy方向の一方端面(半導体装置A1の外側を向く端面)にx方向に2個並んで配置されている。端子部220は、端子部主面221、端子部裏面222、および端子部端面223を有する。端子部主面221および端子部裏面222は、z方向において互いに反対側を向いている。端子部主面221は、図3および図5の上方を向く面である。端子部主面221とワイヤボンディング部主面211とは、面一になっている。端子部裏面222は、図3および図5の下方を向く面である。端子部裏面222とワイヤボンディング部裏面212とは、面一になっている。端子部端面223は、端子部主面221および端子部裏面222を繋ぐ面であり、y方向外側を向いている。ワイヤボンディング部裏面212、端子部裏面222および端子部端面223は、封止樹脂8から露出して繋がっており、端子になる。
連結部230は、ワイヤボンディング部210のx方向外側(図2において左側)に繋がって配置されている。連結部230の厚さ(z方向の寸法)は、ワイヤボンディング部裏面側凹部213が位置するワイヤボンディング部210の厚さと同程度である。連結部230は、たとえばハーフエッチング処理により形成される。連結部230は、連結部主面231、連結部裏面232、および連結部端面233を有する。連結部主面231および連結部裏面232は、z方向において互いに反対側を向いている。連結部主面231は、図3および図5の上方を向く面である。連結部主面231とワイヤボンディング部主面211とは、面一になっている。したがって、ワイヤボンディング部主面211、端子部主面221および連結部主面231は、面一の一体となった面になっている(図2参照)。連結部裏面232は、図3および図5の下方を向く面である。連結部端面233は、連結部主面231および連結部裏面232を繋ぐ面のうち、x方向を向く面であり、封止樹脂8から露出する面である。
第3リード3は、z方向視において、半導体装置A1のy方向の他方側(図2においては上側)の端部に配置され、x方向の全体に広がっており、ワイヤボンディング部310、端子部320、および連結部330を備えている。
ワイヤボンディング部310は、z方向視において、x方向に長い矩形状である。ワイヤボンディング部310は、ワイヤボンディング部主面311、ワイヤボンディング部裏面312、およびワイヤボンディング部裏面側凹部313を有する。ワイヤボンディング部主面311およびワイヤボンディング部裏面312は、z方向において互いに反対側を向いている。ワイヤボンディング部主面311は、図3および図5の上方を向く面である。ワイヤボンディング部主面311は、ボンディングワイヤ72がボンディングされる面である。ワイヤボンディング部裏面312は、図3および図5の下方を向く面である。ワ イヤボンディング部裏面312は、封止樹脂8から露出して、裏面端子になる。ワイヤボンディング部裏面側凹部313は、ワイヤボンディング部310の一部がワイヤボンディング部裏面312からz方向に凹んだ部分である。ワイヤボンディング部310のうちワイヤボンディング部裏面側凹部313が位置する部分の厚さ(z方向の寸法)は、ワイヤボンディング部裏面312が位置する部分の厚さの半分程度である。ワイヤボンディング部裏面側凹部313は、たとえばハーフエッチング処理により形成される。
端子部320は、ワイヤボンディング部310に繋がっており、z方向視矩形状である。端子部320は、ワイヤボンディング部310のy方向の一方端面(半導体装置A1の外側を向く端面)にx方向に4個並んで配置されている。端子部320は、端子部主面321、端子部裏面322、および端子部端面323を有する。端子部主面321および端子部裏面322は、z方向において互いに反対側を向いている。端子部主面321は、図3および図5の上方を向く面である。端子部主面321とワイヤボンディング部主面311とは、面一になっている。端子部裏面322は、図3および図5の下方を向く面である。端子部裏面322とワイヤボンディング部裏面312とは、面一になっている。端子部端面323は、端子部主面321および端子部裏面322を繋ぐ面であり、y方向外側を向いている。ワイヤボンディング部裏面312、端子部裏面322および端子部端面323は、封止樹脂8から露出して繋がっており、端子になる。
連結部330は、2個備えられており、ワイヤボンディング部310のx方向両端部にそれぞれ繋がって配置されている。連結部330の厚さ(z方向の寸法)は、ワイヤボンディング部裏面側凹部313が位置するワイヤボンディング部310の厚さと同程度である。連結部330は、たとえばハーフエッチング処理により形成される。連結部330は、連結部主面331、連結部裏面332、および連結部端面333を有する。連結部主面331および連結部裏面332は、z方向において互いに反対側を向いている。連結部主面331は、図3および図5の上方を向く面である。連結部主面331とワイヤボンディング部主面311とは、面一になっている。したがって、ワイヤボンディング部主面311、端子部主面321および連結部主面331は、面一の一体となった面になっている(図2参照)。連結部裏面332は、図3および図5の下方を向く面である。連結部端面333は、連結部主面331および連結部裏面332を繋ぐ面のうち、x方向を向く面であり、封止樹脂8から露出する面である。
第4リード4は、z方向視において、半導体装置A1の角部(図2においては右下の角部)に配置され、ワイヤボンディング部410、端子部420および連結部430を備えている。
ワイヤボンディング部410は、z方向視において、x方向に長い矩形状である。ワイヤボンディング部410は、ワイヤボンディング部主面411、ワイヤボンディング部裏面412およびワイヤボンディング部裏面側凹部413を有する。ワイヤボンディング部主面411およびワイヤボンディング部裏面412は、z方向において互いに反対側を向いている。ワイヤボンディング部主面411は、図3および図5の上方を向く面である。ワイヤボンディング部主面411は、ボンディングワイヤ73がボンディングされる面である。ワイヤボンディング部裏面412は、図3および図5の下方を向く面である。ワイヤボンディング部裏面412は、封止樹脂8から露出して、裏面端子になる。ワイヤボンディング部裏面側凹部413は、ワイヤボンディング部410の一部がワイヤボンディング部裏面412からz方向に凹んだ部分である。ワイヤボンディング部410のうちワイヤボンディング部裏面側凹部413が位置する部分の厚さ(z方向の寸法)は、ワイヤボンディング部裏面412が位置する部分の厚さの半分程度である。ワイヤボンディング部裏面側凹部413は、たとえばハーフエッチング処理により形成される。
端子部420は、ワイヤボンディング部410に繋がっており、z方向視矩形状である。端子部420は、ワイヤボンディング部410のy方向の一方端面(半導体装置A1の外側を向く端面)に配置されている。端子部420は、端子部主面421、端子部裏面422、および端子部端面423を有する。端子部主面421および端子部裏面422は、z方向において互いに反対側を向いている。端子部主面421は、図3および図5の上方を向く面である。端子部主面421とワイヤボンディング部主面411とは、面一になっている。端子部裏面422は、図3および図5の下方を向く面である。端子部裏面422とワイヤボンディング部裏面412とは、面一になっている。端子部端面423は、端子部主面421および端子部裏面422を繋ぐ面であり、y方向外側を向いている。ワイヤボンディング部裏面412、端子部裏面422および端子部端面423は、封止樹脂8から露出して繋がっており、端子になる。
連結部430は、ワイヤボンディング部410のx方向外側(図2において右側)に繋がって配置されている。連結部430の厚さ(z方向の寸法)は、ワイヤボンディング部裏面側凹部413が位置するワイヤボンディング部410の厚さと同程度である。連結部430は、たとえばハーフエッチング処理により形成される。連結部430は、連結部主面431、連結部裏面432、および連結部端面433を有する。連結部主面431および連結部裏面432は、z方向において互いに反対側を向いている。連結部主面431は、図3および図5の上方を向く面である。連結部主面431とワイヤボンディング部主面411とは、面一になっている。したがって、ワイヤボンディング部主面411、端子部主面421および連結部主面431は、面一の一体となった面になっている(図2参照)。連結部裏面432は、図3および図5の下方を向く面である。連結部端面433は、連結部主面431および連結部裏面432を繋ぐ面のうち、x方向を向く面であり、封止樹脂8から露出する面である。
第5リード5は、z方向視において、半導体装置A1のy方向の一方側(図2においては下側)の端部の、第2リード2と第4リード4との間に配置され、ワイヤボンディング部510および端子部520を備えている。
ワイヤボンディング部510は、z方向視において、x方向に長い矩形状である。ワイヤボンディング部510は、ワイヤボンディング部主面511、ワイヤボンディング部裏面512およびワイヤボンディング部裏面側凹部513を有する。ワイヤボンディング部主面511およびワイヤボンディング部裏面512は、z方向において互いに反対側を向いている。ワイヤボンディング部主面511は、図3および図5の上方を向く面である。ワイヤボンディング部主面511は、ボンディングワイヤ74がボンディングされる面である。ワイヤボンディング部裏面512は、図3および図5の下方を向く面である。ワイヤボンディング部裏面512は、封止樹脂8から露出して、裏面端子になる。ワイヤボンディング部裏面側凹部513は、ワイヤボンディング部510の一部がワイヤボンディング部裏面512からz方向に凹んだ部分である。ワイヤボンディング部510のうちワイヤボンディング部裏面側凹部513が位置する部分の厚さ(z方向の寸法)は、ワイヤボンディング部裏面512が位置する部分の厚さの半分程度である。ワイヤボンディング部裏面側凹部513は、たとえばハーフエッチング処理により形成される。
端子部520は、ワイヤボンディング部510に繋がっており、z方向視矩形状である。端子部520は、ワイヤボンディング部510のy方向の一方端面(半導体装置A1の外側を向く端面)に配置されている。端子部520は、端子部主面521、端子部裏面522、および端子部端面523を有する。端子部主面521および端子部裏面522は、z方向において互いに反対側を向いている。端子部主面521は、図3および図5の上方を向く面である。端子部主面521とワイヤボンディング部主面511とは、面一になっている。端子部裏面522は、図3および図5の下方を向く面である。端子部裏面522 とワイヤボンディング部裏面512とは、面一になっている。端子部端面523は、端子部主面521および端子部裏面522を繋ぐ面であり、y方向外側を向いている。ワイヤボンディング部裏面512、端子部裏面522および端子部端面523は、封止樹脂8から露出して繋がっており、端子になる。
半導体素子6は、半導体装置A1の電気的機能を発揮する要素である。半導体素子6は、窒化物半導体を用いた半導体素子であり、本実施形態では、窒化ガリウム(GaN)を用いたHEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)である。半導体素子6は、素子本体60、第1電極61、第2電極62、第3電極63、および第4電極64を備えている。
素子本体60は、素子主面6aおよび素子裏面6bを備えている。図3、図5および図7に示すように、素子主面6aおよび素子裏面6bは、z方向において互いに反対側を向いている。素子主面6aは、図3、図5および図7の上方を向く面である。素子裏面6bは、図3、図5および図7の下方を向く面である。また、素子本体60は、図7に示すように、基板601、バッファ層602、第1窒化物半導体層603、第2窒化物半導体層604、第3窒化物半導体層605、保護膜606、および導電部607を備えている。
基板601は、たとえば低抵抗のSi基板である。基板601の厚さ(z方向の寸法)は、400~600μm程度である。バッファ層602は、基板601上に形成された窒化物半導体膜の多層バッファ層によって構成されている。本実施形態では、バッファ層602は、基板601に接するAlN膜からなる第1バッファ層と、当該第1バッファ層に積層されたAlGaN膜からなる第2バッファ層とによって構成されている。第1窒化物半導体層603は、バッファ層602上にエピタキシャル成長により積層されたGaN層からなり、電子走行層を構成している。第2窒化物半導体層604は、第1窒化物半導体層603上にエピタキシャル成長により積層されたAlGaN層からなり、電子供給層を構成している。バッファ層602、第1窒化物半導体層603および第2窒化物半導体層604を合わせた厚さ(z方向の寸法)は、2μm程度であり、基板601の厚さに比べて薄い。第1窒化物半導体層603の第2窒化物半導体層604との界面に近い位置に発生する二次元電子ガス(2DEG)が通電経路に用いられる。
第3窒化物半導体層605は、第2窒化物半導体層604上にエピタキシャル成長により積層されたp型GaN層からなる。第4電極64は、第3窒化物半導体層605上に形成されており、ゲート電極として機能する。保護膜606は、たとえばSiN膜からなり、第2窒化物半導体層604、第3窒化物半導体層605および第4電極64を覆う。第4電極64の一部は、保護膜606から露出している(図2および図6参照)。第1電極61および第3電極63は、保護膜606上に形成され、それぞれの一部が保護膜606を貫通して第2窒化物半導体層604に接している。第1電極61および第3電極63は、互いに離間して配置されている(図2および図6参照)。また、第1電極61は、第3窒化物半導体層605および第4電極64を覆うように形成されている。第1電極61は、ソース電極として機能する。第3電極63は、ドレイン電極として機能する。第1電極61、第3電極63および第4電極64は、例えば図2および図6に示すように、素子主面6aに配置されている。なお、第1電極61、第3電極63および第4電極64の配置のレイアウトは限定されない。
半導体素子6は、ゲート電極である第4電極64に印加される電圧信号に応じて、ドレイン電極である第3電極63からソース電極である第1電極61に流れる主電流を、流れる状態と流れない状態とで切り替える。つまり、半導体素子6は、主電流のスイッチングを行う。
第2電極62は、基板601の裏面(バッファ層602が形成される面とは反対側を向く面)に形成されており、素子裏面6bに配置されている。
導電部607は、たとえばビアホールであり、第2窒化物半導体層604、第1窒化物半導体層603、およびバッファ層602を貫通して基板601まで達している。導電部607は、保護膜606を貫通した第1電極61に接して導通しており、基板601を介して第2電極62にも導通している。したがって、第1電極61と第2電極62とは導通して同電位になる。なお、導電部607は、基板601も貫通して第2電極62まで達してもよい。また、半導体素子6の構成は、上述したものに限定されない。
図2に示すように、半導体素子6は、搭載部主面111のx方向中央で、かつ、y方向中央に搭載されている。図5に示すように、半導体素子6は、素子裏面6bを搭載部主面111に向けて、図示しない導電性接合材を介して、第1リード1の搭載部主面111に搭載されている。これにより、半導体素子6の第2電極62は、導電性接合材によって、第1リード1に電気的に接続されている。したがって、半導体素子6の第2電極62は、第1リード1と同じ電位になる。第1電極61は、導電部607によって第2電極62に導通しているので、第1リード1と同じ電位になる。
複数のボンディングワイヤ71は、半導体素子6の第1電極61と、第2リード2のワイヤボンディング部主面211とに接続されている。これにより、第2リード2は、半導体素子6の第1電極61(ソース電極)に電気的に接続されて、ソース端子として機能する。ソース端子には、スイッチングの対象である主電流が流れる。ボンディングワイヤ71が、本開示の「第1ボンディングワイヤ」に相当する。複数のボンディングワイヤ72は、半導体素子6の第3電極63と、第3リード3のワイヤボンディング部主面311とに接続されている。これにより、第3リード3は、半導体素子6の第3電極63(ドレイン電極)に電気的に接続されて、ドレイン端子として機能する。ボンディングワイヤ72が、本開示の「第3ボンディングワイヤ」に相当する。ボンディングワイヤ73は、半導体素子6の第4電極64と、第4リード4のワイヤボンディング部主面411とに接続されている。これにより、第4リード4は、半導体素子6の第4電極64(ゲート電極)に電気的に接続されて、ゲート端子として機能する。ボンディングワイヤ73が、本開示の「第4ボンディングワイヤ」に相当する。複数のボンディングワイヤ74は、半導体素子6の第1電極61と、第5リード5のワイヤボンディング部主面511とに接続されている。これにより、第5リード5は、半導体素子6の第1電極61(ソース電極)に電気的に接続されて、ソースセンス端子として機能する。ソースセンス端子は、第1電極61(ソース電極)の電位を検出するための端子であり、スイッチングの対象である主電流は流れない。したがって、ボンディングワイヤ74の本数は、スイッチングの対象である主電流が流れるボンディングワイヤ71の本数より少ない。ボンディングワイヤ74が、本開示の「第2ボンディングワイヤ」に相当する。なお、各ボンディングワイヤ71~74の本数は限定されない。また、ボンディングワイヤ71~74に代えて、たとえばCuなどの金属板が用いられてもよい。
封止樹脂8は、各リード1~5の一部ずつと、半導体素子6と、ボンディングワイヤ71~74とを覆っている。封止樹脂8は、たとえば黒色のエポキシ樹脂からなる。
封止樹脂8は、樹脂主面81、樹脂裏面82および樹脂側面83を有する。樹脂主面81と樹脂裏面82とは、z方向において互いに反対側を向いている。樹脂主面81は、図3および図5の上方を向く面であり、樹脂裏面82は、図3および図5の下方を向く面である。樹脂側面83は、樹脂主面81および樹脂裏面82を繋ぐ面であり、x方向またはy方向を向いている。
本実施形態においては、第1リード1の連結部端面123と、第2リード2の端子部端面223および連結部端面233と、第3リード3の端子部端面323および連結部端面333と、第4リード4の端子部端面423および連結部端面433と、第5リード5の端子部端面523とが、封止樹脂8の樹脂側面83と互いに面一である。また、第1リード1の搭載部裏面112と、第2リード2のワイヤボンディング部裏面212および端子部裏面222と、第3リード3のワイヤボンディング部裏面312および端子部裏面322と、第4リード4のワイヤボンディング部裏面412および端子部裏面422と、第5リード5のワイヤボンディング部裏面512および端子部裏面522とが、封止樹脂8の樹脂裏面82と互いに面一である。
次に、半導体装置A1の製造方法の一例について、図8および図9を参照して以下に説明する。なお、これらの図は、平面図であり、x方向およびy方向は、図2と同じ方向を示している。
まず、図8に示すようにリードフレーム10を用意する。リードフレーム10は、各リード1~5となる板状の材料である。リードフレーム10の主面1010は、第1リード1の搭載部主面111および連結部主面121と、第2リード2のワイヤボンディング部主面211、端子部主面221および連結部主面231と、第3リード3のワイヤボンディング部主面311、端子部主面321および連結部主面331と、第4リード4のワイヤボンディング部主面411、端子部主面421および連結部主面431と、第5リード5のワイヤボンディング部主面511および端子部主面521になる面である。リードフレーム10の主面1010は、面一になっている。図中の比較的密であるハッチングが施された領域は、厚さ(z方向の寸法)が厚い領域である。一方、図中の比較的粗であるハッチングが施された領域は、厚さ(z方向の寸法)が薄い領域である。当該領域は、たとえばハーフエッチング処理により形成される。本実施形態においては、リードフレーム10の母材は、Cuからなる。
次いで、図9に示すように、リードフレーム10の搭載部110に半導体素子6を導電性接合材によってボンディングする。そして、ボンディングワイヤ71~74を半導体素子6の各電極とリードフレーム10とにボンディングする。次いで、樹脂材料を硬化させることにより、リードフレーム10の一部、半導体素子6、およびボンディングワイヤ71~74を覆う封止樹脂8(図示略)を形成する。本実施形態においては、封止樹脂8は、図9に示された全領域に形成される。次いで、リードフレーム10および封止樹脂8を、切断線1020に沿って切断する。これにより、半導体装置A1となる個片が形成される。
以上の工程を経ることにより、上述した半導体装置A1が得られる。
次に、半導体装置A1の作用効果について説明する。
本実施形態によると、第1リード1と第2リード2とは、互いに離間して配置されている。したがって、半導体素子6の第2電極62が第1リード1に接続され、第1電極61と第2リード2とがボンディングワイヤ71によって接続されていても、第1リード1、第2電極62、導電部607、第1電極61、ボンディングワイヤ71、および第2リード2からなる電流の循環経路が形成されない。これにより、第2窒化物半導体層604および第1窒化物半導体層603の積層方向(z方向)に沿って流れる電流が抑制される。したがって、第2窒化物半導体層604および第1窒化物半導体層603の特性の変化が抑制されて、半導体素子6の長期的な信頼性が向上する。
また、本実施形態によると、第3リード3の第1リード1からの離間距離は、第2リー ド2、第5リード5および第4リード4の第1リード1からの離間距離より大きい。したがって、より高い電圧が印加される第1リード1と第3リード3との間の絶縁耐力を大きくできる。
また、本実施形態によると、第1リード1の搭載部裏面112は、封止樹脂8の樹脂裏面82から露出している。これにより、第1リード1は、半導体装置A1を回路基板などに実装する際の裏面端子として機能し、かつ、半導体素子6が発する熱を放出するための放熱板としても機能する。
また、本実施形態によると、半導体装置A1は、第2リード2とは別に、第1電極61に接続された第5リード5を備えている。これにより、半導体装置A1は、スイッチングの対象である主電流が流れるソース端子(第2リード2)とは別に、主電流が流れず、ソース電極(第1電極61)の電位を検出するためのソースセンス端子(第5リード5)を備えることができる。また、第2リード2に接続されるボンディングワイヤ71の本数は、第5リード5に接続されるボンディングワイヤ74の数より多いので、第2リード2に流れる電流に対する抵抗値を抑制できる。また、第2リード2の端子部220は第5リード5の端子部520より多く、x方向の寸法は、第2リード2が第5リード5より大きい。したがって、第2リード2に流れる電流に対する抵抗値を抑制できる。
なお、本実施形態では、半導体素子6がHEMTである場合について説明したが、これに限られない。半導体素子6は、素子主面6aに配置された第1電極61と素子裏面6bに配置された第2電極62とが導電部607によって導通されているものであればよい。また、導電部607は、ビアホールに限定されず、第1電極61と第2電極62とを導通させるものであればよい。たとえば、図10に示すように、導電部607は、素子本体60の側面(素子主面6aと素子裏面6bとを繋ぐ面)に形成されてもよい。
また、本実施形態では、第1リード1の連結部端面123、第2リード2の端子部端面223、連結部端面233、第3リード3の端子部端面323、連結部端面333、第4リード4の端子部端面423、連結部端面433、および第5リード5の端子部端面523が、封止樹脂8の樹脂側面83と互いに面一である場合について説明したが、これに限られない。これらの各端面は、樹脂側面83から突出していてもよいし、樹脂側面83から凹んでいてもよい。また、これらの各端面は、平坦であってもよいし、湾曲していてもよいし、凹凸が形成されていてもよい。また、これらの各端面の形状も限定されない。
〔第2実施形態〕
図11および図12に基づき、本開示の第2実施形態にかかる半導体装置A2について説明する。これらの図において、先述した半導体装置A1と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図11は、半導体装置A2を示す斜視図である。図12は、半導体装置A2を示す底面図である。
本実施形態にかかる半導体装置A2は、第1リード1の形状が半導体装置A1と異なる。本実施形態にかかる第1リード1は、z方向において、搭載部110の搭載部主面111と反対側を向く面がすべて搭載部裏面側凹部113になっており、搭載部裏面112を備えていない。したがって、搭載部110は、封止樹脂8の樹脂裏面82から露出していない。また、第1リード1は、連結部120に代えて端子部130を備えている。各端子部130は、端子部主面131、端子部裏面132、および端子部端面133を有する。端子部主面131および端子部裏面132は、z方向において互いに反対側を向いている。端子部主面131は、図11の上方を向く面である。端子部主面131と搭載部主面1 11とは、面一になっている。端子部裏面132は、図11の下方を向く面である。端子部130の厚さ(z方向の寸法)は、搭載部110の厚さより厚く倍程度になっており、端子部裏面132は封止樹脂8の樹脂裏面82から露出している。端子部端面133は、端子部主面131および端子部裏面132を繋ぐ面であり、x方向外側を向いている。端子部裏面132および端子部端面133は、封止樹脂8から露出して繋がっており、端子になる。
本実施形態においても、第1リード1と第2リード2とは、互いに離間して配置されている。したがって、電流の循環経路が形成されないので、各窒化物半導体層603,604の積層方向(z方向)に沿って流れる電流が抑制される。これにより、各窒化物半導体層603,604の特性の変化が抑制されて、半導体素子6の長期的な信頼性が向上する。
また、本実施形態によると、第1リード1は、端子として封止樹脂8から露出する端子部130を有する。端子部130は、樹脂側面83から露出する端子部端面133と、樹脂裏面82から露出する端子部裏面132とを有し、端子部端面133と端子部裏面132とが繋がった端子となっている。半導体装置A1を回路基板に実装した場合、当該端子は回路基板に形成された回路配線に、はんだによって接合される。端子部端面133には、はんだフィレットが形成されるので、端子部130が回路配線に接合されていることを確認できる。したがって、実装後の外観からでも、第1リード1の接合状態を確認できる。
〔第3実施形態〕
図13および図14に基づき、本開示の第3実施形態にかかる半導体装置A3について説明する。これらの図において、先述した半導体装置A1と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図13は、半導体装置A3を示す斜視図である。図14は、半導体装置A3を示す底面図である。
本実施形態にかかる半導体装置A3は、第1リード1の形状が半導体装置A1と異なる。本実施形態にかかる第1リード1は、第2実施形態と同様、連結部120に代えて端子部130を備えている。端子部130の構成は、第2実施形態の端子部130と同様である。本実施形態では、端子部裏面132と搭載部裏面112とは、面一になっている。搭載部裏面112、端子部裏面132および端子部端面133は、封止樹脂8から露出して繋がっており、端子になる。
本実施形態においても、第1リード1と第2リード2とは、互いに離間して配置されている。したがって、電流の循環経路が形成されないので、各窒化物半導体層603,604の積層方向(z方向)に沿って流れる電流が抑制される。これにより、各窒化物半導体層603,604の特性の変化が抑制されて、半導体素子6の長期的な信頼性が向上する。
また、本実施形態によると、第1リード1は端子として封止樹脂8から露出する端子部130を有し、かつ、搭載部裏面112が封止樹脂8の樹脂裏面82から露出している。したがって、第1リード1は、回路基板に実装後の外観からでも接合状態が確認でき、かつ、半導体素子6が発する熱を放出するための放熱板としても機能する。
〔第4実施形態〕
図15に基づき、本開示の第4実施形態にかかる半導体装置A4について説明する。図 15において、先述した半導体装置A1と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図15は、半導体装置A4を示す平面図である。図15においては、理解の便宜上、封止樹脂8を透過して、封止樹脂8の外形を想像線(二点鎖線)で示している。
本実施形態にかかる半導体装置A4は、ソースセンス端子(第5リード5)を備えていない点で半導体装置A1と異なる。本実施形態にかかる第2リード2は、x方向において、第4リード4の近くまで延びており、端子部220を3個備えている。なお、第2リード2はそのままで、第1実施形態にかかる半導体装置A1から第5リード5を取り除いたものであってもよい。
本実施形態においても、第1リード1と第2リード2とは、互いに離間して配置されている。したがって、電流の循環経路が形成されないので、各窒化物半導体層603,604の積層方向(z方向)に沿って流れる電流が抑制される。これにより、各窒化物半導体層603,604の特性の変化が抑制されて、半導体素子6の長期的な信頼性が向上する。
〔第5実施形態〕
図16に基づき、本開示の第5実施形態にかかる半導体装置A5について説明する。図16において、先述した半導体装置A1と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図16は、半導体装置A5の半導体素子6を示す模式的な断面図である。
本実施形態にかかる半導体素子6は、導電部607が第1電極61ではなく第3電極63に接して導通している点で、半導体装置A1と異なる。つまり、導電部607は、第3電極63に導通し、かつ、基板601を介して第2電極62にも導通している。したがって、第3電極63と第2電極62とは導通して同電位になる。半導体素子6の第2電極62は、導電性接合材によって、第1リード1に電気的に接続されている。したがって、半導体素子6の第2電極62は、第1リード1と同じ電位になる。第3電極63は、導電部607によって第2電極62に導通しているので、第1リード1と同じ電位になる。
本実施形態によると、第1リード1と第3リード3とは、互いに離間して配置されている。したがって、半導体素子6の第2電極62が第1リード1に接続され、第3電極63と第3リード3とがボンディングワイヤ72によって接続されていても、第1リード1、第2電極62、導電部607、第3電極63、ボンディングワイヤ72、および第3リード3からなる電流の循環経路が形成されない。これにより、第2窒化物半導体層604、第1窒化物半導体層603およびバッファ層602の積層方向(z方向)に沿って流れる電流が抑制される。したがって、第2窒化物半導体層604、第1窒化物半導体層603およびバッファ層602の特性の変化が抑制されて、半導体素子6の長期的な信頼性が向上する。
〔第6実施形態〕
図17に基づき、本開示の第6実施形態にかかる半導体装置A7について説明する。図17において、先述した半導体装置A1と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図17は、半導体装置A6の半導体素子6を示す模式的な断面図である。
本実施形態にかかる半導体素子6は、導電部607を備えておらず、第1電極61と第1リード1とがボンディングワイヤ75によって接続されている点で、半導体装置A1と異なる。
ボンディングワイヤ75は、半導体素子6の第1電極61と、第1リード1の搭載部主面111とに接続されている。これにより、第1リード1は、半導体素子6の第1電極61に電気的に接続されて、第1電極61と同電位になる。ボンディングワイヤ75が、本開示の「第5ボンディングワイヤ」に相当する。また、第2電極62は、導電性接合材によって第1リード1に接続されているので、第1リード1と同じ電位になる。したがって、第1電極61と第2電極62とは導通して同電位になる。
本実施形態においても、第1リード1と第2リード2とは、互いに離間して配置されている。したがって、電流の循環経路が形成されない。よって、第1実施形態と同様の効果を奏することができる。
本開示にかかる半導体装置は、先述した実施形態に限定されるものではない。本開示にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。
〔付記1〕
窒化物半導体からなる電子走行層と、厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子主面に配置された第1電極と、前記素子裏面に配置され、かつ、前記第1電極に導通する第2電極とを有する半導体素子と、
前記半導体素子が搭載され、前記第2電極が接合された第1リードと、
前記第1電極に電気的に接続された第2リードと、
を備え、
前記半導体素子はトランジスタであって、
前記第2リードは、前記第1リードから離間して配置され、かつ、スイッチングの対象である主電流が流れる、
ことを特徴とする半導体装置。
〔付記2〕
前記半導体素子を覆う封止樹脂をさらに備え、
前記第1リードの、前記厚さ方向において前記素子裏面と同じ方向を向く面は、前記封止樹脂から露出している、
付記1に記載の半導体装置。
〔付記3〕
前記半導体素子は、前記素子主面に配置された第3電極および第4電極をさらに備え
前記第3電極に電気的に接続された第3リードと、
前記第4電極に電気的に接続された第4リードと、
をさらに備える、
付記1または2に記載の半導体装置。
〔付記4〕
前記第2リードおよび前記第3リードは、前記厚さ方向視において、前記第1リードを挟んで互いに反対側に配置される、
付記3に記載の半導体装置。
〔付記5〕
前記厚さ方向視において、前記第1リードと前記第3リードとの離間距離は、前記第1リードと前記第2リードとの離間距離より大きい、
付記4に記載の半導体装置。
〔付記6〕
前記第3リードおよび前記第4リードは、前記厚さ方向視において、前記第1リードを挟んで互いに反対側に配置される、
付記3ないし5のいずれかに記載の半導体装置。
〔付記7〕 前記第1電極に電気的に接続され、前記第1電極の電位を出力する第5リードをさらに備える、
付記3ないし6のいずれかに記載の半導体装置。
〔付記8〕
前記第1電極と前記第2リードとを接続する第1ボンディングワイヤと、
前記第1電極と前記第5リードとを接続する第2ボンディングワイヤと、
をさらに備え、
前記第1ボンディングワイヤの本数は、前記第2ボンディングワイヤの本数より多い、付記7に記載の半導体装置。
〔付記9〕
厚さ方向視において、前記第5リードは、前記第2リードと前記第4リードとの間に配置されている、
付記7または8に記載の半導体装置。
〔付記10〕
前記第3電極と前記第3リードとを接続する第3ボンディングワイヤと、
前記第4電極と前記第4リードとを接続する第4ボンディングワイヤと、
をさらに備える、
付記3ないし9のいずれかに記載の半導体装置。
〔付記11〕
前記第1リードおよび前記第2リードが並ぶ方向と前記厚さ方向とに直交する第1方向において、前記第2リードの寸法は、前記第3リードの寸法より小さく、前記第4リードの寸法より大きい、
付記3ないし10のいずれかに記載の半導体装置。
〔付記12〕
前記第1電極はソース電極であり、
前記第3電極はドレイン電極であり、
前記第4電極はゲート電極である、
付記3に記載の半導体装置。
〔付記13〕
前記半導体素子は、
前記電子走行層に対して前記素子裏面側に配置された基板と、
前記電子走行層に対して前記素子主面側に配置され、かつ、窒化物半導体からなる電子供給層と、
前記電子走行層および前記電子供給層を貫通し、前記第1電極と前記第2電極とを導通させる導電部と、
をさらに備える、
付記1ないし12のいずれかに記載の半導体装置。
〔付記14〕
前記第1電極と前記第1リードとを接続する第5ボンディングワイヤをさらに備える、付記1ないし12のいずれかに記載の半導体装置。
〔付記15〕
前記電子走行層はGaNからなる、
付記1ないし14のいずれかに記載の半導体装置。
A1~A6:半導体装置
1 :第1リード
110 :搭載部
111 :搭載部主面
112 :搭載部裏面
113 :搭載部裏面側凹部
120 :連結部
121 :連結部主面
122 :連結部裏面
123 :連結部端面
130 :端子部
131 :端子部主面
132 :端子部裏面
133 :端子部端面
2 :第2リード
210 :ワイヤボンディング部
211 :ワイヤボンディング部主面
212 :ワイヤボンディング部裏面
213 :ワイヤボンディング部裏面側凹部
220 :端子部
221 :端子部主面
222 :端子部裏面
223 :端子部端面
230 :連結部
231 :連結部主面
232 :連結部裏面
233 :連結部端面
3 :第3リード
310 :ワイヤボンディング部
311 :ワイヤボンディング部主面
312 :ワイヤボンディング部裏面
313 :ワイヤボンディング部裏面側凹部
320 :端子部
321 :端子部主面
322 :端子部裏面
323 :端子部端面
330 :連結部
331 :連結部主面
332 :連結部裏面
333 :連結部端面
4 :第4リード
410 :ワイヤボンディング部
411 :ワイヤボンディング部主面
412 :ワイヤボンディング部裏面
413 :ワイヤボンディング部裏面側凹部
420 :端子部
421 :端子部主面
422 :端子部裏面
423 :端子部端面
430 :連結部
431 :連結部主面
432 :連結部裏面
433 :連結部端面
5 :第5リード
510 :ワイヤボンディング部
511 :ワイヤボンディング部主面
512 :ワイヤボンディング部裏面
513 :ワイヤボンディング部裏面側凹部
520 :端子部
521 :端子部主面
522 :端子部裏面
523 :端子部端面
6 :半導体素子
6a :素子主面
6b :素子裏面
60 :素子本体
601 :基板
602 :バッファ層
603 :第1窒化物半導体層
604 :第2窒化物半導体層
605 :第3窒化物半導体層
606 :保護膜
607 :導電部
61 :第1電極
62 :第2電極
63 :第3電極
64 :第4電極
71~75:ボンディングワイヤ
8 :封止樹脂
81 :樹脂主面
82 :樹脂裏面
83 :樹脂側面
10 :リードフレーム
1010 :主面
1020 :切断線

Claims (9)

  1. 第1リードと、
    第2リードと、
    前記第1リードに搭載された半導体素子と、
    前記半導体素子と前記第1リードとを接続する接続部材と、
    前記半導体素子を覆う封止樹脂と、
    を備え、
    前記半導体素子は、
    厚さ方向において互いに反対側を向く素子主面および素子裏面と、
    前記素子裏面よりも前記素子主面に近い位置に配置され、第1窒化物半導体で形成された電子走行層と、
    前記電子走行層と前記素子裏面との間に配置され、かつ、前記第1窒化物半導体とは異なる第2窒化物半導体で形成された電子供給層と、
    制御信号を入力されるゲート電極と、
    前記素子主面に配置され、かつ、断面視において前記ゲート電極を間に介在させて互いに離間する第1電極および第3電極と、
    前記素子裏面に配置されて前記第1リードに接合された第2電極と、
    を備え、
    前記第1電極は、前記電子走行層と電気的に接続される第1接続部を含み、
    前記第3電極は、前記電子走行層と電気的に接続される第3接続部を含み、
    前記第2リードは、前記第1電極と電気的に接続され、前記ゲート電極による制御に基づいて流れる状態と流れない状態とで切り替えられる電流を流すように構成され、
    前記接続部材は、前記第1電極と前記第2電極とを電気的に接続し、前記第1電極に接合された第1端部および前記第1リードに接合された第2端部を含み、
    前記第2端部は、前記第1リードの前記半導体素子の搭載位置の近傍に配置され
    前記封止樹脂は、第1樹脂側面と第2樹脂側面とを有し、
    前記第2リードは、前記第2樹脂側面よりも前記第1樹脂側面の近くに配置され、
    前記第1リードは、前記第2樹脂側面から露出する端面を有する連結部を備えている、半導体装置。
  2. 前記接続部材は、ボンディングワイヤである、
    請求項1に記載の半導体装置。
  3. 記第1リードの、前記厚さ方向において前記素子裏面と同じ方向を向く面の少なくとも一部は、前記封止樹脂から露出している、
    請求項1または2に記載の半導体装置。
  4. 前記連結部は、前記厚さ方向において前記素子裏面と同じ方向を向く裏面を有し、
    前記連結部の裏面の全体が前記封止樹脂で覆われている、
    請求項に記載の半導体装置。
  5. 前記第2リードは、前記封止樹脂から露出し、かつ、前記封止樹脂内で互いに電気的に接続された複数の端子を含んでいる、
    請求項ないしのいずれかに記載の半導体装置。
  6. 前記半導体素子は、前記素子主面に配置された第4電極をさらに備え、
    前記第3電極に電気的に接続された第3リードと、
    前記第4電極に電気的に接続された第4リードと、
    をさらに備える、
    請求項1ないしのいずれかに記載の半導体装置。
  7. 前記第2リードおよび前記第3リードは、前記厚さ方向視において、前記第1リードを挟んで互いに反対側に配置される、
    請求項に記載の半導体装置。
  8. 前記厚さ方向視において、前記第1リードと前記第3リードとの離間距離は、前記第1リードと前記第2リードとの離間距離より大きい、
    請求項またはに記載の半導体装置。
  9. 前記第3リードおよび前記第4リードは、前記厚さ方向視において、前記第1リードを挟んで互いに反対側に配置される、
    請求項ないしのいずれかに記載の半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7238277B2 (ja) * 2018-06-14 2023-03-14 富士電機株式会社 半導体装置、リードフレーム及び半導体装置の製造方法
JP7260224B2 (ja) * 2019-01-18 2023-04-18 ローム株式会社 半導体装置
US20240112990A1 (en) * 2020-12-23 2024-04-04 Rohm Co., Ltd. Method for manufacturing semiconductor apparatus and semiconductor apparatus
JP2022118411A (ja) * 2021-02-02 2022-08-15 ローム株式会社 半導体装置および検査方法
WO2024053333A1 (ja) * 2022-09-09 2024-03-14 ローム株式会社 半導体装置
WO2024181293A1 (ja) * 2023-03-01 2024-09-06 ローム株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011205020A (ja) 2010-03-26 2011-10-13 Sanken Electric Co Ltd 半導体装置
JP2013026342A (ja) 2011-07-19 2013-02-04 Sanken Electric Co Ltd 窒化物半導体装置
JP2015065213A (ja) 2013-09-24 2015-04-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2016184613A (ja) 2015-03-25 2016-10-20 ローム株式会社 窒化物半導体デバイス
JP2018082011A (ja) 2016-11-15 2018-05-24 ローム株式会社 半導体デバイス

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148149B2 (en) * 2003-12-24 2006-12-12 Matsushita Electric Industrial Co., Ltd. Method for fabricating nitride-based compound semiconductor element
JP2012038885A (ja) 2010-08-06 2012-02-23 Panasonic Corp 半導体装置及びその製造方法
US10388616B2 (en) * 2016-05-02 2019-08-20 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP6877896B2 (ja) * 2016-06-21 2021-05-26 富士通株式会社 半導体装置及び半導体装置の製造方法
WO2018061711A1 (ja) * 2016-09-27 2018-04-05 パナソニックIpマネジメント株式会社 半導体装置および製造方法
JP7260224B2 (ja) * 2019-01-18 2023-04-18 ローム株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011205020A (ja) 2010-03-26 2011-10-13 Sanken Electric Co Ltd 半導体装置
JP2013026342A (ja) 2011-07-19 2013-02-04 Sanken Electric Co Ltd 窒化物半導体装置
JP2015065213A (ja) 2013-09-24 2015-04-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2016184613A (ja) 2015-03-25 2016-10-20 ローム株式会社 窒化物半導体デバイス
JP2018082011A (ja) 2016-11-15 2018-05-24 ローム株式会社 半導体デバイス

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