JP7506576B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

ＳｏＣ（System on Chip）の起動時において動作不良が発生した場合に備えて、いずれのプロセスにおいて不良が生じているのかを解析する技術が重要となっている。

特開２００９－２１１６２５号公報

特許文献１には、初期化処理を行なうプログラムの実行中に、タイムアウトが発生した処理番号を不揮発性メモリに保存する技術が開示されている。しかし、特許文献１記載の技術であると、複数のプロセッサが並列処理を行なう場合等に対応することが困難である。

本発明の一形態は、動作不良の解析精度を向上可能な半導体装置を提供する。

本発明の一形態の半導体装置は、第１プロセッサと、第１プロセッサと並列に動作可能な第２プロセッサと、不良解析回路とを備える。不良解析回路は、第１メモリと、半導体装置への電源投入時に動作を開始するタイマーと、半導体装置への電源投入に応答して実行される第１プロセス及び第２プロセスの開始情報を第１プロセッサ及び第２プロセッサからそれぞれ受信し、開始情報と、開始情報を受信した際におけるタイマーのカウント値に基づく情報とを、互いに対応付けて第１メモリに書き込む制御回路と、半導体装置の外部から第１メモリへのアクセスを可能とするインターフェース回路とを備える。

第１実施形態に係る半導体装置のブロック図。 第１実施形態に係る半導体装置の動作を示すフローチャート。 第１実施形態に係る半導体装置の起動時における処理の流れを示すフローチャート。 第１実施形態に係る半導体装置の起動時において記録される情報の一例を示すダイアグラム。 第２実施形態に係る半導体装置の起動時における処理の流れを示すフローチャート。 第２実施形態に係る半導体装置の起動時において記録される情報の一例を示すダイアグラム。 第３実施形態に係るテレビシステム制御回路のブロック図。 第１乃至第３実施形態に係る半導体装置の起動時における動作の一例を示すフローチャート。 第１乃至第３実施形態の第１変形例に係る半導体装置の起動時において記録される情報の一例を示すダイアグラム。 第１乃至第３実施形態の第２変形例に係る半導体装置の備える不良解析回路のブロック図。

以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。

（第１実施形態）
この発明の第１実施形態に係る半導体装置につき説明する。本実施形態は、複数のプロセッサを備えたＳｏＣ（System on Chip）の構成に関し、またＳｏＣへの電源投入時における動作に関する。

＜構成について＞
図１は、本実施形態に係るＳｏＣのブロック図である。図示するようにＳｏＣ１は、複数のプロセッサ１００（本例では４つのＣＰＵ１００－１～１００－４）、ＲＯＭ２００、ＲＡＭ３００、電源検出回路４００、及び不良解析回路５００を備えている。

ＣＰＵ１００－１～１００－４は、ＳｏＣ１内部において必要な情報処理を実行し、並列動作が可能である。本例では、ＳｏＣ１が４つのＣＰＵ１００－１～１００－４を備える例について示しているが、４つに限らず、２つ以上であればよく、またＣＰＵに限らず、その少なくとも一部はＧＰＵ（Graphics Processing Unit）等の他のプロセッサであってもよい。また以下の記述において、ＣＰＵ１００－１～１００－４を区別しない場合には、単にＣＰＵ１００と呼ぶ。

ＲＯＭ２００は、ＣＰＵ１００により実行されるプログラムや必要なデータを保持する。具体的には、例えばＳｏＣ１へ電源が投入された際においてＳｏＣ１の起動に必要な処理を行なうための起動プログラム２０１や、ＳｏＣ１が動作するためのオペレーティングシステム２０２を保持する。またＲＡＭ３００は、ＣＰＵ１００の作業領域として機能する。ＳｏＣ１外部からのＲＡＭ３００へのアクセスは、例えばオペレーティングシステム起動後に可能となる。

電源検出回路４００は、ＳｏＣ１への電源投入を検出し、その旨の信号を例えばＣＰＵ１００及び不良解析回路５００へ送信する。

不良解析回路５００はＳｏＣ１を構成する回路の一部であり、ＳｏＣ１の起動時において起動不良が発生した際に、それを解析するために用いられる。不良解析回路５００は、大まかにはリセット回路５１０、タイマー回路５２０、メモリ部５３０、及びインターフェース回路５４０を備えている。

リセット回路５１０は、電源検出回路４００から電源検出の旨の信号を受信すると、リセット信号を生成する。そして、生成したリセット信号を、タイマー回路５２０及びメモリ部５３０に供給する。

タイマー回路５２０は、例えば図示せぬクロック生成回路から与えられるクロック信号に基づいて、カウントアップを行なう。より具体的には、タイマー回路５２０は、リセット回路５１０からリセット信号を受信すると、カウント値をリセット（例えばゼロ）すると共に、リセット信号をトリガとしてカウントアップを開始する。本例では、一例として、タイマー回路５２０のカウント値が、カウントを開始してからの経過時間に相当する場合を例に説明する。なお、タイマー回路５２０はカウントアップの代わりにカウントダウンを行なってもよく、そのカウント値が上記経過時間に対応していれば限定されない。

メモリ部５３０は、読み出し／書き込み制御回路５３１、ＲＡＭ５３２、及びアドレスカウンタ５３３を保持している。メモリ部５３０は、ＳｏＣ１の電源投入時においてＣＰＵ１００の実行するプロセスのログを記憶し、インターフェース回路５４０を介して、ＳｏＣ１外部へ出力可能とされている。

読み出し／書き込み制御回路５３１は、大まかには書き込み回路６００と読み出し回路６１０とを備えている。

書き込み回路６００は、書き込み制御部６０１、キャッシュメモリ６０２、及び加算部６０３（６０３－１～６０３－４）を備えている。加算部６０３－１～６０３－４の各々は、ＣＰＵ１００－１～１００－４に対応付けられている。そして加算部６０３－１～６０３－４はそれぞれ、ＣＰＵ１００－１～１００－４につきコールされたプロセス番号と、当該プロセス内における処理（サブプロセス）の処理番号に関する情報（開始情報）をＣＰＵ１００－１～１００－４から受信し、またタイマー回路５２０からカウント値（すなわち経過時間情報）を受信する。そして、これらのデータを、書き込み制御部６０１の制御に基づいて、キャッシュメモリ６０２に書き込む。キャッシュメモリ６０２は、複数の加算部６０３からの開始情報を同時に受信した時でも、受信データを取りこぼすことなくＲＡＭ５３２に書き込むため、加算部６０３から受信したデータを一時的に保持する。書き込み制御部６０１は、上記キャッシュメモリ６０２及び加算部６０３を制御する。また書き込み制御部６０１は、アドレスカウンタ５３３のカウンタ値をカウントアップ（またはカウントダウン）させる。アドレスカウンタ５３３のカウンタ値は、ＲＡＭ５３２におけるアドレスを指定する。そして書き込み制御部６０１は、アドレスカウンタ５３３で指定されるＲＡＭ５３２におけるアドレスに、キャッシュメモリ６０２に保持されるデータを書き込むよう制御する。また読み出し回路６１０は、インターフェース回路５４０からの要求に応じて、ＲＡＭ５３２からデータを読み出し、これをインターフェース回路５４０に転送する。この際、読み出し回路６１０は、アドレスカウンタ５３３のカウンタ値をカウントアップ（またはカウントダウン）させることにより、所望のアドレスにアクセスすることができる。

ＲＡＭ５３２は、例えばＳＲＡＭであり、書き込み回路６００の命令に従って、キャッシュメモリ６０２から転送されるデータを保持する。また、読み出し回路６１０の命令に従って、保持するデータを読み出し、これを読み出し回路６１０に転送する。なおＲＡＭ５３２は、リセット回路５１０からのリセット信号を受信した際に、保持するデータを全て消去するように構成されていてもよい。この際、ＣＰＵ１００による起動プログラム実行時のログデータ（詳細は後述する）のみを消去する場合であってもよい。

アドレスカウンタ５３３は、ＲＡＭ５３２内の特定の領域を指定するためのアドレスを生成する。前述のようにアドレスカウンタ５３３は、書き込み回路６００及び読み出し回路６１０からの命令に従って、生成するアドレスをインクリメント（またはデクリメント）して、新たなアドレスを生成可能である。そして、生成したアドレスをＲＡＭ５３２に転送する。またアドレスカウンタ５３３のカウント値（アドレス）は、リセット回路５１０からのリセット信号を受信した際にリセットされる（例えば“０ｘ００”とされる）。なお、本明細書において先頭に“０ｘ”を付記した数字は１６進数表記であることを示す。

次に、インターフェース回路５４０について説明する。インターフェース回路５４０は、ＳｏＣ１外部と不良解析回路５００との間の信号の送受信を司る。より具体的には、ＳｏＣ１外部の例えばテスター等から、前述の起動プログラム実行時のログデータの読み出し命令を受信すると、その旨を読み出し回路６１０に転送する。そして、読み出し回路６１０により読み出されたログデータをテスターに送信する。インターフェース回路５４０は、例えばＣＰＵ１００等の他の回路とは独立して、ＳｏＣ１外部から不良解析回路５００にアクセス可能とするものであり、その一例はＪＴＡＧ（Joint Test Action Group）インターフェースである。

＜動作について＞
次に、上記構成のＳｏＣ１の電源投入時における動作につき、不良解析回路５００に着目して、以下説明する。図２は、ＳｏＣ１の電源投入時における動作を示すフローチャートである。

図示するように、まず電源検出回路４００がＳｏＣ１への電源投入を検知する（ステップＳ１０）と、その旨を知らせる検知信号をＣＰＵ１００や不良解析回路５００に送信する。

検知信号を受信した不良解析回路５００では、リセット回路５１０がリセット信号を発行し、これをタイマー回路５２０、ＲＡＭ５３２、及びアドレスカウンタ５３３に送信する。この結果、タイマー回路５２０、ＲＡＭ５３２、及びアドレスカウンタ５３３がリセットされる（ステップＳ１１）。より具体的には、タイマー回路５２０におけるカウント値が例えばゼロ（換言すれば、時刻が００時００分００秒０００ミリ秒）とされ、ＲＡＭ５３２内部のデータ（例えばログデータ）が消去され、アドレスカウンタ５３３におけるアドレスがゼロ（例えば“０ｘ００”）とされる。もちろん、これらの値は一例に過ぎず、リセット値はその他の値であってもよい。

そしてタイマー回路５２０は、リセット信号をトリガとしてカウントを開始する（ステップＳ１２）。すなわち、実質的に電源投入直後からの経過時間を計測する。また、ＣＰＵ１００は、ＲＯＭ２００から起動プログラム２０１を読み出し、これを実行する（ステップＳ１３）。なお、図１の例では、起動プログラム２０１とオペレーティングシステム２０２とが同一のＲＯＭ２００内に保持されている場合を示しているが、起動プログラム２０１は別の起動専用のＲＯＭに格納されていてもよい。また、オペレーティングシステム等の他のアプリケーションプログラムと同一のＲＯＭ２００に格納される場合には、電源投入時に最初に読み出しアクセスされる専用の領域に保持されていてもよい。

起動プログラム２０１は、複数のプロセスを含み、複数のＣＰＵ１００は各々が実行すべきプロセスを指定された順番で実行する。また、各プロセスは複数の処理を含む。そして各ＣＰＵ１００は、各々がコールしたプロセスと、当該プロセスにおいて実行予定の番号の処理の開始通知を、不良解析回路５００の加算部６０３に通知する（ステップＳ１４）。

加算部６０３は、書き込み制御部６０１の命令に応答して、対応するＣＰＵ１００から受信したプロセス及び処理番号と、タイマー回路５２０から受信したカウント数、すなわち経過時間とを対応付けて、これらのデータをキャッシュメモリ６０２に書き込む。更に書き込み制御部６０１は、キャッシュメモリ６０２に書き込まれたデータをＲＡＭ５３２に書き込む。この際、データは、アドレスカウンタ５３３で生成されたアドレスに対応した領域に書き込まれる（ステップＳ１５）。

書き込み回路６００は、上記ステップＳ１４及びＳ１５の処理を、起動プログラムの処理が終了するまで（ステップＳ１６、ＮＯ）、または処理がタイムアウトするまで、アドレスカウンタ５３３の生成するアドレスをインクリメントしつつ（ステップＳ１７）、繰り返す。なお、上記ステップＳ１４及びＳ１５の詳細については、具体例を用いて後述する。

起動プログラムの処理が終了した後（ステップＳ１６、ＹＥＳ）、ＳｏＣ１外部の例えばテスターからログデータの読み出し要求を受信すると（ステップＳ１８、ＹＥＳ）、読み出し回路６１０がＲＡＭ５３２からログデータを読み出し、インターフェース回路５４０を介してログデータをテスターに出力する（ステップＳ１９）。すなわち、インターフェース回路５４０から読み出し要求を受信した読み出し回路６１０は、アドレスカウンタ５３３に対して、ログデータが記憶されている領域の先頭アドレスを指定するよう命令し、その後、アドレスをインクリメントさせつつ、データをＲＡＭ５３２から読み出す。なお、外部から要求されているログデータが、その全てではなく一部であった場合には、読み出し回路６１０は当該領域のみを指定するようにアドレスカウンタ５３３に命令してもよい。

＜＜具体例について＞＞
上記ステップＳ１４及びＳ１５において、ＣＰＵ１００の動作とＲＡＭ５３２に記憶されるデータの具体例につき、図３及び図４を用いて説明する。図３は、電源投入直後において起動プログラム２０１を実行するＣＰＵ１００の処理の流れを示している。図中の表記「プロセスＰｉ－ｊ」において、本例ではｉは１～６の整数であり、それぞれが起動プログラム２０１に含まれるプロセスの番号（順番）を示し、ｊは１～４の整数であり、対応するプロセスがＣＰＵ１００－１～１００－４であることを示す。したがって、例えばプロセスＰ１－１は、起動プログラム２０１におけるプロセスＰ１がＣＰＵ１００－１によって実行されることを示している。また、説明の簡単化のため、各プロセスＰにおける処理（サブプロセス）数は２つとし、それぞれの処理番号を“Ｓ”及び“Ｅ”と呼ぶ。

図３の例であると、電源投入直後、まずプロセスＰ１－１がコールされ、これがＣＰＵ１００－１によって実行される。プロセスＰ１－１が完了すると、次にプロセスＰ１－１によりプロセスＰ２－１及びＰ２－３がコールされ、これらがＣＰＵ１００－１及び１００－３によってそれぞれ実行される。

引き続き、プロセスＰ２－１が完了すると、次にプロセスＰ２－１によりプロセスＰ３－１及びＰ３－２がコールされ、これらがＣＰＵ１００－１及び１００－２によって実行される。また、プロセスＰ２－３が完了すると、次にプロセスＰ２－３によりプロセスＰ３－３及びＰ３－４がコールされ、これらがＣＰＵ１００－３及び１００－４によって実行される。

更に、プロセス３－１が完了すると、次にプロセス３－１によりプロセスＰ４－１がコールされ、ＣＰＵ１００－１によって実行される。プロセスＰ３－２及びＰ４－１が完了すると、プロセスＰ３－２及びＰ４－１の各々によりプロセスＰ５－１がコールされ、ＣＰＵ１００－１によって実行される。なお、プロセスＰ５－１は、プロセスＰ３－２とＰ４－１の両方からコールされなければ実行開始されない。同様に、プロセスＰ３－３及びＰ３－４の両方からプロセスＰ５－３がコールされると、プロセスＰ５－３はＣＰＵ１００－３によって実行される。

その後、プロセスＰ５－１及びＰ５－３が完了し、これらによってプロセスＰ６－１がコールされると、ＣＰＵ１００－１によってプロセスＰ６－１が実行される。以上によりＳｏＣ１の起動処理が完了する。

上記の例において、例えばプロセスＰ３－１において不具合が発生し、処理が完了しない場合を仮定する。この場合に、ＲＡＭ５３２に記憶されるログデータを示しているのが図４である。

図示するように、電源投入からの経過時間00：00：00：010にプロセスＰ１－１がコールされると、ＣＰＵ１００－１は当該プロセスＰ１－１に関する処理の開始通知（上記で述べた開始情報に対応）を書き込み回路６００に送信する。この開始通知には、開始されるプロセスのプロセス名（本例ではＰ１－１）と、当該プロセスにおける処理対象の処理（サブプロセス）の処理番号（本例では“Ｓ”）とが含まれる。すると書き込み回路６００は、受信したプロセス名Ｐ１－１と、処理番号“Ｓ”とを、ＲＡＭ５３２におけるアドレス“０ｘ００”に書き込む。引き続きＣＰＵ１００－１は、処理番号“Ｓ”の処理を完了すると、電源投入からの経過時間00：00：00：100に、プロセスＰ１－１の処理番号“Ｅ”の処理の開始通知を書き込み回路６００に送信し、これらのデータが、ＲＡＭ５３２におけるアドレス“０ｘ０１”に書き込まれる。なお、プロセスＰ１－１の処理番号“Ｅ”の処理は、プロセスＰ１－１の処理番号“Ｓ”の処理が完了した後に実行される。したがって、プロセスＰ１－１の処理番号“Ｅ”についての開始通知が発行されたということは、プロセスＰ１－１の処理番号“Ｓ”の処理が正常に終了したことを示す。

引き続き、電源投入からの経過時間00：00：00：110に、プロセスＰ２－１及びＰ２－３の処理番号“Ｓ”の開始通知が、ＣＰＵ１００－１及び１００－３から書き込み回路６００に送信され、これらのデータが、ＲＡＭ５３２におけるアドレス“０ｘ０２”及び“０ｘ０３”に書き込まれる。プロセスＰ２－１及びＰ２－３は、共にプロセスＰ１－１によってコールされるので、これらのプロセスＰ２－１及びＰ２－３がコールされたということは、プロセスＰ１－１が正常に終了したことを示す。

その後、アドレス“０ｘ０４”及び“０ｘ０５”には、プロセスＰ２－１及びＰ２－２の処理番号“Ｅ”に関する情報が書き込まれ、更にアドレス“０ｘ０６”にはプロセスＰ３－１の処理番号“Ｓ”に関する情報が書き込まれる。また、“０ｘ０７”～“０ｘ０９”には、プロセスＰ３－２、Ｐ３－３、及びＰ３－４の処理番号“Ｓ”に関する情報が順次書き込まれ、更に“０ｘ０Ａ”～“０ｘ０Ｃ”には、プロセスＰ３－２、Ｐ３－３、及びＰ３－４の処理番号“Ｅ”に関する情報が順次書き込まれる。

更に、アドレス“０ｘ０Ｄ”には、プロセスＰ５－１の処理番号“Ｓ”に関する情報が書き込まれ、更にアドレス“０ｘ０Ｅ”及び“０ｘ０Ｆ”には、プロセスＰ５－３の処理番号“Ｓ”及び“Ｅ”に関する情報が書き込まれる。そして最後に、アドレス“０ｘ１０”に、プロセスＰ６－１の処理番号“Ｓ”に関する情報が書き込まれる。

図４のログデータによれば、アドレス“０ｘ０６”にプロセスＰ３－１の処理番号“Ｓ”の処理が記録されているが、当該プロセスＰ３－１の処理番号“Ｅ”の処理は記録されていない。また図３に示されるように、プロセスＰ４－１はプロセスＰ３－１の処理完了後にコールされる。この点、本例ではプロセスＰ３－１で不具合が発生しているため、プロセスＰ４－１はコールされず、図４のログデータにもプロセスＰ４－１の処理が記録されていない。更に、プロセスＰ５－１はプロセスＰ３－２の処理とプロセスＰ４－１の処理完了後に実行される。この点、本例ではプロセスＰ４－１がコールされていないため、プロセスＰ５－１は実行されず、そのためプロセスＰ５－１に関しては処理番号“Ｓ”のみが記録され、処理番号“Ｅ”は記録されない。プロセスＰ６－１についても同様である。

そして、電源投入からの経過時間に基づいて各プロセスの実行順序が分かるため、プロセスＰ３－１内においてまず不具合が発生したことが分かる。また、プロセスＰ３－１内の不具合により、プロセスＰ４－１、Ｐ５－１、及びＰ６－１が実行されなかったことが分かる。

＜本実施形態に係る効果＞
上記のように、本実施形態に係るＳｏＣ１によれば、不良解析回路５００は、ＳｏＣ１の起動時においてＣＰＵ１００により実行されるプロセスの各々に関する情報を、電源投入からの経過時間と共に記録する。よって、起動時の処理の最中に不良が発生した場合に、どのプロセスで不良が発生したのかを特定することが容易となり、不良の解析精度を向上できる。また書き込み回路６００はキャッシュメモリ６０２を保持しており、データをＲＡＭ５３２に書き込む前にキャッシュメモリ６０２に書き込む。したがって、同時刻に複数のプロセッサからプロセスの開始通知を受信した場合であっても、一時的にキャッシュメモリ６０２でデータを保持し、その後、それぞれのプロセスに関する情報をＲＡＭ５３２に順次書き込むことができる。そのため、ログデータを高精度に記録することができる。

更に本実施形態では、不良解析回路５００はＳｏＣ１外部との通信を司るインターフェース回路５４０を備える。インターフェース回路５４０は、ＣＰＵ１００とは独立して読み出し／書き込み制御回路５３１によって動作可能である。したがって、オペレーティングシステムが起動されない場合であっても、ＲＡＭ５３２からログデータを読み出すことが可能となり、不良解析をより容易なものとすることができる。

（第２実施形態）
次に、この発明の第２実施形態に係る半導体装置につき説明する。本実施形態は、上記第１実施形態の図３及び図４で説明したケースとは異なる不具合が発生した場合の具体例に関するものである。よって、本実施形態に係るＳｏＣ１の構成や動作は第１実施形態と同様であるので、その説明は省略する。

＜起動処理の具体例について＞
図５は、電源投入直後において起動プログラム２０１を実行するＣＰＵ１００の処理の流れを示しており、第１実施形態で説明した図３に対応する。図５の例が図３と異なる点は、プロセスＰ５－３が、プロセスＰ３－１の結果３１０を参照する点にある。したがって、プロセスＰ３－１が正常に終了する前にプロセスＰ５－３が終了した場合、プロセスＰ５－３は正しくない結果を出力する可能性が非常に高い。図６は、そのような場合におけるログデータの例であり、第１実施形態で説明した図４に対応する。

図示するように、第１実施形態と同様に、電源投入からの経過時間00：00：00：310と共にプロセスＰ３－１の処理番号“Ｓ”がアドレス“０ｘ０６”に記録されている。そして本例であると、経過時間00：00：00：530と共にプロセスＰ３－１の処理番号“Ｅ”がアドレス“０ｘ１０”に記録されている。したがって、プロセスＰ３－１は正常に終了した可能性が高い。

しかし、プロセスＰ３－１が終了するより前の時刻00:00:00:510及び00:00:00:520に、既にプロセスＰ５－３の処理番号“Ｓ”及び“Ｅ”が、アドレス“０ｘ０Ｅ”及び“０ｘ０Ｆ”に記録されている。このことから、プロセスＰ５－３は、プロセスＰ３－１の正常な処理結果３１０を参照することなく実行されていることが分かる。

＜本実施形態に係る効果＞
上記のように、本実施形態によれば、あるプロセスが他のプロセスの処理結果を参照する場合においても、ログデータにおける経過時間を見ることにより、当該プロセスが正常に実行されているか否かを知ることができる。

（第３実施形態）
次に、この発明の第３実施形態に係る半導体装置につき説明する。本実施形態は、上記第１または第２実施形態を、テレビシステムに適用すると共に、ログデータの読み出しインターフェースにＪＴＡＧの代わりにＥＤＩＤ読み出し制御回路を用いたものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。

図７は、本実施形態に係るテレビシステム２のブロック図である。テレビシステム２は、例えばテレビ受像機である。図示するようにテレビシステム２は、第１実施形態で説明したＳｏＣ１、フラッシュメモリ３、ＬＣＤ（Liquid Crystal Display）制御部４、オーディオプロセッサ５、電源ユニット６、及びＨＤＭＩ（High-Definition Multimedia Interface）コネクタ７などを備えている。フラッシュメモリ３は、例えばＳｏＣ１が実行するためのアプリケーションプログラム８を保持する。ＬＣＤ制御部４は、ＳｏＣ１の制御に基づいて、映像信号を液晶ディスプレイに画像として表示する。オーディオプロセッサ５は、音声信号をオーディオ機器から音声として出力する。電源ユニット６は、例えば外部から与えられる電圧を昇圧または降圧して、テレビシステム２の各ユニットに必要な電圧を生成する。ＨＤＭＩコネクタ７は、ＨＤＭＩ規格に従って外部と信号の送受信を行なう。

また本実施形態に係るＳｏＣ１は、第１実施形態で説明したＣＰＵ１００、ＲＯＭ２００、ＲＡＭ３００、電源検出回路４００、及び不良解析回路５００に加えて、ＥＤＩＤ（Extended Display Identification Data）用メモリ７００、ＥＤＩＤ読み出し制御回路８００、フラッシュインターフェース回路９００、及び内部インターフェース回路１０００を備えている。

内部インターフェース回路１０００は、テレビシステム２内部においてＳｏＣ１とＬＣＤ制御部４、オーディオプロセッサ５、及び電源ユニット６との間の信号の送受信を司る。例えば、ＳｏＣ１内のＣＰＵ１００の命令を各ユニットに送信し、あるいは各ユニットからの信号を受信してＣＰＵ１００に転送する。

フラッシュインターフェース９００は、上記内部インターフェース回路１０００を介することなく、フラッシュメモリ３にアクセスする。そして、ＳｏＣ１内で必要なアプリケーションプログラム８を例えばＲＡＭ３００等に転送し、またＣＰＵ１００の処理結果をフラッシュメモリ３へ転送する。

ＥＤＩＤ用メモリ７００は、ＥＤＩＤを保持する。ＥＤＩＤは、例えばテレビシステム２におけるディスプレイの画面サイズ、対応解像度、リフレッシュレート、色特性、及び製造元などの情報を含む。

ＥＤＩＤ読み出し制御回路８００は、ＥＤＩＤ用メモリからのＥＤＩＤの読み出し、及び不良解析回路５００からのログデータの読み出しを制御する。そしてＥＤＩＤ読み出し制御回路８００は、ＤＤＣ（Display Data Channel）ラインによってＨＤＭＩコネクタ７と接続されている。

上記構成において、不良解析回路５００にはスレーブアドレスとして例えば“０ｘＢ０”が割り当てられ、ＥＤＩＤ用メモリ７００には例えば“０ｘＡ０”が割り当てられている。そして、ＨＤＭＩコネクタ７を介してテレビシステム２に接続される外部機器は、スレーブアドレスを指定することによって、不良解析回路５００またはＥＤＩＤ用メモリ７００にアクセスする。

例えば、外部機器がレコーダ等の場合には、外部機器はスレーブアドレスとして“０ｘＡ０”を指定して、ＤＤＣラインを介してＥＤＩＤ読み出し制御回路８００に対してデータを要求する。するとＥＤＩＤ読み出し制御回路８００は、受信したスレーブアドレスに従って、ＥＤＩＤ用メモリにアクセスしてＥＤＩＤを読み出し、外部機器に出力する。他方で、外部機器がテスターなどの起動情報読み出し装置１０であった場合には、外部機器はスレーブアドレスとして“０ｘＢ０”を指定して、ＤＤＣラインを介してＥＤＩＤ読み出し制御回路８００に対してデータを要求する。するとＥＤＩＤ読み出し制御回路８００は、受信したスレーブアドレスに従って、不良解析回路５００にアクセスしてログデータを読み出し、外部機器に出力する。

＜本実施形態に係る効果＞
上記のように、第１及び第２実施形態で説明したＳｏＣ１は、テレビシステムに適用することができる。この際、ＨＤＭＩを用いることにより、不良解析回路５００とＥＤＩＤ用メモリ７００とのいずれかを選択することができる。これにより、テレビシステム２における不良解析を簡易且つ高精度に実施できる。

＜変形例など＞
以上のように、上記第１乃至第３実施形態で説明した構成によれば、不良解析回路５００は、起動中の各プロセスの処理番号を、起動開始からの経過時間情報と共に、ＳｏＣ１内部のメモリ５３２に保存する。このメモリ５３２は、ＳｏＣ１外部から直接にアクセス可能であり、例えばＪＴＡＧなどのインターフェースを用いてアクセスできる。したがって、ＳｏＣ１が起動できていない状態であっても、メモリ５３２からログデータを外部に読み出すことができ、起動処理のどの時点において不具合が発生しているかを特定することができる。

また、第３実施形態で説明したように、不良解析回路５００は、例えば８ＫプロセッサなどのＣＰＵを内蔵したＬＳＩの起動不良解析にも適用できる。一例として、ＬＳＩの起動不良によって出荷できなかった場合、当該ＬＳＩは修理対象となり、不良個所を特定できなければ修理不能となり廃棄される。しかし上記実施形態に係る不良解析回路５００を用いることで、起動に深くかかわるＳｏＣ、フラッシュメモリ、ＤＤＲメモリ、及びその他の周辺デバイスのどこに不具合があるかの特定が容易となる。また、ログデータに記録された経過時間から、各プロセスにおける処理の順番や、処理に要した時間を特定できるため、ハードウェアにおける不良だけでなく、ソフトウェアにおける不具合の特定も容易となる。その結果、修理対象となったＬＳＩ部品交換などで救済できる可能性を向上できる。

なお、実施形態は上記説明した形態に限定されず、種々の変形が可能である。例えば、起動時の処理の一例としては、図８に示す例があり得る。図８は、ＳｏＣ１の起動処理のフローチャートである。図示するように、ＳｏＣ１に電源が投入されると、まずＢＩＯＳが起動され（ステップＳ２０）、ＣＰＵ１００はハードウェアのチェックなどを行ない、ＭＢＲ（Master Boot Record）からブートローダを起動する（ステップＳ２１）。ブートローダは、例えばブート用のメモリからカーネルをＲＡＭに読み出し、ＣＰＵ１００がカーネルを起動する（ステップＳ２２）。カーネルは、メモリの初期化やシステムクロックの設定などを行ない、initプロセスを起動する（ステップＳ２３）。Initプロセスは、システムの初期化スクリプトを実行し、ランレベル（runlevel）に応じたサービスを実行し、その結果オペレーティングシステムが起動して、起動処理が完了する。上記のステップＳ２０～Ｓ２３の各々が、図３及び図５で説明したプロセスＰ１～Ｐ６に対応する。

もちろん、起動処理は図８に限定されるものではなく、例えば第３実施形態で説明したテレビシステムの場合には、テレビ受像機に電源投入されてから、ディスプレイに画像が正常に表示され、スピーカから音声が正常に出力されるまでのあらゆる処理であってもよい。また、上記第１及び第２実施形態で説明した不良解析回路５００は、起動処理に限らず、起動後におけるあらゆる処理に関するプロセッサ１００の処理結果をログデータとして記録してもよい。

また、上記実施形態では、不良解析回路５００がＣＰＵ１００から各プロセス内の処理（サブプロセス）の開始通知を受けて、これに基づいてログデータをＲＡＭ５３２に記録する場合を例に説明した。前述のとおり、複数のプロセスからのコールを必要とするプロセス（例えば図３におけるプロセスＰ５－１、Ｐ５－３、及びＰ６－１）は、必要とする全てのプロセスからコールされなければ実際の処理は開始されない。この点、例えば不良解析回路５００は、開始通知の代わりに、処理が正常に終了したことを示す完了通知を受信する場合であってもよい。すなわち、ＣＰＵ１００は、各プロセスの処理を正常に終了すると、その旨を不良解析回路５００に通知し、正常に終了できなかった場合には何らの通知も行わないか、あるいは正常に終了できなかった旨の通知を行なう。この場合のログデータの例を図９に示す。図９は図４に対応する。図示するように、プロセスＰ３－１は正常に処理を完了できなかったため、ログデータには記録されない。また、プロセスＰ５－１及びＰ６－１も処理を開始できないため、ログデータには記録されない。このような場合であっても、不良個所の特定が可能である。また、不良解析回路５００が開始通知を受信する場合であっても、実際にサブプロセスの処理の実行が開始された際に、開始通知が出力される場合であってもよい。この場合、例えば第１実施形態の例では、プロセスＰ３－１の処理番号“Ｓ”の処理は不具合により正常に終了できないが、処理自体は実際に開始されるので、図４の例のようにアドレス“０ｘ０６”にプロセスＰ３－１が記録されるが、実際の処理が開始されないプロセスＰ５－１及びＰ６－１は記録されない。

また上記実施形態では、読み出し回路６１０がログデータを外部に出力する場合を例に説明した。しかし、読み出し回路６１０が不良個所を特定して、その情報を外部出力する場合であってもよい。このような場合の不良解析回路５００の例を図１０に示す。図示するように本例に係る不良解析回路５００は、第１実施形態で説明した図１の構成において、読み出し回路６１０が、読み出し制御部６１１及び不良解析部６１２を備える。読み出し制御部６１１は、インターフェース回路５４０から受信した要求に応答して、ＲＡＭ５３２からログデータを読み出し、これを不良解析部６１２に転送する。不良解析部６１２は、受信したログデータを参照し、経過時間やプロセスの順番に基づいて、どのプロセスにおいて不良が発生しているかを特定する。そして、特定された不良情報を、インターフェース回路５４０を介して外部に出力する。

また上記実施形態では、書き込み回路６００は、タイマー回路５２０から受信したカウント値が、電源投入からの経過時間に対応する場合を例に説明した。具体的には、例えばタイマー回路５２０がカウント値を経過時間に変換して、これを加算部６０３に出力してもよいし、またはタイマー回路５２０から加算部６０３に与えられたカウント値を、例えば書き込み制御部６０１が経過時間に変換してもよい。しかしながら、ログデータとして記録される経過時間は、必ずしも電源投入からの経過時間に限らず、例えばカウント値そのものであってもよい。この場合であってもカウント値に基づいて各プロセスの処理順序を特定できる。または、タイマー回路５２０は、例えばＳｏＣ内部に設けられたバッテリで動作する時計機能を有していてもよい。そしてタイマー回路５２０は現在時刻を加算部６０３に送信し、書き込み制御部６０１は、電源投入からの経過時間の代わりに現在時刻と共に各プロセスの情報をＲＡＭ５３２に記録してもよい。この場合であっても、各プロセスに対応する時刻情報に基づいて、各プロセスの処理順序を特定できる。更に、タイマー回路５２０は、ＳｏＣ１外部に設けられていてもよい。すなわち、ＳｏＣ１が、時刻に関する情報を何らかの形で外部から受信できればよい。

また、上記実施形態では複数のプロセッサを備える場合を例に説明した。しかし、単一のプロセッサが複数のプロセスを同時実行可能な場合には、複数のプロセッサを備える場合に限定されない。更に、上記実施形態はＳｏＣに限らず、半導体装置全般に適用可能であり、また第３実施形態で説明したテレビシステム以外のあらゆるアプリケーションに適用できる。更に、上記実施形態で説明したフローチャートの処理の順番は、可能な限り入れ替えることができる。

上記では、本発明のいくつかの実施形態を説明したが、上述した形態に限定されるものではなく、適宜変形可能である。そして上記の構成は、実質的に類似の構成、類似の作用効果を奏する構成または類似の目的を達成できる構成で置き換えることができる。

１…ＳｏＣ、２…テレビシステム、３…フラッシュメモリ、４…ＬＣＤ制御部、５…オーディオプロセッサ、６…電源ユニット、７…ＨＤＭＩコネクタ、１０…起動情報読み出し装置、１００…ＣＰＵ、２００…ＲＯＭ、２０１…起動プログラム、２０２…オペレーティングシステム、３００、５３２…ＲＡＭ、４００…電源検出回路、５００…不良解析回路、５１０…リセット回路、５２０…タイマー回路、５３０…メモリ部、５３１…読み出し／書き込み制御回路、５３３…アドレスカウンタ、５４０…インターフェース回路、１０００…内部インターフェース回路、６００…書き込み回路、６０１…書き込み制御部、６０２…キャッシュメモリ、６０３…加算部、６１０…読み出し回路、６１１…読み出し制御部、６１２…不良解析部、７００…ＥＤＩＤ用メモリ、８００…ＥＤＩＤ読み出し制御回路、９００…フラッシュインターフェース回路

Claims (9)

1. 第１プロセッサと、
   前記第１プロセッサと並列に動作可能な第２プロセッサと、
   不良解析回路と
   を具備する半導体装置であって、前記不良解析回路は、
   第１メモリと、
   前記半導体装置への電源投入時に動作を開始するタイマーと、
   前記半導体装置への電源投入に応答して実行される第１プロセス及び第２プロセスの開始情報を前記第１プロセッサ及び第２プロセッサからそれぞれ受信し、前記開始情報と、当該開始情報を受信した際における前記タイマーのカウント値に基づく情報とを、互いに対応付けて前記第１メモリに書き込む制御回路と、
   前記半導体装置の外部から前記第１メモリへのアクセスを可能とするインターフェース回路と
   を備える半導体装置。
2. 前記制御回路は、前記第１プロセッサ及び前記第２プロセッサから、前記第１プロセスがコールされた旨の通知、または前記第２プロセスがコールされた旨の通知を、前記開始情報として受信し、
   前記タイマーのカウント値に基づく情報は、前記半導体装置に電源が投入されてから、前記通知を受信するまでの経過時間に対応する、請求項１記載の半導体装置。
3. 前記開始情報は、前記コールされたプロセスのプロセス名と、当該プロセスに含まれるサブプロセスの番号とを含み、
   前記制御回路は、前記プロセス名、前記サブプロセスの番号、及び前記経過時間を関連付けて、前記第１メモリに書き込む、請求項２記載の半導体装置。
4. 前記第１プロセス及び前記第２プロセスは、前記半導体装置の起動処理の少なくとも一部である、請求項１乃至３いずれか１項記載の半導体装置。
5. 前記制御回路は、前記起動処理に含まれるプロセスであっても、前記第１プロセッサまたは前記第２プロセッサから当該プロセスの開始情報を受信しない場合には、当該プロセスに関する情報を前記第１メモリに書き込まない、請求項４記載の半導体装置。
6. 前記起動処理は、前記半導体装置に電源が投入されてから、オペレーティングシステムが起動するまでに必要な処理である、請求項４または５記載の半導体装置。
7. 前記インターフェース回路は、前記半導体装置の起動が未完了である状態においても、前記外部とアクセス可能である、請求項１乃至６いずれか１項記載の半導体装置。
8. 前記半導体装置は、テレビ受像機を制御し、
   前記起動処理は、前記テレビ受像機が映像をディスプレイに表示し、音声をスピーカから出力可能となるまでに必要な処理を含む、請求項４または５記載の半導体装置。
9. ＥＤＩＤを保持する第２メモリと、
   前記第１メモリ及び前記第２メモリからデータを読み出し可能な読み出し回路と
   を更に備え、
   前記インターフェース回路には第１アドレスが割り当てられ、前記第２メモリには第２アドレスが割り当てられ、
   前記読み出し回路は、ＤＤＣ（Display Data Channel）を介して前記第１アドレスまたは前記第２アドレスを指定されることにより、前記第１メモリと前記第２メモリのいずれかからデータを読み出す、請求項８記載の半導体装置。

Images