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JP7506272B2 - メモリコントローラ電力状態 - Google Patents

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Description

コンピュータシステムは、一般に、メインメモリ用の安価で高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを使用する。今日販売されている殆どのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって広められた様々なダブルデータ速度（ＤＤＲ）ＤＲＡＭ規格と適合する。メモリバスを介してＤＲＡＭに出入りするデータの流れは、通常、メモリコントローラによって管理される。メモリコントローラは、ホストシステムからメモリアクセス要求を受信し、それらをキューに記憶し、アービタによって選択された順序でそれらをＤＲＡＭにディスパッチする。
メモリコントローラ及びそれに関連するＤＲＡＭメモリは、性能を向上させるために又はそれらの電力消費を低減するために、異なる電力モードに置かれてもよい。このような電力モードは、コンピュータシステムの多くの部分で使用され、異なるモードは、プロセッサコアの処理電力又は通信バスのシグナリングデータレート等の異なる動作容量を提供する。そのような電力モードを管理するための１つの一般的な規格は、Ａｄｖａｎｃｅｄ Ｃｏｎｆｉｇｕｒａｔｉｏｎ ａｎｄ Ｐｏｗｅｒ Ｉｎｔｅｒｆａｃｅ（ＡＣＰＩ）であり、これは、パーソナルコンピュータ（ＰＣ）及びサーバ等のコンピュータのための電力管理及び構成規格である。ＡＣＰＩは、コンピュータオペレーティングシステムが、限られたセットのモードの中からデバイスの動作モードを変更することによって、各デバイスが与える電力量を制御することを可能にする。例えば、そのような変更は、デバイスのクロック速度をより高い周波数若しくはより低い周波数に変更すること、又は、デバイスをスタンバイモード若しくは電源オフモードにすることを含み得る。ＡＣＰＩは、オペレーティングシステムに公開される制御の一般化されたセットを提供する業界標準であるが、特定のデータ処理システムの電力消費又は性能を最適化することを目的とした特定の機能を含まない。
先行技術で知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）及びメモリシステムのブロック図である。 いくつかの実施形態に係る、図１と同様のＡＰＵで用いるのに適したメモリコントローラのブロック図である。 例示的な実施形態に係る、メモリコントローラの電力状態を制御するための要素を示すＡＰＵの一部のブロック図である。 例示的な実施形態に係る、低電力状態に入るようにメモリコントローラを動作させるためのプロセスのフローチャートである。 例示的な実施形態に係る、低電力状態から出るようにメモリコントローラを動作させるためのプロセスのフローチャートである。
以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。
メモリコントローラは、コマンドキュー、アービタ、ＤＲＡＭ物理層インターフェース（ＰＨＹ）及びローカル電力状態コントローラを含む。コマンドキューは、第１のメモリチャネルに対するメモリアクセス要求を受信する。アービタは、コマンドキューからエントリを選択し、エントリをメモリインターフェースキューに配置して、第１のメモリチャネル上で送信させる。コマンドキュー及びアービタは、両方とも第１の電圧ドメインで動作し、ＤＲＡＭ ＰＨＹは第２の電圧ドメインで動作する。ＤＲＡＭ ＰＨＹは、メモリコントローラを第１のメモリチャネルに関連付けられたＤＲＡＭメモリに結合し、ＤＲＡＭ ＰＨＹを第１の電圧ドメインから分離するように動作可能な分離セルを含む。ローカル電力状態コントローラは、第１の電力状態コマンドに応じて、オンチップＲＡＭメモリに記憶するための構成及び状態データを提供し、メモリコントローラを電源切断状態に入らせ、メモリコントローラが電源切断状態にある間に第２の電圧ドメインが電力供給される低電力状態にＤＲＡＭ ＰＨＹを維持する。
方法は、第１のメモリコントローラのローカル電力状態コントローラにおいて、第１の電力状態コマンドを受信することと、それに応じて、メモリコントローラ内の制御レジスタからの構成及び状態データをオンチップＲＡＭメモリ内に記憶させることと、を含む。更に、第１の電力状態コマンドを受信したことに応じて、方法は、第１のメモリコントローラを電源切断状態に入らせることと、第１のメモリコントローラが電源切断状態にある間にＰＨＹの第２の電圧ドメインが電力供給される低電力状態にＰＨＹを維持することとを含む。
データ処理システムは、データファブリックと、システム電力状態コントローラと、第１のメモリチャネルと、第１のメモリコントローラと、を含む。システム電力状態コントローラは、データファブリック及びオンチップＲＡＭメモリに結合されている。第１のメモリチャネルは、関連するＤＲＡＭメモリに接続されている。第１のメモリコントローラは、少なくとも１つのメモリアクセスエンジンからデータファブリックを介して受信されたメモリアクセス要求を満たすために、データファブリック及び第１のメモリチャネルに接続されている。第１のメモリコントローラは、コマンドキュー、アービタ、ＤＲＡＭ ＰＨＹ及びローカル電力状態コントローラを含む。コマンドキューは、第１のメモリチャネルに対するメモリアクセス要求を受信する。アービタは、コマンドキューからエントリを選択し、エントリをメモリインターフェースキューに配置して、第１のメモリチャネル上で送信させる。コマンドキュー及びアービタは、両方とも第１の電圧ドメインで動作し、ＤＲＡＭ ＰＨＹは第２の電圧ドメインで動作する。ＤＲＡＭ ＰＨＹは、メモリコントローラをＤＲＡＭメモリに結合し、ＤＲＡＭ ＰＨＹを第１の電圧ドメインから分離するように動作可能な分離セルを含む。ローカル電力状態コントローラは、第１の電力状態コマンドに応じて、オンチップＲＡＭメモリに記憶するための構成及び状態データを提供し、メモリコントローラを電源切断状態に入らせ、メモリコントローラが電源切断状態にある間に第２の電圧ドメインが電力供給される低電力状態にＤＲＡＭ ＰＨＹを維持する。
図１は、従来技術において知られている加速処理ユニット（ＡＰＵ）１００及びメモリシステム１３０のブロック図である。ＡＰＵ１００は、ホストデータ処理システムにおけるプロセッサとして用いるのに適した集積回路であり、概して、中央処理ユニット（central processing unit、ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジン１２２のセットと、データファブリック１２５と、メモリ管理ハブ１４０と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（system management unit、ＳＭＵ）１８０と、を含む。
ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０が任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２、１１４のそれぞれは、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）及びデータファブリック１２５に対して双方向で接続されると共に、データファブリック１２５にメモリアクセス要求を与えることができる。ＣＰＵコア１１２、１１４の各々は、単体のコアであってもよく、又は、更にキャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であってもよい。
グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続され、メモリアクセス要求をデータファブリック１２５に提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。
ディスプレイエンジン１２２は、モニタ上に表示するためにグラフィックスコア１２０によって生成されたオブジェクトをレンダリングしてラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの一様な変換のために、データファブリック１２５を介して共通メモリ管理ハブ１４０に双方向に接続されている。
データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を決定するために、基本入力／出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、及び、各仮想接続のためのバッファも含む。
周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらのそれぞれは、システムハブ１６６及びＳＭＮバスに対して双方向で接続されている。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。
周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（Southbridge、ＳＢ）１７２と、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）コントローラ１７４と、を含み、これらのそれぞれは、入力／出力（input/output、Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続されている。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続されている。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read-only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。一般に、ＢＩＯＳメモリはＰＣＩｅバスを介してアクセスされ、システムデータドライブはＳＡＴＡインターフェースを介してアクセスされる。
ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するためにＣＰＵコア１１２、１１４及びグラフィックスコア１２０から測定された電力消費値を受信することができる。
メモリ管理ハブ１４０及びその関連する物理インターフェース（physical interface、ＰＨＹ）１５１、１５２は、この実施形態ではＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１、１４２とパワーエンジン１４９とを含む。メモリチャネル１４１は、ホストインターフェース１４５と、メモリチャネルコントローラ１４３と、物理インターフェース１４７と、を含む。ホストインターフェース１４５は、メモリチャネルコントローラ１４３を、シリアル存在検出リンク（serial presence detect、ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、ＰＨＹ１５１を構成するためのＤＤＲ ＰＨＹインターフェース（DDR PHY Interface、ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６、メモリチャネルコントローラ１４４及び物理インターフェース１４８を含む。ホストインターフェース１４６は、他のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して、アドバンスト周辺バス（ＡＰＢ）インターフェース２５４を介してＰＨＹ１５１及び１５２に対して双方向で接続されると共に、メモリチャネルコントローラ１４３及び１４４に対して双方向で接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は、双方向接続メモリチャネル１３３を有する。
メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１、１４２のそれぞれは、ＤＤＲバージョン５（ＤＤＲ ５）、ＤＤＲバージョン４（ＤＤＲ ４）、低電力ＤＤＲ ４（ＬＰＤＤＲ ４）、グラフィックスＤＤＲバージョン５（ＧＤＤＲ ５）、及び、高帯域幅メモリ（ＨＢＭ）等の最先端ＤＤＲメモリに接続することができ、将来のメモリ技術に適合され得る。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを与えると共に、内蔵熱監視も行う。
メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）のセットを含み、これには、本実施例では個別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５、１３７、１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。
ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを与える。これらのインターフェースは、２つのダブルデータレート（double data rate、ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインターフェースを含む。
また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２、１１４及び／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になり過ぎる場合、ＳＭＵを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱イベントを受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電源電圧を低減することができる。
図２は、図１のようなＡＰＵで用いるのに適したメモリコントローラ２００のブロック図である。メモリコントローラ２００は、概して、メモリチャネルコントローラ２１０及びパワーコントローラ２５０を含む。メモリチャネルコントローラ２１０は、概して、インターフェース２１２と、メモリインターフェースキュー２１４と、コマンドキュー２２０と、アドレス生成器２２２と、コンテントアドレッサブルメモリ（ＣＡＭ）２２４と、リプレイ制御ロジック２３１と、リフレッシュ制御ロジックブロック２３２と、タイミングブロック２３４と、ページテーブル２３６と、アービタ２３８と、誤り訂正符号（ＥＣＣ）チェック回路２４２と、ＥＣＣ生成ブロック２４４と、データバッファ２４６と、リフレッシュ制御ロジック２３２と、分離セル２９０と、を含む。
インターフェース２１２は、外部バスを介したデータファブリックに対する第１の双方向接続を有し、出力を有する。メモリコントローラ２００において、この外部バスは、「ＡＸＩ４」として知られている英国ケンブリッジのＡＲＭ Ｈｏｌｄｉｎｇｓ，ＰＬＣによって指定された高度拡張可能インターフェースバージョン４と適合するが、他の実施形態では他のタイプのインターフェースとなり得る。インターフェース２１２は、メモリアクセス要求を、ＦＣＬＫ（又はＭＥＭＣＬＫ）ドメインとして知られている第１のクロックドメインから、ＵＣＬＫドメインとして知られているメモリコントローラ２００の内部の第２のクロックドメインに変換する。同様に、メモリインターフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインターフェースに関連付けられるＤＦＩＣＬＫドメインへのメモリアクセスを与える。
アドレス生成器２２２は、ＡＸＩ４バスを介してデータファブリックから受信されるメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化フォーマットで表された物理アドレス空間内のアクセスアドレスを含む。アドレス生成器２２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスをアドレス指定するために及び関連するアクセスを効率的にスケジュールするために使用され得るフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに問い合わせてそれらのサイズ及び構成を決定し、アドレス生成器２２２に関連付けられた構成レジスタのセットをプログラムする。アドレス生成器２２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。コマンドキュー２２０は、ＣＰＵコア１１２、１１４及びグラフィックスコア１２０等のＡＰＵ１００内のメモリアクセスエージェントから受信されるメモリアクセス要求のキューである。コマンドキュー２２０は、アドレス生成器２２２によって復号されたアドレスフィールド、並びに、アービタ２３８がアクセスタイプ及びサービス品質（quality of service、ＱｏＳ）識別子を含むメモリアクセスを効率的に選択できるようにする他のアドレス情報を記憶する。ＣＡＭ２２４は、書き込み後の書き込み（write after write、ＷＡＷ）及び書き込み後の読み取り（read after write、ＲＡＷ）順序規則等の順序規則を実施するための情報を含む。
エラー訂正コード（ＥＣＣ）生成ブロック２４４は、メモリに送られる書き込みデータのＥＣＣを決定する。次いで、このＥＣＣデータは、データバッファ２４６内の書き込みデータに追加される。ＥＣＣチェック回路２４２は、受信されたＥＣＣを着信ＥＣＣと照合してチェックする。ＥＣＣチェック回路２４２は、読み出し要求に応じて入ってくる読み出しデータを受信するために分離セル２９０を介してＰＨＹ１５１に接続される入力と、ＥＣＣチェックがパスした後又は訂正可能なエラーが訂正された後に読み出しデータを提供するためにメモリインターフェースキューに接続される出力と、を有する。また、ＥＣＣチェック回路２４２は、ＥＣＣチェックの失敗に応じてエラーをシグナリングするための他の接続（図示せず）を含む。
リプレイキュー２３０は、アドレス及びコマンドパリティ応答等の応答を待っているアービタ２３８によって選択されたメモリアクセスを記憶するための一時的なキューである。リプレイ制御ロジック２３１は、ＥＣＣチェック回路２４２にアクセスして、戻されたＥＣＣが正しいか又はエラーを示すかを決定する。リプレイ制御ロジック２３１は、これらのサイクルのうち何れかのパリティ又はＥＣＣエラーの場合にアクセスが再生される再生シーケンスを開始して制御する。リプレイされたコマンドは、メモリインターフェースキュー２１４に配置される。
リフレッシュ制御ロジック２３２は、メモリアクセスエージェントから受信した通常の読み取り及び書き込みメモリアクセス要求とは別に生成される様々な電源断、リフレッシュ及び終端抵抗（ＺＱ）較正サイクルのためのステートマシンを含む。例えば、メモリランクがプリチャージパワーダウンにある場合、リフレッシュ制御ロジックは、リフレッシュサイクルを実行するために定期的に起動されなければならない。リフレッシュ制御ロジック２３２は、ＤＲＡＭチップ内のメモリセルの蓄積キャパシタからの電荷の漏れによって引き起こされるデータエラーを防止するために、定期的に、定められた条件に応じて、リフレッシュコマンドを生成する。リフレッシュ制御ロジック２３２はアクティブ化カウンタ２４８を含み、この実施形態において、アクティブ化カウンタ２４８は、メモリチャネルを介してメモリ領域に送信されるアクティブ化コマンドのローリング数をカウントするカウンタをメモリ領域ごとに有する。メモリ領域は、以下で更に説明するように、いくつかの実施形態ではメモリバンクであり、他の実施形態ではメモリサブバンクである。更に、リフレッシュ制御ロジック２３２は、システム内の熱変化に起因するオンダイ終端抵抗の不一致を防止するために、ＺＱを定期的に較正する。
アービタ２３８は、コマンドキュー２２０に双方向に接続され、メモリチャネルコントローラ２１０の心臓部であり、メモリバスの使用を改善するためにアクセスのインテリジェントスケジューリングを実行する。この実施形態では、アービタ２３８は、いくつかの最近発行された書き込みコマンドのバンクグループ番号を追跡し、以下で更に説明するように、ある条件下で指定された時間期間の間、それらのバンクグループへのコマンドのディスパッチを防止することによってそれらを「マスク」するためのバンクグループ追跡回路２３５を含む。アービタ２３８は、タイミングブロック２３４を使用して、コマンドキュー２２０内の特定のアクセスがＤＲＡＭタイミングパラメータに基づいて発行に適格であるかどうかを判定することによって、適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、「ｔＲＣ」として知られるアクティブ化コマンド間の最小指定時間を有する。タイミングブロック２３４は、ＪＥＤＥＣ仕様で定められたこのタイミングパラメータ及び他のタイミングパラメータに基づいて適格性を決定するカウンタのセットを維持し、リプレイ制御ロジック２３１に対して双方向で接続される。ページテーブル２３６は、アービタ２３８のためのメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を維持し、リプレイ制御ロジック２３１に対して双方向で接続される。
ＥＣＣ生成ブロック２４４は、インターフェース２１２から受信した書き込みメモリアクセス要求に応じて、書き込みデータに従ってＥＣＣを計算する。データバッファ２４６は、受信したメモリアクセス要求に関する書き込みデータ及びＥＣＣを記憶する。データバッファは、アービタ２３８がメモリチャネルへのディスパッチのために対応する書き込みアクセスを選択すると、組み合わされた書き込みデータ／ＥＣＣをメモリインターフェースキュー２１４に出力する。
メモリチャネルコントローラ２１０は、関連するメモリチャネルへのディスパッチのためのメモリアクセスを選択することを可能にする回路を含む。所望のアービトレーション決定を行うために、アドレス生成器２２２は、アドレス情報を、メモリシステム内のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループを含むプリデコードされた情報に復号し、コマンドキュー２２０がプリデコードされた情報を記憶する。構成レジスタ２６２は、アドレス生成器２２２が受信したアドレス情報をどのように復号するかを決定するための構成情報を記憶する。アービタ２３８は、復号されたアドレス情報、タイミングブロック２３４によって示されるタイミング適格性情報、及び、ページテーブル２３６によって示されるアクティブページ情報を使用して、サービス品質（ＱｏＳ）要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジュールする。例えば、アービタ２３８は、メモリページを変更するために必要なプリチャージコマンド及びアクティブ化コマンドのオーバーヘッドを回避するために、オープンページへのアクセスの優先度を実装し、あるバンクへのオーバーヘッドアクセスを別のバンクへの読み取り及び書き込みアクセスとインターリーブすることによって隠す。特に、通常動作中、アービタ２３８は、通常、ページを、これらのページが異なるページを選択する前にプリチャージされる必要があるまで、異なるバンクで開いたままにする。アービタ２３８は、いくつかの実施形態では、それぞれのコマンドのターゲットとなるメモリ領域に関するアクティブ化カウンタ２４８の少なくともそれぞれの値に基づいて、コマンド選択の適格性を決定する。
分離セル２９０は、メモリインターフェースキュー２１４への双方向リンクと、ＰＨＹ１５１への双方向リンクと、ＳＭＮを介して、又は、システム電力状態コントローラへの直接の側波帯接続を介してシステム電力状態コントローラ３０２（図３）に接続された入力と、を有する。各分離セルは、メモリインターフェースキュー２１４のそれぞれの接続とＰＨＹ１５１との間に接続されたＡＮＤゲート又はＯＲゲート等のデジタルクランプ回路を含む。メモリチャネルコントローラ２１０が電源切断状態にあり、ＰＨＹ１５１が電力供給状態にある場合に、ＰＨＹクロック及び電力ドメイン信号の破損を防止するために、分離セル２９０は、システム電力状態コントローラ３０２によってアクティブ化され、接続の値を所望のレベル（ハイ又はロー）にクランプする。
パワーコントローラ２５０は、概して、アドバンスト拡張可能インターフェース、バージョン１（ＡＸＩ）へのインターフェース２５２、アドバンスト周辺バス（advanced peripheral bus、ＡＰＢ）インターフェース２５４、パワーエンジン２６０、及び、ローカル電力状態コントローラ２７０を含む。インターフェース２５２は、図２に別々に示される「ＥＶＥＮＴ＿ｎ」とラベル付けされるイベント信号を受信するための入力と、出力と、を含む、ＳＭＮへの第１の双方向接続を有する。ＡＰＢインターフェース２５４は、インターフェース２５２の出力に接続された入力と、ＡＰＢを介してＰＨＹに接続するための出力と、を有する。
パワーエンジン２６０は、インターフェース２５２への双方向接続と、メモリインターフェースキュー２１４の入力に接続された出力と、ローカル電力状態コントローラ２７０への双方向接続と、を有する。パワーエンジン２６０は、構成レジスタ２６２のセットと、マイクロコントローラ（microcontroller、μＣ）２６４と、セルフリフレッシュコントローラ（self refresh controller、ＳＬＦＲＥＦ／ＰＥ）２６６と、信頼性のある読み取り／書き込みタイミングエンジン（read/write timing engine、ＲＲＷ／ＴＥ）２６８と、を含む。構成レジスタ２６２は、ＡＸＩバスを介してプログラムされ、限定された数の異なる電力状態のうち選択された１つにおいてメモリコントローラ２００内の様々なブロックの動作を制御するための構成情報を記憶する。ＳＬＦＲＥＦ／ＰＥ２６６は、リフレッシュ制御ロジック２３２によるリフレッシュの自動生成に加えて、リフレッシュの手動生成を可能にするエンジンである。信頼性のある読み取り／書き込みタイミングエンジン２６８は、ＤＤＲインターフェース最大読み取りレイテンシ（maximum read latency、ＭＲＬ）トレーニング及びループバック試験のような目的のために、メモリ又はＩ／Ｏデバイスへ連続的なメモリアクセスストリームを与える。
ローカル電力状態コントローラ２７０は、インターフェース２５２への双方向接続、パワーエンジン２６０への双方向接続、及び、メモリチャネルコントローラ２１０への双方向接続を有する。ローカル電力状態コントローラ２７０は、メモリコントローラ２００によってサポートされる様々な低電力状態及びアイドル状態のための構成及び状態データを保存する際に使用されるローカルスタティックＲＡＭ（ＳＲＡＭ）メモリ２７２を含む。概して、ローカル電力状態コントローラ２７０は、命令ＲＡＭ及びデータＲＡＭを有するローカルＳＲＡＭ２７２を含むプログラム可能ハードウェアシーケンサである。ローカル電力状態コントローラは、以下で更に説明されるように、１つ以上の電力ドメインの電源を切断することを含むメモリコントローラ２００の電力状態変化を加速する際に使用される。ローカル電力状態コントローラは、データを迅速に保存及び復元することができるように、構成レジスタ２６２内の全ての構成データへの読み取り及び書き込みアクセスを有する。また、ローカル電力状態コントローラは、メモリコントローラ２００内の様々な論理ブロック及び回路、例えば、様々な図示された論理ブロック、並びに、クロック及び電源回路を制御する能力を有する。また、ローカル電力状態コントローラは、電力状態を管理するためにＰＨＹ１５１にコマンドを送信する能力を有する。この実施形態では、ローカル電力状態コントローラ２７０は、μＣ２６４とは別のハードウェアシーケンサであるが、他の実施形態では、これらの２つのブロックの機能は、単一のプログラム可能ハードウェアシーケンサ内で組み合わされてもよい。
動作中、パワーコントローラ２５０は、ＳＭＵ１８０（図１）からＡＣＰＩプロセッサ状態コマンド等の電力状態コマンドを受信し、それに応じて、通常はＤＦＩＣＬＫドメイン及びＵＣＬＫドメインのための異なるクロック速度を含む新しい電力状態に入るように、メモリコントローラ２００及び取り付けられたＤＲＡＭ（複数可）の電力状態を変更する。ＡＣＰＩ電力状態の場合、μＣ２６４は、ＳＭＵ１８０からのコマンドに応じて電力状態を出入りするように、メモリコントローラ２００の遷移を制御する。様々な他の電力状態に対して、ローカル電力状態コントローラ２７０は、システム電力状態コントローラ（図３の３０２）と協調して、メモリコントローラ２００を低電力状態に遷移させ、低電力状態から遷移させる機能を実行する。使用される低電力状態は、典型的には、オペレーティングシステムに公開されない、又は、ＡＣＰＩ仕様下でそのＯＳＰＭ（Operating System-directed Configuration and Power Management）システムを介して制御可能である追加の電力状態であるという点で、ＡＣＰＩ仕様で定義されるような様々なＡＣＰＩ（Advanced Configuration and Power Interface）プロセッサ状態及びパフォーマンス状態とは異なる。ローカル電力状態コントローラ２７０によって制御される電力状態は、以下で更に説明するように、システム電力状態コントローラ３０２によってＡＰＵ１００内の他のブロックの電力状態と調整される（指定された回路ブロックの電源を切断することを含む）メモリコントローラアイドル状態及び「ディープアイドル」状態を含む。
メモリコントローラ２００は、構成データを保存及び復元するためにＤＲＡＭにアクセスすることによってＡＰＵ１００の他のブロックを低電力状態から復元することに関与するため、メモリコントローラ２００に短待ち時間の出入りを提供することは、システムの他の部分のためのより速い全体的な電力状態調整を可能にする。この速度の改善は、アイドル状態及び「ディープアイドル」状態等の低電力状態がより長い間アクティブのままであることを可能にし、電力節約の改善をもたらす。この実施形態では、ローカル電力状態コントローラ２７０は、構成レジスタ２６２及びメモリコントローラ２００の様々なブロックからの構成及び状態データをＳＲＡＭ２７２に保存し、以下で説明するプロセスに従ってこのデータのオンチップＳＲＡＭへのロードを調整する。この実施形態では、分離セル２９０は、システム電力状態コントローラによって制御されるが、他の実施形態では、ローカル電力状態コントローラ２７０は、以下で更に説明するように、電力状態遷移中の指定された時点で分離セル２９０を直接制御することができる。
図３は、例示的な実施形態に係る、メモリコントローラの電力状態を制御するための要素を示すＡＰＵ３００の一部のブロック図である。ＡＰＵ３００の図示された部分は、データファブリック１２５、ＳＭＵ１８０、システム電力状態コントローラ３０２、オンチップスタティックランダムアクセスメモリ（ＳＲＡＭ）３０４、ＳＭＮ、「メモリコントローラ１」とラベル付けされた第１のメモリコントローラ２００、「メモリコントローラ２」とラベル付けされた第２のメモリコントローラ２００、及び、ＰＨＹ３２０を含む。この実施形態では２つのメモリコントローラ２００が示されているが、他の実施形態は、３つ以上のメモリコントローラ及び２つ以上のＰＨＹを含んでもよい。
システム電力状態コントローラ３０２は、ＡＰＵ３００の様々な部分でローカル電力状態コントローラと通信するために、ＳＭＮに双方向に接続されて、ＳＭＵ１８０によって制御されるＡＣＰＩ電力状態とは無関係に電力状態を制御する。また、システム電力状態コントローラ３０２は、分離セル２９０等の特定の回路への直接側波帯接続を含むことができる。ここでは２つのメモリコントローラのローカル電力状態コントローラ２７０のみが示されているが、様々な他のシステムブロックも、システム電力状態コントローラ３０２からのコマンドに応じてそれぞれのシステムブロックの構成及び状態データを保存及び復元することを含めて、電力状態の開始及び終了を制御するように構成されたローカル電力状態コントローラを含む。システム電力状態コントローラ３０２は、システムＤＲＡＭに保存することによって又はオンチップＳＲＡＭ３０４に保存することによって、構成及び状態データを保存及び復元する２つの方法を提供する。以下で説明するように、メモリコントローラのための保存及び復元プロセスは、オンチップＳＲＡＭ３０４への保存を含む。
オンチップＳＲＡＭ３０４は、メモリコントローラ２００の一部の電源が切断される低電力状態中に記憶される構成及び状態データをメモリコントローラ２００のローカル電力状態コントローラ２７０から受信するために、ＳＭＮへの双方向接続を有する。この実施形態ではＳＲＡＭが使用されているが、ＳＲＡＭ速度程度の速度で動作する任意の適切な形態のＲＡＭを使用して、構成及び状態データを保存することができる。他の実施形態では、オンチップＳＲＡＭ３０４は、ＳＭＮではなくデータファブリック１２５に接続される。しかしながら、ＳＭＮを使用することは、電力状態を出る際にデータを再ロードするためにオンチップＳＲＡＭ３０４への迅速なアクセスを可能にしつつ、データファブリックを様々なモードで電源切断又はアイドル状態にすることを可能にする。
この実施形態では、各メモリコントローラ２００は、図２の設計の例示であり、図２に示すように、メモリチャネルコントローラ２１０及びパワーコントローラ２５０を含む。位相ロックループ（ＰＬＬ）３０６は、メモリチャネルコントローラ２１０の論理回路が動作するメモリコントローラクロックドメインにクロック信号ＵＣＬＫを供給する。いくつかのブロックが動作可能であるが、他のブロックが様々な低電力状態及びアイドル状態にないように、様々なクロックゲーティング機能を使用して、ＵＣＬＫドメイン内のブロックのためのＵＣＬＫ信号をゲーティングすることができる。パワーコントローラ２５０は、ＵＣＬＫ信号の周波数を制御して電力状態及びアイドル状態を実現するために、ＰＬＬ３０６に接続される。ローカル電源３０８は、メモリチャネルコントローラ２１０に電力を供給する。パワーコントローラ２５０はまた、メモリチャネルコントローラ２１０への電源電圧を制御して電力状態及びアイドル状態を実現するために、ローカル電源３０８に接続される。
各メモリコントローラ２００は、ＰＨＹ３２０に接続されたＤＲＡＭメモリへのＡＰＵアクセスを提供するためにＰＨＹ３２０に接続される。分離セル２９０は、メモリコントローラの電源が切断される電力状態中にＰＨＹ３２０からメモリコントローラ２００を分離するためにアクティブ化され、そのような電力状態を出る場合に分離を解消する。通常、各メモリコントローラ２００は、１つのＤＤＲｘメモリチャネル又はサブチャネルを制御するが、２つのチャネルを制御するデュアルチャネルメモリコントローラが使用されてもよい。ＰＨＹ３２０は、ＰＨＹが動作するＤＦＩＣＬＫドメインのための所望の周波数に基づいてクロック信号を提供するためのＰＬＬ３２２を含む。パワーコントローラ２５０は、以下で更に説明するように、電力状態及びアイドル状態を実装するためにＤＦＩＣＬＫドメインの周波数を調整することができる。
各ローカル電力状態コントローラ２７０は、以下で更に説明するように、電力状態コマンドを受信し、応答及び同期信号を送信するために、システム電力状態コントローラ３０２への双方向接続を有する。各ローカル電力状態コントローラは、図２に関して説明したようなローカルＳＲＡＭ２７２を含む。
図４は、例示的な実施形態に係る、低電力状態に入るようにメモリコントローラを動作させるためのプロセスのフローチャート４００を示す。このプロセスは、図３のＡＰＵ３００及びローカル電力状態コントローラを含む他のデータ処理システムと共に使用するのに適している。このプロセスは、ブロック４０２に示すように、メモリコントローラがアイドル電力状態又はシステム電力状態コントローラ３０２によって制御される他の低電力状態に入るべきであるとシステム電力状態コントローラ３０２が判定する毎に使用される。この判定は、典型的には、システム作業負荷に基づいており、メモリチャネルを通るトラフィックのレベル及び他の考慮事項に基づいていてもよい。メモリコントローラの低電力状態は、例えば、データファブリック１２５等の他のシステム要素の低電力状態を伴うことが多い。
ブロック４０４において、システム電力状態コントローラ３０２は、各メモリコントローラ２００におけるローカル電力状態コントローラ２７０に電力状態コマンドを送信する。典型的には、システム内の全てのメモリコントローラ２００は、特定の電力状態に入るように命令されるが、電力状態コマンドは、特定の状況において、全てのメモリコントローラよりも少ない数のメモリコントローラに送信されてもよい。好ましくは、ＡＰＵ１００全体にわたる様々な論理ブロックに対する異なるアイドルレベル及び「ディープアイドル」レベルを含むいくつかの異なる電力モードがサポートされる。
ブロック４０６において、ローカル電力状態コントローラは、電力状態コマンドに応じて、メモリコントローラの電力状態を変更するプロセスを開始する。これは、通常動作中にメモリチャネルコントローラを典型的に指示するアービタ２３８からメモリチャネルコントローラ２１０の制御を取得することを含む。次いで、インターフェース２１２が停止され、新しい着信コマンドがデータファブリック１２５から渡されるのを停止する。この工程は、典型的には、インターフェース２１２が停止されていることをコヒーレントスレーブエージェントに通知するために、データファブリック１２５上のメモリコントローラ２００専用のコヒーレントスレーブエージェントにシグナリングすることを含む。
ブロック４０８において、電力状態コマンドに応じたアクティビティを継続して、ローカル電力状態コントローラ２７０は、メモリコントローラのための構成及び状態データをオンチップＳＲＡＭ３０４（図３）に保存する。保存されたデータは、メモリチャネルコントローラの電源を切断する場合に失われる現在の構成及び状態データを含む。また、保存された状態データは、メモリチャネルコントローラの電源を切断する場合に失われるキュー及びレジスタの内容と、様々な動作のためにＤＲＡＭに命令するためにμＣ２６４が実行するためのコマンドのシーケンスと、を含んでもよい。この実施形態では、保存プロセスは、最初に、メモリコントローラレジスタ及び回路ブロックから構成及び状態データを読み取り、ローカル電力状態コントローラ２７０の制御下で、それをローカルＳＲＡＭ２７２にロードすることを含む。次いで、データは、低電力状態中に記憶するためにオンチップＳＲＡＭ３０４に送信され、ローカルＳＲＡＭ２７２の電源を切断することを可能にする。このデータを保存するためにオンチップＳＲＡＭを使用することにより、データを再ロードすることができ、メモリチャネルコントローラは、低電力状態から出る場合に迅速に動作を再開することができる。ブロック４０８は、通常、ＳＭＮを介してオンチップＳＲＡＭ３０４にアクセスするローカル電力状態コントローラ２７０の制御下で実行される。いくつかの実施形態では、システム電力状態コントローラ３０２は、ローカルＳＲＡＭ２７２からデータを読み出す。
ブロック４１０において、それぞれのメモリチャネルコントローラに関連付けられたＤＲＡＭは、セルフリフレッシュ状態に入るように命令される。次いで、ブロック４１２において、ＰＨＹは、低電力状態に入るように命令される。ＤＤＲ５ ＤＲＡＭを使用するいくつかの実施形態では、ブロック４１０で使用される低電力状態は、「低電力２」状態である。他のＤＤＲｘ ＤＲＡＭ又はＨＢＭモジュール等の他のタイプのメモリモジュールを使用する実施形態では、他の低電力状態を使用することができる。
次に、ブロック４１４において、ローカル電力状態コントローラ２７０は、メモリコントローラがＰＨＹを分離する準備ができていることをシステム電力状態コントローラ３０２にシグナリングする。この実施形態では、シグナリングは、システム電力状態コントローラ３０２におけるレジスタに書き込むことによって実行されるが、任意の適切なシグナリング方法が使用されてもよい。この時点で、システム電力状態コントローラ３０２は、低電力状態に入ることを中断する能力を有し、これは、ブロック４０２でメモリコントローラにおいて低電力状態に入るという判定がなされてから、データファブリック１２５又はシステムの他の部分上の条件が変化した場合に行われ得る。
ブロック４１４において、ＰＨＹに関連付けられた全てのメモリコントローラが準備完了を信号で通知すると、システム電力状態コントローラ３０２は、ブロック４１６を実行する。ブロック４１６において、システム電力状態コントローラ３０２は、各メモリコントローラにおける分離セル２９０を有効にして、メモリチャネルコントローラをＰＨＹから分離する。分離セル２９０は、メモリチャネルコントローラの電源切断又は電源投入中に発生し得るスプリアス信号（spurious signals）がＰＨＹに悪影響を及ぼすことを防止する。いくつかの実施形態では、ローカル電力状態コントローラ２７０は、分離セル２９０を制御する。しかしながら、システム電力状態コントローラ３０２からの直接接続の使用は、ローカル電力状態コントローラが、メモリコントローラの低電力モード中に電源切断されることを可能にする。
ブロック４１６においてＰＨＹがメモリチャネルコントローラから分離された後、ブロック４１８において、各メモリコントローラにおける電力状態コントローラは、メモリコントローラを電源切断状態に入らせる。ＵＣＬＫ ＰＬＬ３０６（図３）は、電源オフされるか、あるいは、ＰＬＬが電源オンのままである間、クロックゲーティングを使用してメモリチャネルコントローラ内の各種回路から分離される。いくつかの実施形態では、全てのＵＣＬＫ信号がメモリチャネルコントローラ２１０から除去されるが、他の実施形態では、クロックゲーティングが、メモリチャネルコントローラ内の論理のかなりの部分からＵＣＬＫ信号を除去する。メモリチャネルコントローラのためのメモリチャネルコントローラローカル電源３０８（図３）は、メモリチャネルコントローラ又はその中の論理の重要な部分から非アクティブ化されるか又は切断される。
ブロック４２０に示すように、ＰＨＹは、メモリコントローラが電源切断状態にある間、ブロック４１０で設定された低電力状態に維持される。ＰＨＹは、低電力状態から出るプロセスを高速化するために、低電力状態では電源が切断されない。ＰＨＹを低電力状態で電源投入したままにさせるための分離セルのこの使用は、ＰＨＹによって使用される多くの構成レジスタ及び電圧レベル、並びに、ＰＨＹの電源投入に関与するトレーニング及び同期に起因して、大量の待ち時間をプロセスに追加するであろうＰＨＹの電源切断を回避するという利点を有する。したがって、低電力状態において節減される電力量は、ＰＨＹの構成及び状態データを保存し、ＰＨＹを電源切断し、ＰＨＹ構成及び状態データを再ロードし、ＰＨＹを電源投入し、それをメモリチャネルコントローラ及びＤＲＡＭと同期させるために必要とされる時間を含まずに、状態をより長い期間継続させることによって増加される。
図５は、例示的な実施形態に係る、低電力状態から出るようにメモリコントローラを動作させるためのプロセスのフローチャート５００を示す。図示されたプロセスは、システム電力状態コントローラ３０２が、メモリコントローラ２００が低電力状態でアクティブに保たれているＰＨＹを有する図４のような低電力状態から出るべきであると判定する毎に使用される。
ブロック５０２において、システム電力状態コントローラ３０２は、システムが現在の低電力状態から出るべきであると判定する。低電力状態に入る判定と同様に、この判定は、システム作業負荷、様々なメモリチャネルの作業負荷、電力状態、及び、他の要因等の様々な要因を含み得る。ブロック５０４において、システム電力状態コントローラ３０２は、第２の電力状態コマンドを各メモリコントローラにおけるローカル電力状態コントローラに送信し、ローカル電力状態コントローラが現在の低電力状態を出るべきであることを示す。
第２の電力状態コマンドに応じて、各ローカル電力状態コントローラは、ブロック５０６において、メモリコントローラ電圧ドメインの電源を投入する。ブロック５０６は、各メモリチャネルコントローラへの給電を再アクティブ化すること、各メモリチャネルコントローラを再接続すること、又は、さもなければメモリチャネルコントローラ内の様々な論理回路に電力が送達されることを可能にすることを含み得る。プロセスは、各メモリコントローラに対して別々であることが好ましい。また、ブロック５０６は、メモリチャネルコントローラの電源切断状態において電源切断された様々な論理回路に対してＵＣＬＫ ＰＬＬを再アクティブ化する又は再接続することを含む。このブロックは、ＵＣＬＫ ＰＬＬ及びメモリチャネルコントローラのためのクロックゲーティング回路を制御することによって実行される。
ブロック５０８において、ローカル電力状態コントローラ２７０は、低電力状態に入る場合にオンチップＳＲＡＭ３０４に保存された構成及び状態データを受信する。構成及び状態データを保存するプロセスと同様に、ブロック５０８は、通常、ローカル電力状態コントローラ２７０の制御下で実行され、データファブリック１２５又はＳＭＮを介してオンチップＳＲＡＭ３０４にアクセスすることを含む。あるいは、システム電力状態コントローラ３０２は、オンチップＳＲＡＭ３０４からデータを読み出し、それをローカル電力状態コントローラ２７０に送信する。データは、メモリコントローラ２００のレジスタ及び他の回路にロードされる前に、最初にローカルＳＲＡＭ２７２に保存することができる。
ブロック５１０において、ローカル電力状態コントローラ２７０は、構成及び状態データをメモリコントローラレジスタ及びバッファ等の他の回路にロードする。いくつかの実施形態では、ブロック５１０においてデータをロードすることは、μＣ２６４のためのＲＡＭメモリにコマンドのシーケンスをロードすることを含む。
次に、ブロック５１２において、ローカル電力状態コントローラ２７０は、メモリコントローラがＰＨＹにアクセスする準備ができていることをシステム電力コントローラ３０２にシグナリングする。２つ以上のメモリコントローラ間でＰＨＹへのアクセスを同期させるために、システム電力状態コントローラ３０２は、ブロック５１４において、全ての関連するメモリコントローラ、すなわちＰＨＹにアクセスする全てのメモリコントローラがＰＨＹアクセスの準備ができていることをシグナリングするのを待つ。次に、ブロック５１６において、システム電力コントローラ３０２は、分離セルを無効にする。これを達成するために、信号は、図２に示されるように、分離セルへの直接接続を通して送信することができる、又は、信号は、ローカル電力状態コントローラ２７０に送信することができ、次いで、分離セルを制御する。
ブロック５１８において、分離セルが無効にされてＰＨＹへのアクセスを可能にした後、ローカル電力状態コントローラ２７０は、ＰＨＹに、低電力状態を出て通常動作状態に入るように命令する。入る動作状態は、典型的には、低電力状態への遷移を開始する前のＰＨＹ動作状態と同じである。
ＰＨＹが動作可能である場合、ブロック５２０において、メモリコントローラは、そのメモリチャネルに関連付けられたＤＲＡＭに対して、セルフリフレッシュ状態から出るように命令する。この時点で、低電力状態から通常動作状態への遷移が完了する。
図２のメモリコントローラ２００又はアービタ２３８及びリフレッシュ制御ロジック２３２等のその任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られ得る。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能格納媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、メモリチャネルコントローラ２１０及び／又はパワーコントローラ２５０の内部アーキテクチャは、異なる実施形態において異なり得る。メモリコントローラ２００は、高帯域幅メモリ（ＨＢＭ）、ＲＡＭｂｕｓ ＤＲＡＭ（ＲＡＭｂｕｓ ＤＲＡＭ、ＲＤＲＡＭ）等のような、ＤＤＲｘ以外の他のタイプのメモリとインターフェースすることができる。図示した実施形態は、個別のＤＩＭＭ又はＳＩＭＭに対応するメモリの各ランクを示したが、他の実施形態では、各モジュールは複数のランクをサポートすることができる。更に他の実施形態は、ホストマザーボードに取り付けられたＤＲＡＭ等のように、特定のモジュールに含まれていない他のタイプのＤＲＡＭモジュール又はＤＲＡＭを含むことができる。したがって、添付の特許請求の範囲は、開示された実施形態の範囲内に含まれる開示された実施形態の全ての変更を網羅することを意図している。

Claims (15)

  1. メモリコントローラであって、
    第１の電圧ドメインにおいて動作するコマンドキュー及びアービタであって、前記コマンドキューは、第１のメモリチャネルに対するメモリアクセス要求を受信し、前記アービタは、前記第１のメモリチャネルを介して送信するためのエントリを前記コマンドキューから選択する、コマンドキュー及びアービタと、
    第２の電圧ドメインにおいて動作するＤＲＡＭ物理層インターフェース（ＤＲＡＭ ＰＨＹ）であって、前記メモリコントローラを、前記第１のメモリチャネルに関連付けられたＤＲＡＭメモリに結合するためのＤＲＡＭ ＰＨＹと、
    第１の電力状態コマンドに応じて、オンチップＲＡＭメモリに記憶するための構成及び状態データを提供するローカル電力状態コントローラと、
    前記第１の電圧ドメインから前記ＤＲＡＭ ＰＨＹを分離するように動作可能な分離セルと、を備え、
    前記ローカル電力状態コントローラは、前記第１の電力状態コマンドに応じて、前記分離セルが前記第１の電圧ドメインから前記ＤＲＡＭ ＰＨＹを分離する準備ができていることを示す信号を提供する、
    メモリコントローラ。
  2. 前記ローカル電力状態コントローラは、前記第１の電力状態コマンドに応じて、前記メモリコントローラを電源切断状態に入らせ、前記ＤＲＡＭ ＰＨＹを、前記メモリコントローラが前記電源切断状態にある間に前記第２の電圧ドメインが給電される低電力状態に維持する、
    請求項１のメモリコントローラ。
  3. 前記ローカル電力状態コントローラは、前記分離セルが前記ＤＲＡＭ ＰＨＹを分離する準備ができていることを示す信号を提供する前に、前記第１のメモリチャネルに関連付けられた前記ＤＲＡＭメモリをセルフリフレッシュ状態に入らせる、
    請求項２のメモリコントローラ。
  4. 前記ローカル電力状態コントローラは、第２の電力状態コマンドに応じて、前記オンチップＲＡＭメモリから前記構成及び状態データを受信し、前記メモリコントローラを前記電源切断状態から出させ、前記メモリコントローラの制御レジスタに前記構成及び状態データをロードし、前記ＤＲＡＭ ＰＨＹにアクセスする準備ができていることを示す第１の同期信号をシステム電力状態コントローラに送信し、分離セルの非アクティブ化に続いて、前記ＤＲＡＭ ＰＨＹを前記低電力状態から出させる、
    請求項２のメモリコントローラ。
  5. 前記ＤＲＡＭメモリのサポートされた低電力モードへの出入りを開始する、前記第１のメモリチャネルに関連付けられた前記ＤＲＡＭメモリに対するコマンドのシーケンスを記憶するようにプログラム可能なメモリ動作アレイを更に備え、
    前記ローカル電力状態コントローラは、前記第１の電力状態コマンドに応じて、１つ以上の前記コマンドのシーケンスを前記オンチップＲＡＭメモリに保存し、前記第２の電力状態コマンドに応じて、前記１つ以上の前記コマンドのシーケンスを前記メモリ動作アレイに復元する、
    請求項４のメモリコントローラ。
  6. 前記ローカル電力状態コントローラは、システム電力状態コントローラから前記第１の電力状態コマンドを受信し、前記分離セルが前記ＤＲＡＭ ＰＨＹを分離する準備ができていることを示す信号を前記システム電力状態コントローラに提供し、
    前記分離セルは、前記システム電力状態コントローラから信号を受信して、前記第１の電圧ドメインから前記ＤＲＡＭ ＰＨＹを分離させる、
    請求項１のメモリコントローラ。
  7. 前記オンチップＲＡＭメモリは、前記システム電力状態コントローラによってアクセス可能なＳＲＡＭメモリである、
    請求項６のメモリコントローラ。
  8. 第１のメモリコントローラのローカル電力状態コントローラにおいて、第１の電力状態コマンドを受信することと、
    前記第１の電力状態コマンドを受信することに応じて、
    構成及び状態データを前記メモリコントローラ内の制御レジスタからオンチップＲＡＭメモリに記憶することと、
    前記第１のメモリコントローラを、第１の電圧ドメインの電源が切断される電源切断状態に入らせることと、
    前記第１のメモリコントローラ内の分離セルが、前記第１のメモリコントローラの前記第１の電圧ドメインから物理層インターフェース（ＰＨＹ）を分離する準備ができていることを示す信号を前記第１のメモリコントローラに提供することと、を含む、
    方法。
  9. 前記第１の電力状態コマンドを受信することに応じて、
    前記第１のメモリコントローラが前記電源切断状態にある間、物理層インターフェース（ＰＨＹ）を、前記ＰＨＹの第２の電圧ドメインが給電される低電力状態に維持することを更に含む、
    請求項８の方法。
  10. 前記第１のメモリコントローラの前記ローカル電力状態コントローラにおいて、第２の電力状態コマンドを受信することと、
    前記第２の電力状態コマンドに応じて、
    前記オンチップＲＡＭメモリから前記構成及び状態データを受信することと、
    前記第１のメモリコントローラを前記電源切断状態から出させて、前記構成及び状態データを前記制御レジスタにロードすることと、
    前記ＰＨＹにアクセスする準備ができていることを示す第１の同期信号を送信することと、
    前記第１のメモリコントローラ内の分離セルの非アクティブ化に続いて、前記ＰＨＹを前記低電力状態から出させることと、を更に含む、
    請求項９の方法。
  11. 前記ローカル電力状態コントローラは、システム電力状態コントローラから前記第１の電力状態コマンドを受信し、分離セルが前記ＰＨＹを分離する準備ができていることを示す信号を前記システム電力状態コントローラに提供し、
    前記分離セルは、前記システム電力状態コントローラから信号を受信して、前記第１の電圧ドメインから前記ＰＨＹを分離する、
    請求項８の方法。
  12. 第２のＤＲＡＭメモリのための第２のメモリコントローラにおいて、前記ＰＨＹにアクセスする準備ができていることを示す第２の同期信号を前記第２のメモリコントローラからシステム電力状態コントローラに送信することと、
    前記第２のメモリコントローラの分離セルを無効にして、前記第２のメモリコントローラが前記ＰＨＹにアクセスするのを可能にすることと、を更に含む、
    請求項１１の方法。
  13. ＤＲＡＭメモリのサポートされた低電力モードへの出入りを開始する、前記ＤＲＡＭメモリに対する異なるコマンドのシーケンスをメモリ動作アレイに記憶することと、
    前記第１の電力状態コマンドに応じて、１つ以上の前記コマンドのシーケンスを前記オンチップＲＡＭメモリに保存することと、前記第２の電力状態コマンドに応じて、前記１つ以上の前記コマンドのシーケンスを前記メモリ動作アレイに復元することと、を更に含む、
    請求項１０の方法。
  14. データ処理システムであって、
    データファブリックと、
    関連付けられたＤＲＡＭメモリに結合された第１のメモリチャネルと、
    前記データファブリック及び前記第１のメモリチャネルに結合され、前記データファブリックを介して受信したメモリアクセス要求を実行する第１のメモリコントローラと、を備え、
    前記第１のメモリコントローラは、
    第１の電圧ドメインにおいて動作するコマンドキュー及びアービタであって、前記コマンドキューは、第１のメモリチャネルに対するメモリアクセス要求を受信し、前記アービタは、前記第１のメモリチャネルを介して送信するためのエントリを前記コマンドキューから選択する、コマンドキュー及びアービタと、
    第２の電圧ドメインにおいて動作するＤＲＡＭ物理層インターフェース（ＤＲＡＭ ＰＨＹ）であって、前記第１のメモリコントローラを、前記第１のメモリチャネルに関連付けられたＤＲＡＭメモリに結合するためのＤＲＡＭ ＰＨＹと、
    第１の電力状態コマンドに応じて、オンチップＲＡＭメモリに記憶するための構成及び状態データを提供するローカル電力状態コントローラと、
    前記第１の電圧ドメインから前記ＤＲＡＭ ＰＨＹを分離するように動作可能な分離セルと、を備え、
    前記ローカル電力状態コントローラは、前記第１の電力状態コマンドに応じて、前記分離セルが前記第１の電圧ドメインから前記ＤＲＡＭ ＰＨＹを分離する準備ができていることを示す信号を提供する、
    データ処理システム。
  15. 前記ローカル電力状態コントローラは、前記第１の電力状態コマンドに応じて、前記第１のメモリコントローラを電源切断状態に入らせ、前記ＤＲＡＭ ＰＨＹを、前記第１のメモリコントローラが前記電源切断状態にある間に前記第２の電圧ドメインが給電される低電力状態に維持する、
    請求項１４のデータ処理システム。
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