JP7566700B2 - 半導体装置 - Google Patents

Description

実施形態は、半導体装置に関する。

２つの電圧の高さを比較し、当該比較した結果に基づく信号を出力するための半導体装置が知られている。

特開２０００－３４１０９７号公報 特開２０１３－１４１１１３号公報 特開２０１６－０２７３３６号公報

消費電力の増加を抑制しつつ、チップサイズの増加を抑制する。

実施形態の半導体装置は、第１電圧が印加される第１端と、第１ノードに電気的に接続される第２端及びゲートと、を有する第１スイッチ素子と、第２電圧が印加される第１端と、上記第１ノードに電気的に接続される第２端及びゲートと、を有する第２スイッチ素子と、上記第２電圧が印加される第１端と、第２ノードに電気的に接続される第２端と、上記第１ノードに接続されるゲートと、を有する第３スイッチ素子と、上記第１ノードに電気的に接続される第１電流源と、上記第２ノードに電気的に接続される第１素子と、上記第２ノードに接続されるゲートを有する第４スイッチ素子と、上記第４スイッチ素子の第１端に電気的に接続され、上記第２ノードの電圧に基づく信号を出力する第１端子と、を備える。

実施形態に係る半導体装置の構成の一例を説明するための回路図。 第１変形例に係る半導体装置の構成の一例を説明するための回路図。 第２変形例に係る半導体装置の構成の一例を説明するための回路図。 第３変形例に係る半導体装置の構成の一例を説明するための回路図。 第４変形例に係る半導体装置の構成の一例を説明するための回路図。 第５変形例に係る半導体装置の構成の一例を説明するための回路図。 第６変形例に係る半導体装置の構成の一例を説明するための回路図。 第７変形例に係る半導体装置の構成の一例を説明するための回路図。

以下に、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１． 実施形態
実施形態に係る半導体装置について説明する。

１．１ 構成
実施形態に係る半導体装置の構成について説明する。

１．１．１ 半導体装置の全体構成
実施形態に係る半導体装置の構成について、図１を用いて説明する。図１は、実施形態に係る半導体装置の構成の一例を説明するための回路図である。

半導体装置１は、例えば、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップである。半導体装置１は、電流源１０及び比較部１１を含む。電流源１０及び比較部１１は、１つの基板の上面上に設けられる。また、半導体装置１は、端子ＰＶＤＤ、ＰＶ１、ＰＶ２、及びＰＯＵＴを含む。端子ＰＶＤＤ、ＰＶ１、及びＰＶ２にはそれぞれ、半導体装置１の外部の電源（図示せず）から電圧ＶＤＤ、Ｖ１、Ｖ２が印加される。端子ＰＯＵＴからは、半導体装置１の外部の負荷２に信号Ｓが出力される。電圧ＶＤＤは、半導体装置１の駆動に使用される電圧である。電圧Ｖ１及びＶ２は、半導体装置１内における比較対象の電圧である。信号Ｓは、電圧Ｖ１及びＶ２の比較結果に基づく信号である。

比較部１１は、電圧Ｖ１及びＶ２の高さを比較する回路である。

電流源１０は、電圧ＶＤＤに基づく電流を、比較部１１に供給する回路である。

１．１．２ 半導体装置の回路の構成
実施形態に係る半導体装置１の回路の構成について、引き続き図１を用いて説明する。

１．１．２．１ 電流源
まず、電流源１０の回路の構成について説明する。

電流源１０は、スイッチ素子Ｑｓ１及びＱｓ２、並びに抵抗Ｒｓ１を含む。スイッチ素子Ｑｓ１は、Ｐチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。スイッチ素子Ｑｓ２は、Ｎチャネル型のＭＯＳＦＥＴである。

スイッチ素子Ｑｓ１のソースには、端子ＰＶＤＤを介して電圧ＶＤＤが印加される。スイッチ素子Ｑｓ１のドレイン及びゲートは、ノードＮ１に接続される。スイッチ素子Ｑｓ１には、電圧ＶＤＤに基づく電流が流れる。

抵抗Ｒｓ１の第１端は、ノードＮ１に接続される。抵抗Ｒｓ１の第２端は、ノードＮ２に接続される。

スイッチ素子Ｑｓ２のドレイン及びゲートは、ノードＮ２に接続される。スイッチ素子Ｑｓ２のソースは、接地される。スイッチ素子Ｑｓ２には、スイッチ素子Ｑｓ１を流れる電流が抵抗Ｒｓ１を介して供給される。すなわち、スイッチ素子Ｑｓ２に流れる電流は、電圧ＶＤＤに基づく。

１．１．２．２ 比較部
次に、実施形態に係る比較部１１の構成について説明する。

比較部１１は、スイッチ素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、及びＱ６、抵抗Ｒ１、並びにダイオードＤ１及びＤ２を含む。スイッチ素子Ｑ１、Ｑ２、Ｑ４、及びＱ５は、Ｐチャネル型のＭＯＳＦＥＴである。スイッチ素子Ｑ３及びＱ６は、Ｎチャネル型のＭＯＳＦＥＴである。

スイッチ素子Ｑ１のソースには、端子ＰＶ１を介して電圧Ｖ１が印加される。スイッチ素子Ｑ１のドレイン及びゲートは、ダイオードＤ１に共通に接続される。すなわち、ダイオード接続されたスイッチ素子Ｑ１が、端子ＰＶ１とダイオードＤ１との間に設けられる。これにより、スイッチ素子Ｑ１は飽和領域で動作し、スイッチ素子Ｑ１には、電流Ｉ１が流れる。

ダイオードＤ１のアノードは、スイッチ素子Ｑ１のドレイン及びゲートに接続される。ダイオードＤ１のカソードは、ノードＮ３に接続される。

スイッチ素子Ｑ２のソースには、端子ＰＶ２を介して電圧Ｖ２が印加される。スイッチ素子Ｑ２のドレイン及びゲートは、ノードＮ４に共通に接続される。すなわち、ダイオード接続されたスイッチ素子Ｑ２が、端子ＰＶ２とノードＮ４との間に設けられる。これにより、スイッチ素子Ｑ２は飽和領域で動作し、スイッチ素子Ｑ２には、電流Ｉ２が流れる。スイッチ素子Ｑ２のゲート長及びチャネル幅、並びに電流－電圧特性はそれぞれ、スイッチ素子Ｑ１のゲート長及びチャネル幅、並びに電流－電圧特性と同等である。

ダイオードＤ２のアノードは、ノードＮ４に接続される。ダイオードＤ２のカソードは、ノードＮ３に接続される。ダイオードＤ２の電流－電圧特性は、ダイオードＤ１の電流－電圧特性と同等である。

スイッチ素子Ｑ３は、電流源１０のスイッチ素子Ｑｓ２とカレントミラー回路を構成する。スイッチ素子Ｑ３のドレインは、ノードＮ３に接続される。スイッチ素子Ｑ３のソースは、接地される。スイッチ素子Ｑ３のゲートは、ノードＮ２を介して電流源１０に接続される。スイッチ素子Ｑ３には、電流源１０の働きにより、定電流ＩＳが流れる。定電流ＩＳは、電流Ｉ１及びＩ２の和である。

スイッチ素子Ｑ４は、スイッチ素子Ｑ２とカレントミラー回路を構成する。すなわち、スイッチ素子Ｑ４のソースは、端子ＰＶ２に接続される。スイッチ素子Ｑ４のドレインは、ノードＮ５に接続される。スイッチ素子Ｑ４のゲートは、ノードＮ４に接続される。スイッチ素子Ｑ４には、電流ＩＭが流れる。ここで、スイッチ素子Ｑ４のゲート長及びチャネル幅、並びに電流－電圧特性はそれぞれ、スイッチ素子Ｑ２のゲート長及びチャネル幅、並びに電流－電圧特性と同等である。これにより、電流ＩＭは、電流Ｉ２のミラー電流になる。

スイッチ素子Ｑ５は、電流源１０のスイッチ素子Ｑｓ１とカレントミラー回路を構成する。すなわち、スイッチ素子Ｑ５のソースには、端子ＰＶＤＤを介して電圧ＶＤＤが印加される。スイッチ素子Ｑ５のドレインは、端子ＰＯＵＴに接続される。スイッチ素子Ｑ５のゲートは、ノードＮ１を介して電流源１０に接続される。スイッチ素子Ｑ５には、電流源１０の働きにより、定電流が流れる。

スイッチ素子Ｑ６のドレインは、端子ＰＯＵＴに接続される。スイッチ素子Ｑ６のソースは接地される。スイッチ素子Ｑ６のゲートはノードＮ５に接続される。スイッチ素子Ｑ６の閾値電圧は、電流ＩＭが定電流ＩＳの半分である場合のノードＮ５の電圧と同等である。すなわち、電流ＩＭが定電流ＩＳの半分以上である場合に、スイッチ素子Ｑ６はオン状態となる。また、電流ＩＭが定電流ＩＳの半分よりも小さい場合に、スイッチ素子Ｑ６はオフ状態となる。

抵抗Ｒ１の第１端は、ノードＮ５に接続される。抵抗Ｒ１の第２端は、接地される。

なお、スイッチ素子Ｑ３に流れる定電流ＩＳは、電流Ｉ１が定電流ＩＳとほとんど等しい場合（電流Ｉ２がほとんど流れない場合）におけるスイッチ素子Ｑ１のゲート－ソース間の電圧が、スイッチ素子Ｑ１の定格電圧ＲＶＧＳ１よりも低くなるような電流である。また、定電流ＩＳは、電流Ｉ２が定電流ＩＳとほとんど等しい場合（電流Ｉ１がほとんど流れない場合）におけるスイッチ素子Ｑ２のゲート－ソース間の電圧が、スイッチ素子Ｑ２の定格電圧ＲＶＧＳ２よりも低くなるような電流である。半導体装置１は、このような定電流ＩＳがスイッチ素子Ｑ３に流れるように構成される。

１．２ 動作
実施形態に係る半導体装置１を用いた動作について説明する。

半導体装置１を用いた動作において、端子ＰＶＤＤに電圧ＶＤＤが印加される。これにより、比較部１１のスイッチ素子Ｑ３及びＱ５には、それぞれ電圧ＶＤＤに基づく定電流が流れる。

また、端子ＰＶ１及びＰＶ２には、それぞれ電圧Ｖ１及びＶ２が印加される。これにより、スイッチ素子Ｑ１及びＱ２にそれぞれ、電流Ｉ１及びＩ２が流れる。

電圧Ｖ１が電圧Ｖ２よりも高い場合には、電流Ｉ１は定電流ＩＳの半分（ＩＳ／２）よりも大きくなり、電流Ｉ２は定電流ＩＳの半分よりも小さくなる。また、電圧Ｖ１が電圧Ｖ２以下である場合には、電流Ｉ１は定電流ＩＳの半分以下になり、電流Ｉ２は定電流ＩＳの半分以上になる。

スイッチ素子Ｑ２及びＱ４を含むカレントミラー回路の働きにより、スイッチ素子Ｑ４には、電流Ｉ２と等しい電流ＩＭが流れる。すなわち、電圧Ｖ１が電圧Ｖ２よりも高い場合には、電流ＩＭは定電流ＩＳの半分よりも小さくなる。また、電圧Ｖ１が電圧Ｖ２以下である場合には、電流ＩＭは、定電流ＩＳの半分以上となる。

上述の通り、ノードＮ５の電圧は、電流ＩＭが定電流ＩＳの半分となる場合にスイッチ素子Ｑ６の閾値電圧と等しくなるように構成される。これにより、電圧Ｖ１が電圧Ｖ２よりも高い場合には、スイッチ素子Ｑ６はオフ状態になる。このため、端子ＰＯＵＴには、スイッチ素子Ｑ５を介して電圧ＶＤＤが供給され、端子ＰＯＵＴから“Ｈ”レベルの信号Ｓが出力される。また、電圧Ｖ１が電圧Ｖ２以下である場合には、スイッチ素子Ｑ６はオン状態となる。このため、端子ＰＯＵＴは、スイッチ素子Ｑ６を介して接地され、端子ＰＯＵＴから、“Ｌ”レベルの信号Ｓが出力される。

１．３ 本実施形態に係る効果
実施形態によれば、消費電力の増加を抑制しつつ、チップサイズの増加を抑制することができる。実施形態の効果について、以下に説明する。

実施形態に係る半導体装置１は、電圧Ｖ１が印加されるソースと、ノードＮ３に接続されるドレイン及びゲートとを有するスイッチ素子Ｑ１、電圧Ｖ２が印加されるソースと、ノードＮ３に接続されるドレイン及びゲートとを有するスイッチ素子Ｑ２、並びにノードＮ３に接続されるドレインを有するスイッチ素子Ｑ３を備える。このような構成により、電流Ｉ１及びＩ２の各々を、定電流ＩＳ以下に抑制できる。このため、電圧Ｖ１及びＶ２の高さにかかわらず、スイッチ素子Ｑ１及びＱ２のゲート－ソース間の電圧の上限値を定電流ＩＳに基づいて設定できる。このため、抵抗等の素子を用いて電圧Ｖ１及びＶ２を分圧する等の手段を用いることなく、スイッチ素子Ｑ１及びＱ２のゲート－ソース間の電圧の上昇を抑制できる。したがって、抵抗等の素子を用いる場合よりも、消費電力の増加を抑制すると共に、素子の増加によるチップサイズの増加を抑制することができる。

補足すると、スイッチ素子に流れる電流に対応するスイッチ素子のゲート－ソース間の電圧が一意に定まらない場合に、スイッチ素子のゲート－ソース間の電圧がスイッチ素子の定格電圧を超えてしまうことで、スイッチ素子が破壊される可能性がある。このような事象を回避する手法の一つとして、例えばスイッチ素子のゲート又はソースに印加される電圧を分圧するための抵抗等の素子を設けることにより、スイッチ素子に印加される電圧を低減する手法が知られている。しかしながら、当該手法によれば、半導体装置に含まれる素子の数の増加により、半導体装置の消費電力、及びチップサイズが増加してしまう可能性がある。

実施形態によれば、スイッチ素子Ｑ１及びＱ２のソースに印加される電圧Ｖ１及びＶ２の高さによらず、スイッチ素子Ｑ１及びＱ２のゲート－ソース間の電圧の上限値をそれぞれ、スイッチ素子の定格電圧ＲＶＧＳ１及びＲＶＧＳ２よりも低い範囲に抑制することができる。これにより、半導体装置１は、比較対象となる電圧を分圧する等の手段を含まなくても、スイッチ素子Ｑ１及びＱ２の破壊を抑制することができる。このため、抵抗等の素子の増加が抑制される。したがって、半導体装置１の消費電力の増加を抑制しつつ、チップサイズの増加を抑制することができる。

また、スイッチ素子のゲート又はソースに印加される電圧を分圧するための抵抗等の素子を含む場合には、半導体装置は、消費電流の増加を抑制するために、例えば抵抗値の大きな抵抗を備える。しかしながら、一般的に、抵抗値の増加に伴って抵抗のサイズも増加するため、チップサイズが増加してしまう。このため、消費電流の増加の抑制と、チップサイズの増加の抑制とがトレードオフの関係となってしまう。実施形態によれば、抵抗の増加を抑制することができるため、抵抗のサイズに依存する消費電流の増加を抑制しつつ、チップサイズの増加を抑制することができる。

また、スイッチ素子のゲート又はソースに印加される電圧を分圧するための抵抗を含む場合には、半導体装置は、抵抗の温度特性により、温度に依存して消費電流が増加してしまう可能性がある。実施形態によれば、抵抗の増加を抑制することができるため、温度に依存した消費電流の増加を抑制することもできる。

また、実施形態によれば、半導体装置１は、スイッチ素子Ｑ１のドレイン及びゲートに接続されたアノードと、ノードＮ３に接続されたカソードと、を有するダイオードＤ１、及びスイッチ素子Ｑ２のドレイン及びゲートに接続されたアノードと、ノードＮ３に接続されたカソードと、を有するダイオードＤ２を備える。すなわち、スイッチ素子Ｑ１とノードＮ３との間において、電流は、ダイオードＤ１を介して、スイッチ素子Ｑ１からノードＮ３の方向に流れる。また、スイッチ素子Ｑ２とノードＮ３との間において、電流は、ダイオードＤ２を介して、スイッチ素子Ｑ２側からノードＮ３の方向に流れる。したがって、ノードＮ３から電圧Ｖ１の電圧源への電流の逆流、及びノードＮ３から電圧Ｖ２の電圧源への電流の逆流を抑制することができる。

補足すると、Ｐチャネル型のスイッチ素子において、ドレインとソースとの間には、ボディダイオードが存在する。ボディダイオードのアノードは、対応するスイッチ素子のドレインに接続される。ボディダイオードのカソードは、対応するスイッチ素子のソースに接続される。これにより、スイッチ素子のドレイン側に電流が供給される場合に、スイッチ素子のボディダイオードを介してスイッチ素子のドレイン側からソース側へ、電流が流れる（逆流する）可能性がある。実施形態によれば、ダイオードＤ１及びＤ２は、それぞれ、ノードＮ３からスイッチ素子Ｑ１のドレインへの電流の供給、及びノードＮ３からスイッチ素子Ｑ２のドレインへの電流の供給を抑制することができる。したがって、スイッチ素子Ｑ１のボディダイオードを介した電流の逆流、及びスイッチ素子Ｑ２のボディダイオードを介した電流の逆流を抑制することができる。

２． 変形例
なお、上述の実施形態は、種々の変形が可能である。

以下に、変形例に係る半導体装置について説明する。以下では、変形例に係る半導体装置の構成及び動作について、実施形態に係る半導体装置と相違する点を中心に説明する。変形例に係る半導体装置によっても、実施形態と同様の効果が奏される。

２．１ 第１変形例
上述の実施形態では、スイッチ素子Ｑ１を介した電流の逆流、及びスイッチ素子Ｑ２を介した電流の逆流を抑制するためにダイオードＤ１及びＤ２が設けられる例を示したが、これに限られない。例えば、ダイオードＤ１及びＤ２の代わりにスイッチ素子を含む構成により、電圧Ｖ１の電圧源、及び電圧Ｖ２の電圧源への電流の逆流を抑制してもよい。

第１変形例に係る半導体装置１の構成について、図２を用いて説明する。図２は、第１変形例に係る半導体装置１の構成の一例を説明するための回路図である。なお、第１変形例に係る半導体装置１の電流源１０の構成は、実施形態と同等であるため、その説明を省略する。以下では、第１変形例に係る比較部１１の構成のうち、実施形態に係る比較部１１の構成とは異なる構成について、主に説明する。

第１変形例に係る比較部１１は、スイッチ素子Ｑ７、Ｑ８、及びＱ９を含む。スイッチ素子Ｑ７、Ｑ８、及びＱ９は、Ｐチャネル型のＭＯＳＦＥＴである。

スイッチ素子Ｑ１のドレインは、スイッチ素子Ｑ７に接続される。スイッチ素子Ｑ１のゲートは、ノードＮ３に接続される。

スイッチ素子Ｑ２のドレインは、スイッチ素子Ｑ８に接続される。スイッチ素子Ｑ２のゲートは、ノードＮ３に接続される。

スイッチ素子Ｑ４のゲートは、ノードＮ３に接続される。スイッチ素子Ｑ４のドレインは、スイッチ素子Ｑ９に接続される。

スイッチ素子Ｑ７のドレインは、スイッチ素子Ｑ１のドレインに接続される。スイッチ素子Ｑ７のソース及びゲートは、ノードＮ３に接続される。

スイッチ素子Ｑ８のドレインは、スイッチ素子Ｑ２のドレインに接続される。スイッチ素子Ｑ８のソース及びゲートは、ノードＮ３に接続される。

スイッチ素子Ｑ９のドレインは、スイッチ素子Ｑ４のドレインに接続される。スイッチ素子Ｑ９のソースは、ノードＮ５に接続される。スイッチ素子Ｑ９のゲートは、ノードＮ３に接続される。

その他の構成は、ダイオードＤ１及びＤ２を含まないことを除き、実施形態に係る比較部１１の構成と実質的に同等である。

第１変形例に係る動作は、実施形態に係る動作と実質的に同等であるため、その説明を省略する。

第１変形例によれば、スイッチ素子Ｑ７は、端子ＰＶ１とノードＮ３との間の電流経路において、スイッチ素子Ｑ７のボディダイオードの向きがスイッチ素子Ｑ１のボディダイオードの向きと異なるように配置される。また、スイッチ素子Ｑ８は、端子ＰＶ２とノードＮ３との間の電流経路において、スイッチ素子Ｑ８のボディダイオードの向きがスイッチ素子Ｑ２のボディダイオードの向きと対向するように配置される。また、スイッチ素子Ｑ９は、端子ＰＶ２とノードＮ５との間の電流経路において、スイッチ素子Ｑ９のボディダイオードの向きがスイッチ素子Ｑ４のボディダイオードの向きと異なるように配置される。このような構成によっても、実施形態と同等に電圧Ｖ１の電圧源、又は電圧Ｖ２の電圧源への、電流の逆流を抑制することができる。

また、第１変形例によれば、ダイオードの順方向電圧による電圧降下を抑制することができる。これにより、例えばノードＮ３の電圧の低下を抑制し、ダイオードを含む場合と比較して、定電流ＩＳを大きくすることができる。したがって、比較部１１の信頼性の低下を抑制することができる。

２．２ 第２変形例
第１変形例では、スイッチ素子Ｑ１のドレイン、スイッチ素子Ｑ２のドレイン、及びスイッチ素子Ｑ４のドレインがそれぞれ、対応するスイッチ素子のドレインに接続される場合を示したが、これに限られるものではない。比較部１１は、スイッチ素子Ｑ１のソース、スイッチ素子Ｑ２のソース、及びスイッチ素子Ｑ４のソースがそれぞれ、対応するスイッチ素子のソースに接続されるように構成されてもよい。

第２変形例に係る半導体装置１の構成について、図３を用いて説明する。図３は、第２変形例に係る半導体装置１の構成の一例を説明するための回路図である。なお、第２変形例に係る半導体装置１の電流源１０の構成は、実施形態と同等であるため、その説明を省略する。以下では、第２変形例に係る比較部１１の構成のうち、実施形態に係る比較部１１の構成とは異なる構成について、主に説明する。

第２変形例に係る比較部１１は、スイッチ素子Ｑ１０、Ｑ１１、及びＱ１２を含む。スイッチ素子Ｑ１０、Ｑ１１、及びＱ１２は、Ｐチャネル型のＭＯＳＦＥＴである。

スイッチ素子Ｑ１のソースは、スイッチ素子Ｑ１０に接続される。スイッチ素子Ｑ１のゲート及びドレインは、ノードＮ３に接続される。

スイッチ素子Ｑ２のソースは、スイッチ素子Ｑ１１に接続される。スイッチ素子Ｑ２のゲート及びドレインは、ノードＮ３に接続される。

スイッチ素子Ｑ４のソースは、スイッチ素子Ｑ１２に接続される。スイッチ素子Ｑ４のゲートは、ノードＮ３に接続される。スイッチ素子Ｑ４のドレインは、ノードＮ５に接続される。

スイッチ素子Ｑ１０のソースは、スイッチ素子Ｑ１のソースに接続される。スイッチ素子Ｑ１０のドレインは、端子ＰＶ１に接続される。スイッチ素子Ｑ１０のゲートは、ノードＮ３に接続される。

スイッチ素子Ｑ１１のソースは、スイッチ素子Ｑ２のソースに接続される。スイッチ素子Ｑ１１のドレインは、端子ＰＶ２に接続される。スイッチ素子Ｑ１１のゲートは、ノードＮ３に接続される。

スイッチ素子Ｑ１２のソースは、スイッチ素子Ｑ４のソースに接続される。スイッチ素子Ｑ１２のドレインは、端子ＰＶ２に接続される。スイッチ素子Ｑ１２のゲートは、ノードＮ３に接続される。

その他の構成は、ダイオードＤ１及びＤ２を含まないことを除き、実施形態に係る比較部１１の構成と実質的に同等である。

第２変形例に係る動作は、実施形態に係る動作、及び第１変形例に係る動作と実質的に同等であるため、その説明を省略する。

このような構成によっても、実施形態及び第１変形例と同等に、電圧Ｖ１の電圧源、又は電圧Ｖ２の電圧源への、電流の逆流を抑制することができる。また、第１変形例と同等に、比較部１１の信頼性の低下を抑制することができる。

２．３ 第３変形例
上述の実施形態では、スイッチ素子Ｑ２のゲート及びドレインと、スイッチ素子Ｑ４のゲートとが、それぞれ等電位になる場合を示したが、これに限られない。比較部１１は、スイッチ素子Ｑ４のゲートに加えて、スイッチ素子Ｑ４のドレインが、スイッチ素子Ｑ２のゲート及びドレインと等電位になるように制御する構成を含んでもよい。

第３変形例に係る半導体装置１の構成について、図４を用いて説明する。図４は、第３変形例に係る半導体装置１の構成の一例を説明するための回路図である。なお、第３変形例に係る半導体装置１の電流源１０の構成は、実施形態と同等であるため、その説明を省略する。以下では、第３変形例に係る比較部１１の構成のうち、実施形態に係る比較部１１の構成とは異なる構成について、主に説明する。

第３変形例に係る比較部１１は、オペアンプＡＭＰ及びスイッチ素子Ｑ１３を含む。スイッチ素子Ｑ１３は、Ｐチャネル型のＭＯＳＦＥＴである。

オペアンプＡＭＰの反転入力端子（－）は、ノードＮ６に接続される。ノードＮ６は、スイッチ素子Ｑ４のドレインに接続される。オペアンプＡＭＰの非反転入力端子（＋）は、ノードＮ４に接続される。オペアンプＡＭＰの出力端子は、スイッチ素子Ｑ１３に接続される。

スイッチ素子Ｑ１３のソースは、オペアンプのノードＮ６に接続される。スイッチ素子Ｑ１３のドレインは、ノードＮ５に接続される。スイッチ素子Ｑ１３のゲートは、オペアンプＡＭＰの出力端子に接続される。

上述の構成において、オペアンプＡＭＰは、非反転入力端子（＋）に印加されるノードＮ４の電圧と、反転入力端子（－）に印加されるノードＮ６の電圧とに基づいて、オペアンプＡＭＰの出力端子からの電圧の出力を制御する（スイッチ素子Ｑ１３の状態（オン状態及びオフ状態）を制御する）。これにより、オペアンプＡＭＰは、ノードＮ４の電圧と、ノードＮ６の電圧とが同等になるように制御する。

その他の構成は、実施形態に係る比較部１１の構成と実質的に同等である。

第３変形例に係る動作は、実施形態に係る動作と実質的に同等であるため、その説明を省略する。

第３変形例によれば、オペアンプＡＭＰは、ノードＮ４の電圧と、ノードＮ６の電圧とが同等になるように制御する。すなわち、スイッチ素子Ｑ２のドレインの電圧と、スイッチ素子Ｑ４のドレインの電圧とを同等にすることができる。これにより、スイッチ素子Ｑ２及びＱ４により構成されるカレントミラー回路において、比較部１１は、電流Ｉ２及びＩＭの誤差が大きくなることを抑制することができる。このため、誤った信号Ｓが出力されることを抑制することができる。

２．４ 第４変形例
上述の実施形態では、比較部１１が、負荷として抵抗Ｒ１を含む場合を示したが、これに限られない。比較部１１は、負荷として、抵抗Ｒ１の代わりにダイオードを含んでもよい。

第４変形例に係る半導体装置１の構成について、図５を用いて説明する。図５は、第４変形例に係る半導体装置１の構成の一例を説明するための回路図である。なお、第４変形例に係る半導体装置１の電流源１０の構成は、実施形態と同等であるため、その説明を省略する。以下では、第４変形例に係る比較部１１の構成のうち、実施形態に係る比較部１１の構成とは異なる構成について、主に説明する。

第４変形例に係る比較部１１は、ダイオードＤ３を含む。

ダイオードＤ３のアノードはノードＮ５に接続される。ダイオードＤ３のカソードは、接地される。

その他の構成は、抵抗Ｒ１を含まないことを除き、実施形態に係る比較部１１の構成と実質的に同等である。

第４変形例に係る動作は、実施形態に係る動作と実質的に同等であるため、その説明を省略する。

このような構成によっても、実施形態、第１変形例、第２変形例、及び第３変形例と同等の効果が奏される。

２．５ 第５変形例
上述の実施形態、第１変形例、第２変形例、第３変形例、及び第４変形例では、スイッチ素子Ｑ６の状態に応じて端子ＰＯＵＴから出力される信号Ｓが決定される場合を示した。しかしながら、これに限られない。端子ＰＯＵＴから出力される信号Ｓは、スイッチ素子Ｑ６の状態に加えて、スイッチ素子Ｑ５の状態に基づいて決定されてもよい。

第５変形例に係る半導体装置１の構成について、図６を用いて説明する。図６は、第５変形例に係る半導体装置１の構成の一例を説明するための回路図である。以下では、第５変形例に係る半導体装置１の構成のうち、実施形態に係る半導体装置１の構成とは異なる構成について、主に説明する。

第５変形例に係る比較部１１のスイッチ素子Ｑ５のゲートは、電流源１０の代わりに、ノードＮ５に接続される。スイッチ素子Ｑ５の閾値電圧の絶対値は、電流ＩＭが定電流ＩＳの半分である場合のノードＮ５の電圧と、電圧ＶＤＤとの間の差分の絶対値と同等である。すなわち、電流ＩＭが定電流ＩＳの半分よりも小さい場合に、スイッチ素子Ｑ５はオン状態となる。また、電流ＩＭが定電流ＩＳの半分以上である場合に、スイッチ素子Ｑ５はオフ状態となる。

その他の構成は、実施形態に係る比較部１１の構成と実質的に同等である。

次に、第５変形例に係る半導体装置１の動作について説明する。

第５変形例に係る半導体装置１は、例えば電圧Ｖ１が電圧Ｖ２よりも高い（電流ＩＭが定電流ＩＳの半分よりも小さい）場合には、スイッチ素子Ｑ５はオン状態となり、スイッチ素子Ｑ６はオフ状態となる。このため、端子ＰＯＵＴには、スイッチ素子Ｑ５を介して電圧ＶＤＤが供給され、端子ＰＯＵＴから“Ｈ”レベルの信号Ｓが出力される。また、電圧Ｖ１が電圧Ｖ２以下である（電流ＩＭが定電流ＩＳの半分以上である）場合に、スイッチ素子Ｑ５はオフ状態になり、スイッチ素子Ｑ６はオン状態となる。このため、端子ＰＯＵＴは、スイッチ素子Ｑ６を介して接地され、端子ＰＯＵＴから、“Ｌ”レベルの信号Ｓが出力される。

その他の動作は、実施形態に係る動作と同等である。

このような構成によっても、実施形態、第１変形例、第２変形例、第３変形例、及び第４変形例と同等の効果を奏することができる。

２．６ 第６変形例
上述の実施形態、第１変形例、第２変形例、第３変形例、第４変形例、及び第５変形例では、電圧Ｖ１及びＶ２の高さを比較する場合を示したが、これに限られない。半導体装置１は、例えば電圧ＶＤＤ及びＶ２の高さを比較するように構成されてもよい。すなわち、半導体装置は、電圧ＶＤＤを基準とした電圧Ｖ２の高さを判定する。

第６変形例に係る半導体装置１の構成について、図７を用いて説明する。図７は、第６変形例に係る半導体装置１の構成の一例を説明するための回路図である。なお、第６変形例に係る半導体装置１の電流源１０の構成は、実施形態と同等であるため、その説明を省略する。以下では、第６変形例に係る比較部１１の構成のうち、実施形態に係る比較部１１の構成とは異なる構成について、主に説明する。

第６変形例に係る比較部１１のスイッチ素子Ｑ１のソースは、スイッチ素子Ｑ５のソースとともに、電流源１０の端子ＰＶＤＤに接続される。これにより、スイッチ素子Ｑ１のソースには、実施形態における電圧Ｖ１の代わりに、電圧ＶＤＤが印加される。

その他の構成は、実施形態に係る比較部１１の構成と同等であるため、それらの説明を省略する。

次に、第６変形例に係る半導体装置１の動作について説明する。

第６変形例に係る半導体装置１の動作では、電圧ＶＤＤと電圧Ｖ２とを比較する。それ以外の動作は、実施形態に係る動作と実質的に同等である。

これにより、電圧Ｖ２が電圧ＶＤＤよりも低い場合には、端子ＰＯＵＴから“Ｈ”レベルの信号Ｓが出力される。また、電圧Ｖ２が電圧ＶＤＤ以上である場合には、端子ＰＯＵＴから、“Ｌ”レベルの信号Ｓが出力される。

このような構成によっても、実施形態、第１変形例、第２変形例、第３変形例、第４変形例、及び第５変形例と同等の効果を奏することができる。

２．７ 第７変形例
第６変形例では、半導体装置１が、電圧ＶＤＤ及びＶ２の高さを比較する場合を示したが、これに限られない。半導体装置１は、電圧Ｖ１及びＶＤＤの高さを比較するように構成されてもよい。すなわち、半導体装置は、電圧ＶＤＤを基準とした電圧Ｖ１の高さを判定する。

第７変形例に係る半導体装置１の構成について、図８を用いて説明する。図８は、第７変形例に係る半導体装置１の構成の一例を説明するための回路図である。なお、第７変形例に係る半導体装置１の電流源１０の構成は、実施形態と同等であるため、その説明を省略する。以下では、第７変形例に係る比較部１１の構成のうち、実施形態に係る比較部１１の構成とは異なる構成について、主に説明する。

第７変形例に係る比較部１１のスイッチ素子Ｑ２のソースは、電流源１０の端子ＰＶＤＤに接続される。これにより、スイッチ素子Ｑ２のソースには、実施形態における電圧Ｖ２の代わりに、電圧ＶＤＤが印加される。

その他の構成は、実施形態に係る比較部１１の構成と同等であるため、それらの説明を省略する。

次に、第７変形例に係る半導体装置１の動作について説明する。

第７変形例に係る半導体装置１の動作では、電圧Ｖ１と電圧ＶＤＤとを比較する。それ以外の動作は、実施形態に係る動作と実質的に同等である。

これにより、電圧Ｖ１が電圧ＶＤＤよりも高い場合には、端子ＰＯＵＴから“Ｈ”レベルの信号Ｓが出力される。また、電圧Ｖ１が電圧ＶＤＤ以下である場合には、端子ＰＯＵＴから、“Ｌ”レベルの信号Ｓが出力される。

このような構成によっても、実施形態、第１変形例、第２変形例、第３変形例、第４変形例、第５変形例、及び第６変形例と同等の効果を奏することができる。

３． その他
なお、上述の実施形態、及び第１変形例～第７変形例では、スイッチ素子Ｑ１、Ｑ２、及びＱ４のそれぞれの電流－電圧特性、並びにゲート長及びチャネル幅が、互いに同等である場合を例に説明したが、これに限られない。スイッチ素子Ｑ４の電流－電圧特性、並びにゲート長及びチャネル幅は、スイッチ素子Ｑ１及びＱ２のそれぞれの電流－電圧特性、並びにゲート長及びチャネル幅と異なっていてもよい。この場合、スイッチ素子Ｑ４に流れる電流ＩＭは、スイッチ素子Ｑ２に流れる電流Ｉ２の定数倍（等倍を除く）の大きさになる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体装置、２…負荷、１０…電流源、１１…比較部、Ｑ１～Ｑ１３、Ｑｓ１、Ｑｓ２…スイッチ素子、Ｄ１、Ｄ２、Ｄ３…ダイオード、ＰＶ１、ＰＶ２、ＰＶＤＤ、ＰＯＵＴ…端子、ＡＭＰ…オペアンプ、Ｒ１、Ｒｓ１…抵抗。

Claims (9)

1. 第１電圧が印加される第１端と、第１ノードに電気的に接続される第２端及びゲートと、を有する第１スイッチ素子と、
   前記第１電圧の比較対象とされる第２電圧が印加される第１端と、前記第１ノードに電気的に接続される第２端及びゲートと、を有する第２スイッチ素子と、
   前記第２電圧が印加される第１端と、第２ノードに電気的に接続される第２端と、前記第１ノードに接続されるゲートと、を有する第３スイッチ素子と、
   前記第１ノードに電気的に接続される第１電流源と、
   前記第２ノードに電気的に接続される第１素子と、
   前記第２ノードに接続されるゲートを有する第４スイッチ素子と、
   前記第４スイッチ素子の第１端に電気的に接続され、前記第２ノードの電圧に基づき、前記第１電圧と前記第２電圧の比較結果に応じた信号を出力する第１端子と、
   を備える、
   半導体装置。
2. 前記半導体装置は、
   前記第１スイッチ素子と前記第１ノードとの間に設けられ、前記第１スイッチ素子の第２端及びゲートに接続されるアノードと、前記第１ノードに接続されるカソードと、を有する第１ダイオードと、
   前記第２スイッチ素子と前記第１ノードとの間に設けられ、前記第２スイッチ素子の第２端及びゲート、並びに前記第３スイッチ素子のゲートに接続されるアノードと、前記第１ノードに接続されるカソードと、を有する第２ダイオードと、
   をさらに備える、
   請求項１記載の半導体装置。
3. 前記第１スイッチ素子の第１端はソースであり、前記第１スイッチ素子の第２端はドレインであり、
   前記第２スイッチ素子の第１端はソースであり、前記第２スイッチ素子の第２端はドレインであり、
   前記第３スイッチ素子の第１端はソースであり、前記第３スイッチ素子の第２端はドレインである、
   請求項１記載の半導体装置。
4. 前記半導体装置は、
   前記第１スイッチ素子と前記第１ノードとの間に設けられ、前記第１スイッチ素子のドレインに接続されるドレインと、前記第１スイッチ素子のゲートとともに、前記第１ノードに接続されるソース及びゲートと、を有する第５スイッチ素子と、
   前記第２スイッチ素子と前記第１ノードとの間に設けられ、前記第２スイッチ素子のドレインに接続されるドレインと、前記第２スイッチ素子のゲートとともに、前記第１ノードに接続されるソース及びゲートと、を有する第６スイッチ素子と、
   前記第３スイッチ素子と前記第２ノードとの間に設けられ、前記第３スイッチ素子のドレインに接続されるドレインと、前記第３スイッチ素子のゲートとともに、前記第１ノードに接続されるゲートと、前記第２ノードに接続されるソースを有する第７スイッチ素子と、
   をさらに備える、
   請求項３記載の半導体装置。
5. 前記半導体装置は、
   前記第１スイッチ素子のソースに接続されるソースと、前記第１スイッチ素子のゲートとともに、前記第１ノードに接続されるゲートと、前記第１電圧が印加されるドレインと、を有する第８スイッチ素子と、
   前記第２スイッチ素子のソースに接続されるソースと、前記第２スイッチ素子のゲートとともに、前記第１ノードに接続されるゲートと、前記第２電圧が印加されるドレインと、を有する第９スイッチ素子と、
   前記第３スイッチ素子のソースに接続されるソースと、前記第３スイッチ素子のゲートとともに、前記第１ノードに接続されるゲートと、前記第２電圧が印加されるドレインを有する第１０スイッチ素子と、
   をさらに備える、
   請求項３記載の半導体装置。
6. 前記半導体装置は、
   前記第３スイッチ素子の第２端に接続される第１端と、ゲートと、前記第２ノードに接続される第２端と、を有する第１１スイッチ素子と、
   前記第３スイッチ素子の第２端、及び前記第１１スイッチ素子の第１端に接続される反転入力端子と、前記第１ノードに接続される非反転入力端子と、前記第１１スイッチ素子のゲートに接続される出力端子と、を有するオペアンプと、
   をさらに備える、
   請求項１記載の半導体装置。
7. 前記半導体装置は、
   第３電圧が印加される第１端と、ゲートと、前記第１端子に接続される第２端と、を有する第１２スイッチ素子、
   を含む、
   請求項１記載の半導体装置。
8. 前記第１２スイッチ素子のゲートは、前記第２ノードに接続される、
   請求項７記載の半導体装置。
9. 前記第１スイッチ素子の第１端、又は前記第２スイッチ素子の第１端は、前記第１２スイッチ素子の第１端に接続される、
   請求項７記載の半導体装置。