JP7484785B2

JP7484785B2 - 窒化物半導体装置及び窒化物半導体装置の製造方法

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Publication number: JP7484785B2
Application number: JP2021054673A
Authority: JP
Inventors: 淳二小谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2021-03-29
Filing date: 2021-03-29
Publication date: 2024-05-16
Anticipated expiration: 2041-03-29
Also published as: JP2022152049A

Description

本開示は、窒化物半導体装置及び窒化物半導体装置の製造方法に関する。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮをチャネル層、ＡｌＧａＮをバリア層として用いたＡｌＧａＮ／ＧａＮ－ＨＥＭＴが注目されている。

ＧａＮ系ＨＥＭＴにおいて、電流コラプスを抑制することを目的とした技術が提案されている。

特開２０１２－２４８５７０号公報特開２０１７－８５０５７号公報

しかしながら、近年では動作周波数及び動作電圧が高くなってきており、従来の技術によっても十分に電流コラプスを抑制することは困難である。

本開示の目的は、電流コラプスを抑制することができる窒化物半導体装置及び窒化物半導体装置の製造方法を提供することにある。

本開示の一形態によれば、電子走行層と、前記電子走行層の上に設けられ、第１バンドギャップを備えた電子供給層と、前記電子供給層の上に設けられ、第２バンドギャップを備えた第１バリア層と、前記第１バリア層の上に設けられ、第３バンドギャップを備えた量子井戸層と、前記量子井戸層の上に設けられ、第４バンドギャップを備えた第２バリア層と、前記第２バリア層の上に設けられた絶縁層と、を有し、前記第２バンドギャップは、前記第１バンドギャップよりも大きく、前記第４バンドギャップは、前記第２バンドギャップ以上であり、前記第３バンドギャップは、前記第２バンドギャップ及び前記第４バンドギャップよりも小さく、前記第１バリア層は、前記第２バリア層よりも薄い窒化物半導体装置が提供される。

本開示によれば、電流コラプスを抑制することができる。

第１実施形態に係る窒化物半導体装置の構造を示す断面図である。第１実施形態に係る窒化物半導体装置のバンド構造を示す図である。第１実施形態に係る窒化物半導体装置の作用効果を示す断面図である。第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その１）である。第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その２）である。第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その３）である。第１例についてのシミュレーションの結果を示す図である。第２例についてのシミュレーションの結果を示す図である。第２実施形態に係るディスクリートパッケージを示す図である。第３実施形態に係るＰＦＣ回路を示す結線図である。第４実施形態に係る電源装置を示す結線図である。第５実施形態に係る増幅器を示す結線図である。

以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

（第１実施形態）
まず、第１実施形態について説明する。第１実施形態は、ＧａＮ系ＨＥＭＴを含む窒化物半導体装置に関する。図１は、第１実施形態に係る窒化物半導体装置の構造を示す断面図である。図２は、第１実施形態に係る窒化物半導体装置のバンド構造を示す図である。

第１実施形態に係る窒化物半導体装置１００は、図１に示すように、基板１１０と、基板１１０上に設けられた窒化物半導体の半導体積層構造体１２０とを有する。半導体積層構造体１２０は、例えば、初期層１２１と、バッファ層１２２と、電子走行層１２３と、電子供給層１２４と、キャップ層１２５とを有する。

基板１１０は、例えば上面が（１１１）面であるＳｉ基板である。初期層１２１は基板１１０の上に設けられている。初期層１２１は、例えば厚さが１００ｎｍ～２００ｎｍのＡｌＮ層である。バッファ層１２２は初期層１２１の上に設けられている。バッファ層１２２は、例えば厚さが４００ｎｍ～６００ｎｍのＡｌ_ｘ４Ｇａ_１－ｘ４Ｎ層である。バッファ層１２２のＡｌ組成ｘ４は、例えばバッファ層１２２の下面で０．２、上面で０．８であり、下面から上面にかけて段階的に高くなっている。電子走行層１２３はバッファ層１２２の上に設けられている。電子走行層１２３は、例えば厚さが１００ｎｍ～１０００ｎｍで不純物の意図的なドーピングが行われていないＧａＮ層（ｉ－ＧａＮ層）である。電子供給層１２４は電子走行層１２３の上に設けられている。電子供給層１２４は、例えば厚さが２０ｎｍ～１００ｎｍのｎ型のＡｌ_ｘ５Ｇａ_１－ｘ５Ｎ層（ｎ－ＡｌＧａＮ層）である。電子供給層１２４のＡｌ組成ｘ５は、例えば０．２～０．３である。電子供給層１２４には、例えばＳｉが５×１０^１８ｃｍ^－３程度の濃度でドーピングされている。電子供給層１２４は第１バンドギャップを備える。

キャップ層１２５は電子供給層１２４の上に設けられている。キャップ層１２５は、第１バリア層１２６と、量子井戸層１２７と、第２バリア層１２８とを有する。

第１バリア層１２６は、電子供給層１２４の上に設けられている。第１バリア層１２６は、例えばＩｎ_ｙ１Ａｌ_ｘ１Ｇａ_{１－ｘ１－ｙ１}Ｎ（０．２０≦ｘ１≦１．００、０．００≦ｙ１≦０．１５）から構成される。第１バリア層１２６は第２バンドギャップを備え、第１バリア層１２６の第２バンドギャップは電子供給層１２４の第１バンドギャップよりも大きい。第１バリア層１２６の厚さは、例えば１ｎｍ～５ｎｍ程度である。第１バリア層１２６にＳｉ等のｎ型不純物がドーピングされていてもよい。

量子井戸層１２７は、第１バリア層１２６の上に設けられている。量子井戸層１２７は、例えばＩｎ_ｙ３Ａｌ_ｘ３Ｇａ_{１－ｘ３－ｙ３}Ｎ（０．００≦ｘ３≦０．３０、０．００≦ｙ３≦０．８０）から構成される。量子井戸層１２７は第３バンドギャップを備え、量子井戸層１２７の第３バンドギャップは第１バリア層１２６の第２バンドギャップよりも小さい。量子井戸層１２７の厚さは、例えば１ｎｍ～１０ｎｍ程度である。量子井戸層１２７にＳｉ等のｎ型不純物がドーピングされていてもよい。

第２バリア層１２８は、量子井戸層１２７の上に設けられている。第２バリア層１２８は、例えばＩｎ_ｙ２Ａｌ_ｘ２Ｇａ_{１－ｘ２－ｙ２}Ｎ（０．４０≦ｘ２≦１．００、０．００≦ｙ２≦０．１５、ｘ１≦ｘ２）から構成される。第２バリア層１２８は第４バンドギャップを備え、第２バリア層１２８の第４バンドギャップは第１バリア層１２６の第２バンドギャップ以上である。好ましくは、第４バンドギャップは第２バンドギャップよりも大きい。第１バリア層１２６は第２バリア層１２８よりも薄い。第２バリア層１２８の厚さは、例えば１ｎｍ～１０ｎｍ程度である。第２バリア層１２８にＳｉ等のｎ型不純物がドーピングされていてもよい。

半導体積層構造体１２０に、素子領域を画定する素子分離領域が形成されており、素子領域内において、キャップ層１２５及び電子供給層１２４にソース用のリセス１６０ｓ及びドレイン用のリセス１６０ｄが形成されている。リセス１６０ｓ及び１６０ｄは、キャップ層１２５の上面から電子供給層１２４の厚さ方向の途中にかけて形成されている。リセス１６０ｓ内にソース電極１ｓが形成され、リセス１６０ｄ内にドレイン電極１ｄが形成されている。キャップ層１２５上に、ソース電極１ｓ及びドレイン電極１ｄを覆う絶縁層１７０が形成されている。ソース電極１ｓとドレイン電極１ｄとの間において、絶縁層１７０の上にゲート電極１ｇが形成されている。

ソース電極１ｓ及びドレイン電極１ｄは、例えば厚さが５０ｎｍ～１５０ｎｍのＴｉ膜及びその上の厚さが１００ｎｍ～５００ｎｍのＡｌ膜を含む。ゲート電極１ｇは、例えば厚さが１０ｎｍ～５０ｎｍのＮｉ膜及びその上の厚さが３００ｎｍ～５００ｎｍのＡｕ膜を含む。絶縁層１７０は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物の膜であり、好ましくはＳｉ窒化物（ＳｉＮ）の膜である。絶縁層１７０の厚さは、例えば２ｎｍ～５００ｎｍであり、好ましくは１００ｎｍ程度である。

ここで、窒化物半導体装置１００の作用効果について説明する。図３は、第１実施形態に係る窒化物半導体装置の作用効果を示す断面図である。

窒化物半導体装置１００においては、電子走行層１２３の電子供給層１２４との界面近傍に二次元電子ガス（２ＤＥＧ）１３１が生成される。オン状態では、２ＤＥＧ１３１を介してソース電極１ｓからドレイン電極１ｄに向けて電子１３２が移動する。そして、ソース電極１ｓとドレイン電極１ｄとの間の電位差が大きくなると、ゲート電極１ｇとドレイン電極１ｄとの間で、絶縁層１７０側に移動できる程度に大きなエネルギーを有する電子１３２が２ＤＥＧ１３１内に発生する。

電子１３２が絶縁層１７０側に移動し、キャップ層１２５と絶縁層１７０との界面に存在する界面準位１３３に捕獲されると、電子１３２が捕獲された状態が維持され、電流コラプスが生じる。

これに対し、本実施形態では、電子１３２が絶縁層１７０側に移動したとしても、電子１３２はキャップ層１２５と絶縁層１７０との界面に到達する前に量子井戸層１２７に入る。量子井戸層１２７は量子チャネルとして機能するため、量子井戸層１２７に入った電子１３２は自由電子として移動することが可能である。従って、量子井戸層１２７に入った電子１３２は、ソース電極１ｓとドレイン電極１ｄとの間の電位差により量子井戸層１２７内でドレイン電極１ｄに向けて移動する。

また、量子井戸層１２７に入った電子１３２が量子井戸層１２７から出ることもある。本実施形態では、第２バリア層１２８の第４バンドギャップが第１バリア層１２６の第２バンドギャップ以上であり、第１バリア層１２６は第２バリア層１２８よりも薄い。このため、量子井戸層１２７に入った電子１３２が量子井戸層１２７から出るとしても、電子１３２は高確率で、界面準位１３３側に移動するのではなく、２ＤＥＧ１３１側に戻る。２ＤＥＧ１３１側に戻った電子１３２は、ソース電極１ｓとドレイン電極１ｄとの間の電位差によりドレイン電極１ｄに向けて移動する。

このように、本実施形態によれば、界面準位１３３が存在していても、界面準位１３３による電子１３２の捕獲を抑制し、電流コラプスを抑制することができる。

電流コラプスの抑制のために界面準位１３３を低減しようとする場合、絶縁層１７０の材料の選択の自由度が狭められるが、本実施形態では、界面準位１３３が存在していても電流コラプスを抑制することができる。このため、絶縁層１７０の材料の選択の自由度を広めることができる。従って、優れた耐圧が得られる材料を絶縁層１７０に用いつつ、電流コラプスを抑制することができる。つまり、耐圧の向上と電流コラプスの抑制とを両立させることも可能である。

次に、第１実施形態に係る窒化物半導体装置１００の製造方法について説明する。図４～図６は、第１実施形態に係る窒化物半導体装置１００の製造方法を示す断面図である。

まず、図４に示すように、Ｓｉの基板１１０上に、初期層１２１、バッファ層１２２、電子走行層１２３、電子供給層１２４、第１バリア層１２６、量子井戸層１２７及び第２バリア層１２８を含む半導体積層構造体１２０を形成する。第１バリア層１２６、量子井戸層１２７及び第２バリア層１２８はキャップ層125に含まれる。半導体積層構造体１２０は、例えば有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法及び分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。

ＭＯＣＶＤ法により半導体積層構造体１２０を形成する場合、例えば、Ｉｎ源であるトリメチルインジウム（ＴＭＩ）ガス、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ_３）ガスの混合ガスを用いる。このとき、成長させる窒化物半導体層の組成に応じて、ＴＭＩガス、ＴＭＡガス及びＴＭＧガスの供給の有無及び流量を適宜設定する。各窒化物半導体層に共通の原料であるＮＨ_３ガスの流量は、例えば１００ｃｃｍ～１０ＬＭ程度とする。

初期層１２１としてＡｌＮ層を形成する場合、例えば、原料ガスにおけるＶ／ＩＩＩ比（ＮＨ_３ガスの流量に対するＴＭＡガスの流量の比率）を１０００～２０００程度とし、成長温度を１０００℃程度とし、圧力を５０Ｔｏｒｒ程度とする。

バッファ層１２２としてＡｌ組成ｘ４が変化するＡｌ_ｘ４Ｇａ_１－ｘ４Ｎ層を形成する場合、例えば、原料ガスにおけるＶ／ＩＩＩ比（ＮＨ_３ガスの流量に対するＴＭＡガス及びＴＭＧガスの総流量の比率）を５００～１０００程度とし、成長温度を１０００℃程度とし、圧力を５０Ｔｏｒｒ程度とする。また、ＡｌＧａＮ層を成長させながらＴＭＡガスとＴＭＧガスとの流量比を調節することでＡｌ組成ｘ４を徐々に減らしていく。ＴＭＡガスのＴＭＧガスに対する流量比を小さくするほど、Ａｌ組成ｘ４は低下する。

電子走行層１２３としてＧａＮ層を形成する場合、例えば、原料ガスにおけるＶ／ＩＩＩ比（ＮＨ_３ガスの流量に対するＴＭＧガスの流量の比率）を５００～３０００程度とし、成長温度を１０００℃程度とし、圧力を２００Ｔｏｒｒ程度とする。

電子供給層１２４としてＡｌＧａＮ層を形成する場合、例えば、原料ガスにおけるＶ／ＩＩＩ比（ＮＨ_３ガスに対するＴＭＡガス及びＴＭＧガスの総流量の比率）を１０００～３０００程度とし、成長温度を７３０℃程度とし、圧力を５０Ｔｏｒｒ程度とする。

第１バリア層１２６としてＡｌＧａＮ層を形成する場合、例えば、原料ガスにおけるＶ／ＩＩＩ比（ＮＨ_３ガスに対するＴＭＡガス及びＴＭＧガスの総流量の比率）を５００～５０００程度とし、成長温度を１０００℃程度とし、圧力を１００Ｔｏｒｒ程度とする。

量子井戸層１２７としてＧａＮ層を形成する場合、例えば、原料ガスにおけるＶ／ＩＩＩ比（ＮＨ_３ガスに対するＴＭＧガスの比率）を５００～５０００程度とし、成長温度を１０００℃程度とし、圧力を１００Ｔｏｒｒ程度とする。

第２バリア層１２８としてＡｌＧａＮ層を形成する場合、例えば、原料ガスにおけるＶ／ＩＩＩ比（ＮＨ_３ガスに対するＴＭＡガス及びＴＭＧガスの総流量の比率）を５００～５０００程度とし、成長温度を１０００℃程度とし、圧力を１００Ｔｏｒｒ程度とする。

次いで、図５に示すように、ソース電極１ｓの下方になる領域及びドレイン電極１ｄの下方になる領域のそれぞれにおいて、キャップ層１２５と、電子供給層１２４の表層部とを除去する。この除去は、例えば、レジストマスクを用いたドライエッチングにより行うことができる。この結果、半導体積層構造体１２０に電子供給層１２４を露出するソース用のリセス１６０ｓ及びドレイン用のリセス１６０ｄが形成される。

その後、リセス１６０ｓ内にソース電極１ｓを形成し、リセス１６０ｄ内にドレイン電極１ｄを形成する。ソース電極１ｓ及びドレイン電極１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１ｓを形成する予定の領域及びドレイン電極１ｄを形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが５０ｎｍ～１５０ｎｍのＴｉ膜を形成し、その上に厚さが１００ｎｍ～５００ｎｍのＡｌ膜を形成する。次いで、例えば、Ｎ_２の雰囲気中にて４００℃～１０００℃（例えば６００℃）で熱処理（例えば急速加熱処理（rapid thermal annealing：ＲＴＡ））を行い、オーミック接触を得る。

続いて、図６に示すように、キャップ層１２５上にソース電極１ｓ及びドレイン電極１ｄを覆う絶縁層１７０を形成する。絶縁層１７０は、例えばプラズマＣＶＤ法により形成することができる。絶縁層１７０は、原子層堆積（atomic layer deposition：ＡＬＤ）法又はスパッタ法により形成してもよい。次いで、ソース電極１ｓ及びドレイン電極１ｄの間において、絶縁層１７０の上にゲート電極１ｇを形成する。ゲート電極１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが１０ｎｍ～５０ｎｍのＮｉ膜を形成し、その上に厚さが３００ｎｍ～５００ｎｍのＡｕ膜を形成する。

このようにして、第１実施形態に係る窒化物半導体装置１００を製造することができる。

第１バリア層１２６は第２バリア層１２８よりも高濃度でｎ型不純物を含有することが好ましい。第１バリア層１２６が第２バリア層１２８よりも高濃度でｎ型不純物を含有する場合、第１バリア層１２６の厚さ方向での伝導帯の変化が急峻となり、量子井戸層１２７に入った電子１３２が２ＤＥＧ１３１に戻りやすくなる。

また、電子走行層１２３がＧａＮから構成される場合、量子井戸層１２７がＧａＮ又はＧａＮよりも格子定数が大きい窒化物半導体から構成されることが好ましい。Ａｌを含む第１バリア層１２６及び第２バリア層１２８の格子定数はＧａＮから構成される電子走行層１２３の格子定数よりも小さい。このため、量子井戸層１２７がＧａＮ又はＧａＮよりも格子定数が大きい窒化物半導体から構成されれば、キャップ層１２５と電子走行層１２３との間の格子定数の相違を緩和しやすい。

ここで、本願発明者が行ったシミュレーションについて説明する。このシミュレーションでは、下記の２つの例のトランジスタについてドレイン電圧とドレイン電流との関係を計算した。

第１例は実施形態に倣った例である。第１条件では、電子供給層１２４は厚さが１５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層であり、第１バリア層１２６は厚さが３ｎｍのＡｌ_０．４Ｇａ_０．６Ｎ層であり、量子井戸層１２７は厚さが５ｎｍのＧａＮ層であり、第２バリア層１２８は厚さが５ｎｍのＡｌ_０．６Ｇａ_０．４Ｎ層であるとした。第２例は、電子供給層１２４は厚さが１５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層であるとし、キャップ層１２５に代えて、厚さが３ｎｍのＧａＮ層があるとした。

そして、第１例及び第２例について、パルス測定を模した第１条件と、直流（ＤＣ）測定を模した第２条件とで、ゲート電圧Ｖｇが０Ｖ、－２Ｖの時のドレイン電圧とドレイン電流との関係を計算した。第１条件では、パルス状のストレス電圧を印加してドレイン電圧とドレイン電流との関係を計算した。具体的には、第１条件では、５０Ｖのドレイン電圧及び－５Ｖのゲート電圧をストレス状態の電圧としてトランジスタに印加し、そのストレス状態からドレイン電圧を変化させたときのドレイン電流を計算した。第２条件では、ＤＣ電圧を印加し、ストレス電圧をトランジスタに印加することなくドレイン電圧を変化させたときのドレイン電流を計算した。この結果を図７及び図８に示す。図７は、第１例についてのシミュレーションの結果を示し、図８は、第２例についてのシミュレーションの結果を示す。

パルス測定においては、ストレス状態から回復する前のドレイン電流が記録される。このため、同一のドレイン電圧が印加された時の、第２条件（ＤＣ測定）でのドレイン電流と第１条件（パルス測定）でのドレイン電流との差が電流コラプスによる電流の減少分に相当する。図７及び図８に示すように、第２例では、第１条件でのドレイン電流が第２条件でのドレイン電流よりも著しく小さいのに対し、第１例でのドレイン電流の差は僅かである。このことは、第１例によれば、トランジスタを高周波動作させたときの実効的なドレイン電流の量が増加し、高いＲＦ出力が得られることを示している。

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図９は、第２実施形態に係るディスクリートパッケージを示す図である。

第２実施形態では、図９に示すように、第１実施形態と同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１ｄが接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１ｓに接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。

（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１０は、第３実施形態に係るＰＦＣ回路を示す結線図である。

ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１実施形態と同様の構造を備えた半導体装置が用いられている。

ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。

（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図１１は、第４実施形態に係る電源装置を示す結線図である。

電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。

一次側回路１２６１には、第３実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。

二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。

本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１実施形態と同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。

（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、ＨＥＭＴを備えた増幅器に関する。図１２は、第５実施形態に係る増幅器を示す結線図である。

増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。

ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１実施形態と同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。

本開示において、基板として、炭化シリコン（ＳｉＣ）基板、サファイヤ基板、シリコン基板、ＡｌＮ基板、ＧａＮ基板又はダイヤモンド基板を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。電子走行層を基板上に形成できる場合、
基板が下地として用いられてもよい。

ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極の形成後に熱処理を行ってもよい。

ゲート電極の構造として、上記の実施形態ではＭＩＳ（metal-insulator-semiconductor）型ゲート構造が用いられているが、ショットキー型ゲート構造が用いられてもよい。

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。

以下、本開示の諸態様を付記としてまとめて記載する。

（付記１）
電子走行層と、
前記電子走行層の上に設けられ、第１バンドギャップを備えた電子供給層と、
前記電子供給層の上に設けられ、第２バンドギャップを備えた第１バリア層と、
前記第１バリア層の上に設けられ、第３バンドギャップを備えた量子井戸層と、
前記量子井戸層の上に設けられ、第４バンドギャップを備えた第２バリア層と、
前記第２バリア層の上に設けられた絶縁層と、
を有し、
前記第２バンドギャップは、前記第１バンドギャップよりも大きく、
前記第４バンドギャップは、前記第２バンドギャップ以上であり、
前記第３バンドギャップは、前記第２バンドギャップ及び前記第４バンドギャップよりも小さく、
前記第１バリア層は、前記第２バリア層よりも薄いことを特徴とする窒化物半導体装置。
（付記２）
前記第２バリア層は窒化物半導体から構成されることを特徴とする付記１に記載の窒化物半導体装置。
（付記３）
前記第４バンドギャップは、前記第２バンドギャップよりも大きいことを特徴とする付記１又は２に記載の窒化物半導体装置。
（付記４）
前記第１バリア層は、前記第２バリア層よりも高濃度でｎ型不純物を含有することを特徴とする付記１乃至３のいずれか１項に記載の窒化物半導体装置。
（付記５）
前記電子走行層は、ＧａＮから構成され、
前記量子井戸層は、ＧａＮ又はＧａＮよりも格子定数が大きい窒化物半導体から構成されることを特徴とする付記１乃至４のいずれか１項に記載の窒化物半導体装置。
（付記６）
前記第１バリア層は、Ｉｎ_ｙ１Ａｌ_ｘ１Ｇａ_{１－ｘ１－ｙ１}Ｎ（０．２０≦ｘ１≦１．００、０．００≦ｙ１≦０．１５）から構成され、
前記第２バリア層は、Ｉｎ_ｙ２Ａｌ_ｘ２Ｇａ_{１－ｘ２－ｙ２}Ｎ（０．４０≦ｘ２≦１．００、０．００≦ｙ２≦０．１５、ｘ１≦ｘ２）から構成されることを特徴とする付記１乃至５のいずれか１項に記載の窒化物半導体装置。
（付記７）
電子走行層の上に第１バンドギャップを備えた電子供給層を形成する工程と、
前記電子供給層の上に第２バンドギャップを備えた第１バリア層を形成する工程と、
前記第１バリア層の上に第３バンドギャップを備えた量子井戸層を形成する工程と、
前記量子井戸層の上に第４バンドギャップを備えた第２バリア層を形成する工程と、
前記第２バリア層の上に絶縁層を形成する工程と、
を有し、
前記第２バンドギャップは、前記第１バンドギャップよりも大きく、
前記第４バンドギャップは、前記第２バンドギャップ以上であり、
前記第３バンドギャップは、前記第２バンドギャップ及び前記第４バンドギャップよりも小さく、
前記第１バリア層は、前記第２バリア層よりも薄いことを特徴とする窒化物半導体装置の製造方法。
（付記８）
付記１乃至６のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。
（付記９）
付記１乃至６のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。

１００：窒化物半導体装置
１１０：基板
１２３：電子走行層
１２４：電子供給層
１２５：キャップ層
１２６：第１バリア層
１２７：量子井戸層
１２８：第２バリア層
１３１：２ＤＥＧ
１３２：電子
１３３：界面準位
１７０：絶縁層

Claims

電子走行層と、
前記電子走行層の上に設けられ、第１バンドギャップを備えた電子供給層と、
前記電子供給層の上に設けられ、第２バンドギャップを備えた第１バリア層と、
前記第１バリア層の上に設けられ、第３バンドギャップを備えた量子井戸層と、
前記量子井戸層の上に設けられ、第４バンドギャップを備えた第２バリア層と、
前記第２バリア層の上に設けられた絶縁層と、
を有し、
前記第２バンドギャップは、前記第１バンドギャップよりも大きく、
前記第４バンドギャップは、前記第２バンドギャップ以上であり、
前記第３バンドギャップは、前記第２バンドギャップ及び前記第４バンドギャップよりも小さく、
前記第１バリア層は、前記第２バリア層よりも薄いことを特徴とする窒化物半導体装置。
前記第２バリア層は窒化物半導体から構成されることを特徴とする請求項１に記載の窒化物半導体装置。
前記第４バンドギャップは、前記第２バンドギャップよりも大きいことを特徴とする請求項１又は２に記載の窒化物半導体装置。
前記第１バリア層は、前記第２バリア層よりも高濃度でｎ型不純物を含有することを特徴とする請求項１乃至３のいずれか１項に記載の窒化物半導体装置。
前記電子走行層は、ＧａＮから構成され、
前記量子井戸層は、ＧａＮ又はＧａＮよりも格子定数が大きい窒化物半導体から構成されることを特徴とする請求項１乃至４のいずれか１項に記載の窒化物半導体装置。
電子走行層の上に第１バンドギャップを備えた電子供給層を形成する工程と、
前記電子供給層の上に第２バンドギャップを備えた第１バリア層を形成する工程と、
前記第１バリア層の上に第３バンドギャップを備えた量子井戸層を形成する工程と、
前記量子井戸層の上に第４バンドギャップを備えた第２バリア層を形成する工程と、
前記第２バリア層の上に絶縁層を形成する工程と、
を有し、
前記第２バンドギャップは、前記第１バンドギャップよりも大きく、
前記第４バンドギャップは、前記第２バンドギャップ以上であり、
前記第３バンドギャップは、前記第２バンドギャップ及び前記第４バンドギャップよりも小さく、
前記第１バリア層は、前記第２バリア層よりも薄いことを特徴とする窒化物半導体装置の製造方法。