JP7310180B2 - 回路装置、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

水晶振動子等の振動子では、製造時に発生した異物が振動子に付着した状態で使用していると、その異物により発振周波数が不安定になったり、付着していた異物がとれることで発振周波数が異なる周波数にジャンプしてしまうなどの問題が発生する。このような問題を解決するために、検査時や製造時に振動子に対してオーバードライブを行って、異物を取り除くことが行われる。このようなオーバードライブを可能にする従来技術としては特許文献１に開示される技術がある。特許文献１では、通常動作時には周波数制御用の端子として用いられる端子を、検査時には、回路装置のスイッチ回路を介して振動子の一端に電気的に接続する。これにより、周波数制御用の端子を用いてオーバードライブ用の信号を振動子に印加できるようになる。

特開２０１５－８８９３０号公報

しかしながら、このようなスイッチ回路を設けると、このスイッチ回路の存在が、通常動作時の振動子の発振動作などに対して悪影響を与えてしまい、発振周波数が変動するなどの問題が発生することが判明した。

本発明の一態様は、振動子の一端に電気的に接続される第１端子と、前記振動子の他端に電気的に接続される第２端子と、前記第１端子及び前記第２端子に電気的に接続され、前記振動子を発振させる発振回路と、外部入力信号が入力される第３端子と、前記第１端子と前記発振回路を接続する第１配線と、前記第３端子との間に設けられ、Ｐ型トランジスターを有するスイッチ回路と、電源電圧をレギュレートしたレギュレート電圧を、前記Ｐ型トランジスターの基板電圧として出力する制御回路と、を含む回路装置に関係する。

本実施形態の回路装置の構成例。 本実施形態の回路装置の詳細な構成例。 スイッチ回路が原因で発生する問題の説明図。 スイッチ回路が原因で発生する問題の説明図。 ジャンクション容量についての説明図。 ジャンクション容量についての説明図。 スイッチ回路の構成例。 スイッチ回路の動作説明図。 電源電圧の変動による負荷容量の変動の説明図。 電源電圧の変動による周波数の変動の説明図。 本実施形態の手法による負荷容量の変動の改善の説明図。 本実施形態の手法による周波数の変動の改善の説明図。 制御回路の構成例。 スイッチ回路、切り替え回路、スイッチ信号出力回路の詳細な構成例。 スイッチ回路、制御回路の動作説明図。 レベルシフターの構成例。 トレラント回路の構成例。 発振回路の第１の構成例。 発振回路の第２の構成例。 第２の構成例での発振信号の信号波形例。 第１の構成例での発振信号の信号波形例。 外部入力信号の電圧の変化による周波数変動の説明図。 発振回路の第３の構成例。 発振回路の第４の構成例。 発振器の第１の構造例。 発振器の第２の構造例。 電子機器の構成例。 移動体の構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
図１に本実施形態の回路装置２０の構成例を示す。本実施形態の回路装置２０は、発振回路３０とスイッチ回路４０と制御回路５０を含む。また本実施形態の発振器４は振動子１０と回路装置２０を含む。振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。例えば振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の振動子であってもよい。或いは振動子１０は、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

回路装置２０は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置２０は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。

回路装置２０は、端子Ｔ１、Ｔ２、Ｔ３と、発振回路３０と、スイッチ回路４０と、制御回路５０を含む。また回路装置２０はレギュレーター２２や第２スイッチ回路２４を含むことができる。端子Ｔ１は第１端子であり、端子Ｔ２は第２端子であり、端子Ｔ３は第３端子である。端子Ｔ１、Ｔ２、Ｔ３は回路装置２０の例えばパッドである。

端子Ｔ１は、振動子１０の一端に電気的に接続され、端子Ｔ２は、振動子１０の他端に電気的に接続される。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０の端子Ｔ１、Ｔ２は電気的に接続される。

端子Ｔ３は外部入力信号ＩＮが入力される端子である。例えば端子Ｔ３は外部入力信号ＩＮが入力可能な端子であり、第１モード又は第２モードにおいて外部入力信号ＩＮが入力される。第１モードは例えば通常動作モードであり、第２モードは例えばテストモードである。テストモードは検査モードと言うこともできる。

発振回路３０は、端子Ｔ１及び端子Ｔ２に電気的に接続され、振動子１０を発振させる。具体的には発振回路３０は、配線Ｌ１を介して端子Ｔ１に接続され、配線Ｌ２を介して端子Ｔ２に接続される。例えば発振回路３０は、振動子接続用端子である端子Ｔ１と端子Ｔ２との間に設けられた発振用の駆動回路などを含む。例えば発振回路３０は、駆動回路を実現するバイポーラトランジスターなどのトランジスターと、キャパシターや抵抗などの能動素子により実現できる。発振回路３０としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。発振回路３０は例えばレギュレート電圧ＶＲＥＧを電源電圧として動作する。また発振回路３０に、可変容量回路を設け、この可変容量回路の容量の調整により、発振周波数を調整できるようにしてもよい。可変容量回路は、バラクターなどの可変容量素子により実現できる。可変容量回路は、例えば端子Ｔ１が接続される配線Ｌ１に電気的に接続される。なお発振回路３０は、端子Ｔ１が接続される配線Ｌ１に電気的に接続される第１可変容量回路と、端子Ｔ２が接続される配線Ｌ２に電気的に接続される第２可変容量回路を有していてもよい。また本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。

スイッチ回路４０は、端子Ｔ１と発振回路３０を接続する配線Ｌ１と、端子Ｔ３との間に設けられる。スイッチ回路４０はＰ型のトランジスターＴＰ３を有する。配線Ｌ１は第１配線である。例えばスイッチ回路４０は端子Ｔ１と端子Ｔ３との間に設けられており、端子Ｔ１と端子Ｔ３との間の電気的な接続をオン又はオフする回路である。例えばスイッチ回路４０は、一端が配線Ｌ１に接続される。例えばスイッチ回路４０は、配線Ｌ１との接続ノードであるノードＮ１に接続される。スイッチ回路４０の他端は、スイッチ回路４０と端子Ｔ３とを接続する配線Ｌ３に接続される。配線Ｌ３は第３配線である。そしてスイッチ回路４０は、制御回路５０によりオン、オフが制御される。例えばスイッチ回路４０がオンになることで、端子Ｔ３と端子Ｔ１が電気的に接続される。これにより外部入力信号ＩＮを振動子１０の一端に入力できるようになる。

例えば通常動作モードでは、周波数制御信号、アウトプットイネーブル信号又はスタンバイ信号が、外部入力信号ＩＮとして、端子Ｔ３を介して入力される。このときスイッチ回路４０はオフになっている。そして周波数制御信号、アウトプットイネーブル信号又はスタンバイ信号である外部入力信号ＩＮが、信号入力用の配線ＬＩＮを介して制御回路５０に入力される。制御回路５０は、配線ＬＩＮを介して入力された周波数制御信号、アウトプットイネーブル信号又はスタンバイ信号に基づいて、周波数制御、アウトプットイネーブル制御又はスタンバイ制御の処理を行う。

一方、テストモードにおいては、オーバードライブ用の信号などのテストモード用の信号が、外部入力信号ＩＮとして、端子Ｔ３を介して入力される。そして、オンになったスイッチ回路４０を介して、テストモード用の信号が振動子１０の一端に入力される。なお外部入力信号ＩＮは電源電圧信号であってもよく、この場合には端子Ｔ３は電源端子になる。

制御回路５０は種々の制御処理を行う。例えば制御回路５０はスイッチ回路４０についての各種の制御を行う。また制御回路５０は発振回路３０の制御等も行うことができる。例えばスイッチ回路４０は、制御回路５０によりオン、オフが制御される。即ちスイッチ回路４０のＭＯＳ（Metal Oxide Semiconductor）のＰ型のトランジスターＴＰ１は、制御回路５０によりオン、オフが制御される。そして制御回路５０は、電源電圧ＶＤＤをレギュレートしたレギュレート電圧ＶＲＥＧを、Ｐ型のトランジスターＴＰ１の基板電圧として出力する。レギュレート電圧ＶＲＥＧは電源電圧ＶＤＤよりも低い電圧であり、ＶＲＥＧ＜ＶＤＤとなっている。基板電圧は、トランジスターＴＰ１の半導体の基板に印加される電圧であり、バックゲート電圧とも呼ばれる。即ち制御回路５０は、Ｐ型のトランジスターＴＰ１のバックゲート電圧を制御する。

例えば制御回路５０は、第１モードにおいて、レギュレート電圧ＶＲＥＧをトランジスターＴＰ１の基板電圧として出力し、第２モードにおいて、電源電圧ＶＤＤをトランジスターＴＰ１の基板電圧として出力する。ここで第１モードは例えば通常動作モードであり、第２モードは例えばテストモードである。通常動作モードは、発振器４が通常の発振動作を行ってクロック信号ＣＫを生成するモードである。テストモードは、オーバードライブにより振動子１０の異物を除去したり、ＤＬＤ（Drive Level Dependence）の特性の検査などの各種のテスト、検査を行うモードである。ＤＬＤ特性は振動子１０の励振レベルと発振周波数の関係を示す特性である。発振器４が製品として動作する実動作時には、回路装置２０は第１モードに設定される。発振器４に対してオーバードライブやＤＬＤのためのテスト、検査を行う際には、回路装置２０は第２モードに設定される。

また回路装置２０は、電源電圧ＶＤＤが入力される端子Ｔ４と、グランド電圧ＧＮＤが入力される端子Ｔ５を含む。ＧＮＤはＶＳＳと呼ぶこともでき、グランド電圧は例えば接地電位である。また回路装置２０は、クロック信号ＣＫが出力される端子Ｔ６を含む。端子Ｔ４は第４端子であり、端子Ｔ５は第５端子であり、端子Ｔ６は第６端子である。端子Ｔ４、Ｔ５、Ｔ６は回路装置２０の例えばパッドである。

なお図１に示すように、端子Ｔ３、Ｔ４、Ｔ５、Ｔ６は、各々、発振器４の外部接続用の外部端子ＴＥ３、ＴＥ４、ＴＥ５、ＴＥ６に電気的に接続されている。例えばパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、端子Ｔ３～Ｔ６と外部端子ＴＥ３～ＴＥ６は電気的に接続されている。そして発振器４の外部端子ＴＥ３～ＴＥ６は外部デバイスに電気的に接続される。

また回路装置２０は、レギュレート電圧ＶＲＥＧを出力するレギュレーター２２を含むことができる。レギュレーター２２は、配線Ｌ４を介して端子Ｔ４に接続される。配線Ｌ４は第４配線である。レギュレーター２２は、端子Ｔ４からの電源電圧ＶＤＤに基づいてレギュレート電圧ＶＲＥＧを出力する。即ちレギュレーター２２は、電源電圧ＶＤＤに基づいてレギュレート動作を行って、レギュレート電圧ＶＲＥＧを生成する。レギュレーター２２の回路構成としては種々の公知の構成を採用できる。例えばレギュレーター２２は、演算増幅器、駆動用トランジスター、抵抗などを含む。一例としては、演算増幅器の非反転入力端子に、バンドギャップリファレンス電圧などのリファレンス電圧が入力され、演算増幅器の出力端子が駆動用トランジスターのゲートに接続される。駆動用トランジスターのドレインとＧＮＤのノードとの間に第１抵抗、第２抵抗が直列に設けられ、第１抵抗と第２抵抗の接続ノードが演算増幅器の反転入力端子に接続される。

また回路装置２０は、第２スイッチ回路２４を含むことができる。第２スイッチ回路２４は、端子Ｔ２と発振回路３０を接続する配線Ｌ２と、端子Ｔ５との間に設けられる。配線Ｌ２は第２配線である。例えば第２スイッチ回路２４は端子Ｔ２と端子Ｔ５との間に設けられており、端子Ｔ２と端子Ｔ５との間の電気的な接続をオン又はオフする回路である。例えば第２スイッチ回路２４は、一端が配線Ｌ２に接続される。例えば第２スイッチ回路２４は、配線Ｌ２との接続ノードであるノードＮ２に接続される。第２スイッチ回路２４の他端は、第２スイッチ回路２４と端子Ｔ５とを接続する配線Ｌ５に接続される。配線Ｌ５は第５配線である。そして第２スイッチ回路２４は、スイッチ回路４０がオンのときにオンになる。例えば第２スイッチ回路２４は、第１スイッチ回路であるスイッチ回路４０と同様に、制御回路５０によりオン、オフが制御される。そしてスイッチ回路４０がオンになるときに、第２スイッチ回路２４もオンになって、端子Ｔ２と端子Ｔ５を電気的に接続する。これにより振動子１０の他端をＧＮＤに設定できるようになり、振動子１０のオーバードライブ等が可能になる。なお本実施形態ではスイッチ回路４０、第２スイッチ回路２４というように２つのスイッチ回路を設ける場合について説明したが、これに限定されるものではない。例えば振動子１０の一端がＧＮＤノードに接続されるような回路構成の場合には、振動子１０の他端側にスイッチ回路４０を設けることで、１個のスイッチ回路４０によりオーバードライブ等の検査を行うことが可能になる。

図２に回路装置２０の詳細な構成例を示す。図２では図１の構成に加えて不揮発性メモリー２６、処理回路２８、出力回路２９が更に設けられている。

不揮発性メモリー２６は、回路装置２０の動作等に必要な各種の情報を記憶する。例えば不揮発性メモリー２６は温度補償用の情報を記憶し、処理回路２８は、この温度補償用の情報に基づいてクロック周波数の温度補償処理を行う。温度補償用の情報は、例えば振動子１０の周波数温度特性の多項式近似を行う場合に、多項式近似の係数情報である。例えば不揮発性メモリー２６は、多項式近似における０次、１次、３次或いは４次以上の高次の係数情報を記憶する。また不揮発性メモリー２６は、制御回路５０が有するレジスターの設定情報を記憶する。制御回路５０は、レジスターに設定される情報に基づいて、回路装置２０の動作制御を行う。例えばスイッチ回路４０や第２スイッチ回路２４をオン又はオフにする制御などを行う。具体的には、回路装置２０への電源投入時に、不揮発性メモリー２６から情報が読み出され、読み出された情報がレジスターに書き込まれる。そして制御回路５０や処理回路２８は、レジスターから読み出された情報に基づいて各種の処理を行う。不揮発性メモリー２６は、例えば半導体メモリーにより実現される。不揮発性メモリー２６としては、例えばデータの電気的な消去が可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）や、ＦＡＭＯＳ（Floating gate Avalanche injection MOS）などを用いたＯＴＰ（One Time Programmable）のメモリーなどを用いることができる。

そして不揮発性メモリー２６は、端子Ｔ３を介してメモリー書き込み用の電圧ＶＰが供給される。例えば不揮発性メモリー２６に対して情報の書き込み動作を行う場合には、外部装置からの外部入力信号として、端子Ｔ３を介してメモリー書き込み用の例えば６Ｖの電圧ＶＰが不揮発性メモリー２６に供給される。不揮発性メモリー２６は、この高電圧のＶＰを用いて、メモリーセルへの情報の書き込み動作を行う。

処理回路２８は、温度補償処理等の各種の処理を行う。例えば処理回路２８は、振動子１０の周波数温度特性を多項式近似により補償するための関数の発生処理を行う。例えば処理回路２８は、不揮発性メモリー２６から読み出された０次成分、１次成分用、３次成分用、高次成分用の係数情報に基づいて、振動子１０の周波数温度特性の０次成分、１次成分、３次成分、高次成分を近似する０次成分信号、１次成分信号、３次成分信号、高次成分信号を生成する。そして処理回路２８は、０次成分信号、１次成分信号、３次成分信号、高次成分信号の加算処理を行うことで、振動子１０の周波数温度特性の補償用の制御電圧を生成する。この制御電圧に基づいて、発振回路３０が有する可変容量回路の容量が制御されることで、クロック信号ＣＫの周波数の温度補償処理が実現される。

出力回路２９は種々の信号形式でクロック信号ＣＫを外部に出力する。例えば出力回路２９は、ＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）などの信号形式で、クロック信号ＣＫを外部に出力する。例えば出力回路２９は、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ及び差動のＣＭＯＳのうちの少なくとも２つの信号形式でクロック信号ＣＫを出力可能な回路であってもよい。この場合には出力回路２９は、制御回路５０により設定された信号形式でクロック信号ＣＫを出力することになる。なお出力回路２９が出力するクロック信号ＣＫの信号形式は、差動の信号形式には限定されず、例えばシングルエンドのＣＭＯＳやクリップドサイン波などの差動ではない信号形式であってもよい。

図２の回路装置２０では、通常動作モードにおいて、周波数制御信号、アウトプットイネーブル信号又はスタンバイ信号が、外部入力信号ＩＮとして、端子Ｔ３を介して入力される。そして、この外部入力信号ＩＮは、後述する図１４の保護用のトランジスターＴＰ３及び信号入力用の配線ＬＩＮを介して、制御回路５０や処理回路２８に入力される。制御回路５０や処理回路２８は、配線ＬＩＮを介して入力された周波数制御信号、アウトプットイネーブル信号又はスタンバイ信号に基づいて、周波数制御、アウトプットイネーブル制御又はスタンバイ制御の処理を行う。

またテストモードにおいては、オーバードライブ用の信号などのテストモード用の信号が、外部入力信号ＩＮとして端子Ｔ３を介して入力される。そしてオンになったスイッチ回路４０を介して、テストモード用の信号が振動子１０の一端に入力される。これにより振動子１０のオーバードライブなどのテスト、検査が可能になる。

一方、メモリー書き込みモードにおいては、メモリー書き込み用の電圧ＶＰが端子Ｔ３を介して入力される。メモリー書き込みモードは第３モードである。このとき、スイッチ回路４０がオフになることで、高電圧であるＶＰが制御回路５０、発振回路３０、処理回路２８などの内部回路に伝達されるが防止される。具体的には後述する図１４の耐圧保護用のトランジスターＴＰ３がオフになることで、メモリー書き込み用の電圧ＶＰが配線ＬＩＮや配線Ｌ１に伝達されないようになり、内部回路の耐圧を越えた電圧ＶＰが印加されるのが防止される。このように図２ではスイッチ回路４０は、１入力、２出力のスイッチ回路になっており、通常動作モードでは配線Ｌ３と配線ＬＩＮの接続をオンにし、テストモードでは配線Ｌ３と配線Ｌ１の接続をオンにし、メモリー書き込みモードでは配線Ｌ３と配線Ｌ１及び配線ＬＩＮとの接続をオフにする。

２．レギュレート電圧による基板電圧の設定
図１、図２の回路装置２０では、スイッチ回路４０を設けることで種々のテストモードの実現が可能になっている。例えばオーバードライブのモードでは、スイッチ回路４０、第２スイッチ回路２４がオンになる。これにより図１のＡ１、Ａ２に示すように、端子Ｔ３を介して、外部入力信号ＩＮであるオーバードライブ用の信号を入力し、当該信号を振動子１０の一端に入力することで、オーバードライブによる異物除去等が可能になる。また同様の手法によりＤＬＤの検査なども可能になる。

このようにスイッチ回路４０を設けることで、オーバードライブなどの種々のテストモードの実現が可能になる。しかしながら、このようなスイッチ回路４０を設けると、このスイッチ回路４０の存在が通常動作時の振動子の発振動作に対して悪影響を与えてしまい、発振周波数が変動するなどの問題が発生することが判明した。図３、図４は、スイッチ回路４０が原因で発生する問題についての説明図である。図３では、スイッチ回路４０を構成するトランジスターＴＰ１の基板電圧はＶＤＤに設定され、ＭＯＳのＮ型のトランジスターＴＮ１の基板電圧はＧＮＤに設定されている。そして制御信号ＣＮＴに基づいてスイッチ回路４０のオン、オフが制御される。

図４は図３のスイッチ回路４０の動作説明図である。通常動作モードでは制御信号ＣＮＴはＬレベルになる。これによりトランジスターＴＮ１のゲートＮＧＴがＧＮＤ、トランジスターＴＰ１のゲートＰＧＴがＶＤＤに設定され、スイッチ回路４０（ＳＷ）はオフになり、配線Ｌ３と配線Ｌ１の間はオープン状態になる。従って端子Ｔ３から配線Ｌ３を介して入力される外部入力信号ＩＮは、端子Ｔ１に接続される配線Ｌ１に伝達されないようになる。一方、テストモードでは、制御信号ＣＮＴはＨレベルになる。これによりトランジスターＴＮ１のゲートＮＧＴがＶＤＤ、トランジスターＴＰ１のゲートＰＧＴがＧＮＤに設定され、スイッチ回路４０はオンになり、配線Ｌ３と配線Ｌ１の間はショート状態になる。従って端子Ｔ３から配線Ｌ３を介して入力される外部入力信号ＩＮが、配線Ｌ１に伝達されるようになる。

そして図４では、通常動作モードの場合も、テストモードの場合も、トランジスターＴＮ１の基板ＮＳＵＢはＧＮＤに設定され、トランジスターＴＰ１の基板ＰＳＵＢはＶＤＤに設定される。このため通常動作モードにおいて、電源電圧ＶＤＤが変動すると、その電源電圧変動が振動子１０の発振動作に対して悪影響を与えてしまい、発振周波数が変動する問題が発生してしまう。例えば図５はトランジスターの寄生容量の説明図である。図５に示すようにトランジスターのソース、ドレインと基板との間には寄生容量である接合容量Ｃｊが存在する。この接合容量Ｃｊは下式（１）のように表すことができる。

図６は逆方向バイアス電圧ＶＲに対する接合容量Ｃｊの変化を示す図である。上式（１）や図６に示すように、逆方向バイアス電圧ＶＲが小さくなるほど接合容量Ｃｊは大きくなる。そして図３において電源電圧ＶＤＤが変動し、Ｐ型のトランジスターＴＰ１の基板電圧が変動すると、トランジスターＴＰ１の例えばドレイン・基板間の電圧が変動し、ドレイン・基板間の接合容量Ｃｊが変動する。トランジスターＴＰ１のドレインは配線Ｌ１に接続されている。配線Ｌ１は、振動子１０の一端に端子Ｔ１を介して接続されている。なお、ここではトランジスターＴＰ１の配線Ｌ１側の不純物領域をドレインとしている。従って、電源電圧ＶＤＤの変動により、Ｐ型のトランジスターＴＰ１のドレイン・基板間の接合容量Ｃｊが変動すると、振動子１０の一端に接続される配線Ｌ１の負荷容量も変動してしまう。このように配線Ｌ１の負荷容量が変動すると、振動子１０の発振周波数が変動してしまい、クロック信号ＣＫの周波数が変動してしまう。この結果、クロック信号ＣＫの周波数精度が低下したり、周波数のジッターが大きくなるという問題が発生する。

このような問題を解決するために本実施形態の回路装置２０では、制御回路５０が、電源電圧ＶＤＤをレギュレートしたレギュレート電圧ＶＲＥＧを、スイッチ回路４０が有するＰ型のトランジスターＴＰ１の基板電圧ＶＳＢとして出力する。即ち、トランジスターＴＰ１の基板電圧ＶＳＢとして、電源電圧ＶＤＤの変動の影響を受けない安定した電位のレギュレート電圧ＶＲＥＧを供給する。例えばレギュレート電圧ＶＲＥＧは、レギュレーター２２が電源電圧ＶＤＤに基づくレギュレート動作により生成した電圧である。このため電源電圧ＶＤＤの変動量に対して、レギュレート電圧ＶＲＥＧの変動量は非常に小さくなる。従って、Ｐ型のトランジスターＴＰ１の基板電圧ＶＳＢとして供給されるレギュレート電圧ＶＲＥＧは、電源電圧ＶＤＤが変動した場合にも、その変動量が小さいため、接合容量Ｃｊの変動も少なくできる。従って、振動子１０の一端に接続される配線Ｌ１の負荷容量の変動も少なくでき、発振周波数の変動も少なくできるため、クロック周波数の高精度化や低ジッター化を実現できるようになる。また制御回路５０は、第１モードである通常動作モードでは、レギュレート電圧ＶＲＥＧをトランジスターＴＰ１の基板電圧ＶＳＢとして出力する一方で、第２モードであるテストモードでは、電源電圧ＶＤＤをトランジスターＴＰ１の基板電圧ＶＳＢとして出力する。従って、外部入力信号ＩＮとして、例えば電源電圧レベルの信号が入力された場合にも、トランジスターＴＰ１の基板においてリーク電流が発生してしまう事態も防止できるようになる。

図７にスイッチ回路４０の構成例を示す。図７のスイッチ回路４０は、Ｐ型トランジスターとＮ型トランジスターとにより構成されるトランスファーゲートである。このようなトランスファーゲートの構成を採用することで、スイッチ回路４０での電圧降下を少なくできる。従って、例えば第２モードであるテストモードにおいて、外部入力信号ＩＮについてのスイッチ回路４０での電圧降下を少なくでき、適切な検査等を実現できるようになる。また図７では、スイッチ回路４０には、インバーターＩＶ１、ＩＶ２やレベルシフター５５が設けられている。レベルシフター５５は、Ｐ型のトランジスターＴＰ１のゲートＰＧＴに入力される信号の電圧レベルの変換を行う。

図８は図７のスイッチ回路４０の動作説明図である。図８が図４と異なるのは、図４では通常動作モードにおいてトランジスターＴＰ１の基板ＰＳＵＢがＶＤＤに設定されているのに対して、図８では基板ＰＳＵＢがＶＲＥＧに設定されている点である。そして図８では、テストモードにおいては、図４と同様にトランジスターＴＰ１の基板ＰＳＵＢはＶＤＤに設定される。図８のように通常動作モードにおいて、トランジスターＴＰ１の基板ＰＳＵＢをレギュレート電圧ＶＲＥＧに設定することで、電源電圧ＶＤＤが変動した場合にも、基板ＰＳＵＢの電圧変動を少なくでき、トランジスターＴＰ１のドレイン・基板間の接合容量の変動を少なくできる。従って、この接合容量の変動に起因する振動子１０の発振周波数の変動を少なくでき、クロック周波数の高精度化等を図れるようになる。

例えば図９は、図３、図４の比較例での電源電圧変動に対する振動子１０の負荷容量の変動を示す図であり、図１０は、比較例での電源電圧変動に対する発振の周波数変動を示す図である。図９、図１０では、電源電圧変動により、負荷容量が変動することで、発振の周波数も変動してしまう。

一方、図１１は、本実施形態での電源電圧変動に対する振動子１０の負荷容量の変動を示す図であり、図１２は、本実施形態での電源電圧変動に対する発振の周波数変動を示す図である。本実施形態によれば図１１、図１２に示すように、電源電圧変動に対して負荷容量が殆ど変動しないようになるため、電源電圧変動に対する発振の周波数変動も極めて少なくできる。従って、クロック周波数の高精度化や低ジッター化を実現できるようになる。

３．制御回路、スイッチ回路の構成
図１３に制御回路５０の構成例を示す。例えば図１３では制御回路５０は、切り替え回路５２を含む。切り替え回路５２は、第１モードにおいて、レギュレート電圧ＶＲＥＧをトランジスターＴＰ１の基板電圧ＶＳＢとして出力し、第２モードにおいて、電源電圧ＶＤＤをトランジスターＴＰ１の基板電圧ＶＳＢとして出力する。即ち切り替え回路５２は、第１モードである通常動作モードでは、例えば定電圧であるレギュレート電圧ＶＲＥＧを選択して、例えば１．５Ｖの基板電圧ＶＳＢを出力する。これによりトランジスターＴＰ１の基板はＶＳＢ＝１．５Ｖの定電圧に設定され、負荷容量の変動を抑制して、クロック周波数の高精度化を図れるようになる。一方、第２モードであるテストモードでは、例えば電源電圧ＶＤＤを選択して、例えば３Ｖの基板電圧ＶＳＢを出力する。これによりトランジスターＴＰ１の基板はＶＳＢ＝３Ｖに設定され、外部入力信号ＩＮの入力時におけるリーク電流の発生等が防止される。

また図１３では制御回路５０は、スイッチ信号出力回路５４を含む。スイッチ信号出力回路５４は、制御信号ＣＮＴが入力され、制御信号ＣＮＴに基づいて、スイッチ回路４０をオン又はオフにするスイッチ信号ＥＮ、ＸＥＮＬを出力する。例えばスイッチ信号出力回路５４は、スイッチ回路４０のＮ型のトランジスターＴＮ１のゲートに対してスイッチ信号ＥＮを出力し、スイッチ回路４０のＰ型のトランジスターＴＰ１のゲートに対してスイッチ信号ＸＥＮＬを出力する。ＸＥＮＬでの「Ｘ」は負論理であることを意味し、「Ｌ」はレベルシフトした電圧であることを意味する。スイッチ信号ＥＮ、ＸＥＮＬはスイッチ回路４０のイネーブル信号と言うこともできる。

またスイッチ信号出力回路５４はレベルシフター５５を含む。レベルシフター５５は、制御信号ＣＮＴの電圧を電源電圧ＶＤＤからレギュレート電圧ＶＲＥＧにレベルシフトする。そしてレベルシフター５５は、レベルシフトしたスイッチ信号ＸＥＮＬをＰ型のトランジスターＴＰ１のゲートに出力する。即ちレベルシフター５５は、制御信号ＣＮＴの高電位側の電圧であるＨレベル電圧を、電源電圧ＶＤＤからレギュレート電圧ＶＲＥＧにレベルシフトする。これによりＨレベル電圧が１．５Ｖとなるスイッチ信号ＸＥＮＬが、トランジスターＴＰ１のゲートに出力されるようになる。なおスイッチ信号出力回路５４は、Ｈレベル電圧が３Ｖとなるスイッチ信号ＥＮを、トランジスターＴＮ１のゲートに出力する。このようなスイッチ信号出力回路５４を設けることで、スイッチ回路４０のトランジスターＴＰ１、ＴＮ１を適切にオン、オフするスイッチ信号ＥＮ、ＸＥＮＬを生成して出力できるようになる。例えばＰ型のトランジスターＴＰ１の基板電圧ＶＳＢがレギュレート電圧ＶＲＥＧに設定された場合にも、トランジスターＴＰ１の適切なオン、オフ制御を実現できるようになる。

図１４にスイッチ回路４０、切り替え回路５２、スイッチ信号出力回路５４の詳細な構成例を示す。図１４ではスイッチ回路４０は保護用のトランジスターＴＰ３を含む。保護用のトランジスターＴＰ３は、外部入力信号ＩＮが入力される端子Ｔ３と、Ｐ型のトランジスターＴＰ１との間に設けられる。例えば保護用のトランジスターＴＰ３は、一端が、端子Ｔ３に接続される配線Ｌ３に接続され、他端が、例えばトランジスターＴＰ２を介してトランジスターＴＰ１に接続される。トランジスターＴＰ３は、回路装置２０の内部回路の耐圧保護用のトランジスターであり、内部回路に対して耐圧を越えた電圧が印加されるのを防止する。またスイッチ回路４０は、トランジスターＴＰ３とトランジスターＴＰ１との間に設けられたトランジスターＴＰ２を含むことができる。トランジスターＴＰ２、ＴＰ３はＰ型のトランジスターである。即ち、配線Ｌ１と配線Ｌ３の間に、Ｐ型のトランジスターＴＰ１、ＴＰ２、ＴＰ３と、Ｎ型のトランジスターＴＮ１とが並列に設けられている。またスイッチ回路４０の配線Ｌ１側には抵抗ＲＰも設けられている。またトランジスターＴＰ３とＴＰ２の接続ノードには、信号入力用の配線ＬＩＮが接続されている。

そしてトランジスターＴＰ２、ＴＰ３の基板は基板電圧ＶＳＢ２に設定される。即ち制御回路５０は、トランジスターＴＰ２、ＴＰ３の基板電圧ＶＳＢ２を出力する。基板電圧ＳＶ２は第２基板電圧である。例えば制御回路５０は、後述の図１７に示すトレラント回路５６を有しており、このトレラント回路５６が、トランジスターＴＰ２、ＴＰ３の基板に設定される基板電圧ＶＳＢ２を生成して出力する。なお図１４では、スイッチ回路４０にトランジスターＴＰ２を設けているが、トランジスターＴＰ２の構成を省略してもよい。この場合は制御回路５０は、トランジスターＴＰ３に対してだけ基板電圧ＶＳＢ２を出力することになる。

切り替え回路５２は、Ｐ型のトランジスターＴＰ４とＮ型のトランジスターＴＮ２とにより構成されるトランスファーゲートＴＲＧと、Ｐ型のトランジスターＴＰ５を含む。トランスファーゲートＴＲＧは、スイッチ信号ＥＮ、ＸＥＮＬが非アクティブの場合にオンになる。例えば通常動作モードのときに、正論理のスイッチ信号ＥＮが、非アクティブの電圧レベルである０Ｖになり、負論理のスイッチ信号ＸＥＮＬが、非アクティブの電圧レベルである１．５Ｖになった場合に、トランスファーゲートＴＲＧがオンになる。これにより切り替え回路５２が、レギュレート電圧ＶＲＥＧ＝１．５Ｖを基板電圧ＶＳＢとして出力するようになる。なおこのときに、Ｐ型のトランジスターＴＰ５のゲートに入力されるスイッチ信号ＸＥＮが３Ｖになるため、トランジスターＴＰ５はオフになる。

一方、Ｐ型のトランジスターＴＰ５は、スイッチ信号ＸＥＮがアクティブの場合にオンになる。例えばテストモードのときに、負論理のスイッチ信号ＸＥＮがアクティブの電圧レベルである０Ｖになった場合に、トランジスターＴＰ５がオンになる。これにより切り替え回路５２が、電源電圧ＶＤＤ＝３Ｖを基板電圧ＶＳＢとして出力するようになる。なおこのときに、スイッチ信号ＥＮが３Ｖ、スイッチ信号ＸＥＮＬが０Ｖになるため、トランジスターＴＰ４、ＴＮ２はオフになり、トランスファーゲートＴＲＧはオフになる。

スイッチ信号出力回路５４は、制御信号ＣＮＴが入力されるインバーターＩＶ１と、インバーターＩＶ１の出力信号が入力されるインバーターＩＶ２と、インバーターＩＶ１の出力信号が入力されるレベルシフター５５を含む。インバーターＩＶ２の出力信号がスイッチ信号ＥＮとなり、インバーターＩＶ１の出力信号がスイッチ信号ＸＥＮとなり、レベルシフター５５の出力信号がスイッチ信号ＸＥＮＬとなる。そしてインバーターＩＶ１が出力するスイッチ信号ＥＮが、トランジスターＴＮ１、ＴＰ４のゲートに入力される。インバーターＩＶ１が出力するスイッチ信号ＸＥＮが、トランジスターＴＰ２、ＴＰ５のゲートに入力される。レベルシフター５５が出力するスイッチ信号ＸＥＮＬが、トランジスターＴＰ１、ＴＮ２のゲートに入力される。

図１５は図１４の詳細な構成例の動作説明図である。通常動作モードでは制御信号ＣＮＴが０Ｖになる。また電圧レベルがＶＤＤ以下となる外部入力信号ＩＮが端子Ｔ３を介して入力される。例えば通常動作モードでは、外部入力信号ＩＮとして、周波数制御信号、アウトプットイネーブル信号又はスタンバイ信号が端子Ｔ３を介して入力される。外部入力信号ＩＮとして、周波数制御信号、アウトプットイネーブル信号又はスタンバイ信号のいずれの信号が入力されるかは、発振器４の機種毎に異なる。例えば周波数制御信号が入力される機種の発振器４では、周波数制御信号に基づいて、発振の周波数が制御される。アウトプットイネーブル信号が入力される機種の発振器４では、アウトプットイネーブル信号に基づいて、クロック信号ＣＫの出力のイネーブル、ディスエーブルが制御される。スタンバイ信号が入力される機種の発振器４では、スタンバイ信号を用いて発振器４のスタンバイ状態の設定が制御される。これらの制御は制御回路５０や処理回路２８により実行される。なお通常動作モードにおいて外部入力信号ＩＮを使用しない機種の発振器４では、端子Ｔ３、外部端子ＴＥ３はＮＣピンになり、使用されないようになる。

また通常動作モードでは、制御信号ＣＮＴが０Ｖになることで、スイッチ信号ＥＮが０Ｖになり、負論理のスイッチ信号ＸＥＮがＶＤＤ＝３Ｖになる。またレベルシフトされた負論理のスイッチ信号ＸＥＮＬは、レベルシフター５５によるレベルシフトによりＶＲＥＧ＝１．５Ｖになる。これにより、図１４のスイッチ回路４０のトランジスターＴＰ１、ＴＰ２、ＴＮ１がオフになり、配線Ｌ３と配線Ｌ１は電気的に非接続になり、端子Ｔ３と端子Ｔ１の電気的な接続がオフになる。

また通常動作モードでは、保護用のトランジスターＴＰ３のゲートに入力される信号ＴＯＬが０Ｖになり、トランジスターＴＰ３がオンになる。これにより端子Ｔ３を介して外部入力信号ＩＮとして入力された周波数制御信号、アウトプットイネーブル信号又はスタンバイ信号を、図２で説明したように信号入力用の配線ＬＩＮを介して制御回路５０や処理回路２８に入力できるようになる。そして周波数の制御、アウトプットイネーブルの制御又はスタンバイの制御が行われるようになる。

また通常動作モードでは、トランスファーゲートＴＲＧのトランジスターＴＰ４、ＴＮ２がオンになると共に、トランジスターＴＰ５がオフになり、トランジスターＴＰ１の基板電圧ＶＳＢがＶＲＥＧ＝１．５Ｖに設定される。なおこのときに、トランジスターＴＰ２、ＴＰ３の基板電圧ＶＳＢ２は、後述する図１７のトレラント回路５６によりＶＤＤ＝３Ｖに設定される。

このように本実施形態では、通常動作モードにおいてトランジスターＴＰ１の基板電圧ＶＳＢがレギュレート電圧ＶＲＥＧ＝１．５Ｖに設定される。これにより電源電圧ＶＤＤが変動した場合にも、トランジスターＴＰ１の基板電圧ＶＳＢの変動を非常に小さくできるため、接合容量Ｃｊの変動を原因とする周波数精度の悪化を防止できる。そしてトランジスターＴＰ１の基板電圧ＶＳＢがレギュレート電圧ＶＲＥＧ＝１．５Ｖに設定された場合に、トランジスターＴＰ１のゲートに、レベルシフター５５によりレベルシフトされた１．５Ｖの電圧レベルのスイッチ信号ＸＥＮＬを入力することで、トランジスターＴＰ１を適切なオフ状態に設定できるようになる。

オーバードライブモードなどのテストモードでは、制御信号ＣＮＴがＶＤＤ＝３Ｖになる。また電圧レベルがＶＤＤ以下となる外部入力信号ＩＮが入力される。例えばオーバードライブ用の信号などのテストモード用の信号が、ＶＤＤ以下の電圧レベルの外部入力信号ＩＮとして入力される。

またテストモードでは、制御信号ＣＮＴがＶＤＤ＝３Ｖになることで、スイッチ信号ＥＮがＶＤＤ＝３Ｖになり、スイッチ信号ＸＥＮ、ＸＥＮＬが０Ｖになる。これにより、スイッチ回路４０のトランジスターＴＰ１、ＴＰ２、ＴＮ１はオンになる。またトランジスターＴＰ３も、ゲートに入力される信号ＴＯＬが０Ｖになることでオンになり、配線Ｌ３と配線Ｌ１がスイッチ回路４０を介して電気的に接続される。またトランジスターＴＰ５がオンになると共に、トランスファーゲートＴＲＧのトランジスターＴＰ４、ＴＮ２がオフになり、トランジスターＴＰ１の基板電圧ＶＳＢがＶＤＤ＝３Ｖに設定される。なおこのときに、トランジスターＴＰ３、ＴＰ２の基板電圧ＶＳＢ２は、図１７のトレラント回路５６によりＶＤＤ＝３Ｖに設定される。

図２で説明した不揮発性メモリー２６に情報を書き込むメモリー書き込みモードにおいては、制御信号ＣＮＴが０Ｖになる。また外部入力信号ＩＮとして、電圧レベルがＶＤＤ以上となるメモリー書き込み用の電圧ＶＰの信号が入力される。例えばＶＰ＝６Ｖが入力される。またスイッチ信号ＥＮが０Ｖとなり、スイッチ信号ＸＥＮ、ＸＥＮＬが、各々、ＶＤＤ、ＶＲＥＧになる。これにより、スイッチ回路４０のトランジスターＴＰ１、ＴＰ２、ＴＮ１はオフになり、配線Ｌ３と配線Ｌ１は電気的に非接続になるため、メモリー書き込み用の電圧ＶＰが配線Ｌ１に伝達されるのが防止される。また保護用のトランジスターＴＰ３のゲートに入力される信号ＴＯＬが６Ｖになる。これにより、トランジスターＴＰ３はオフになり、配線Ｌ３と配線ＬＩＮは電気的に非接続になるため、メモリー書き込み用の電圧ＶＰが配線ＬＩＮに伝達されるのが防止される。またトランスファーゲートＴＲＧのトランジスターＴＰ４、ＴＮ２がオンになり、トランジスターＴＰ１の基板電圧ＶＳＢがＶＲＥＧ＝１．５Ｖに設定される。

またトランジスターＴＰ３、ＴＰ２の基板電圧ＶＳＢ２は、図１７のトレラント回路５６により外部入力信号ＩＮと同じ電圧レベルに設定される。具体的には、基板電圧ＶＳＢ２は、メモリー書き込み用の電圧ＶＰ＝６Ｖと同じ電圧レベルになる。またトランジスターＴＰ３のゲートに入力される信号ＴＯＬも６Ｖになり、トランジスターＴＰ３がオフになる。即ち保護用のトランジスターＴＰ３は、ゲート電位も基板電位もＶＰ＝６Ｖに設定される。このようにすることで、不揮発性メモリー２６のメモリー書き込みモードにおいて、保護用のトランジスターＴＰ３が適正にオフになって、高電圧であるＶＰが、回路装置２０の内部回路に伝達されて、内部回路の耐圧を越えてしまう事態を防止できるようになる。

図１６にレベルシフター５５の構成例を示す。レベルシフター５５は、Ｐ型のトランジスターＴＡ１、ＴＡ２と、Ｎ型のトランジスターＴＡ３、ＴＡ４と、インバーターＩＶ３を含む。そしてレベルシフター５５は、例えば０～３Ｖの振幅のスイッチ信号ＸＥＮのレベルシフトを行い、０～１．５Ｖの振幅のスイッチ信号ＸＥＮＬを出力する。即ちレベルシフター５５はスイッチ信号ＥＮの高電位側の電圧レベルをレベルシフトした信号を、スイッチ信号ＸＥＮＬとして出力する。

図１７にトレラント回路５６の構成例を示す。トレラント回路５６は、Ｐ型のトランジスターＴＢ１、ＴＢ２を含む。トランジスターＴＢ１は、ソースにＶＤＤが入力され、ゲートに外部入力信号ＩＮが入力される。トランジスターＴＢ２は、ソースに外部入力信号ＩＮが入力され、ゲートにＶＤＤが入力される。このような構成のトレラント回路５６は、外部入力信号ＩＮの電圧レベルがＶＤＤ＝３Ｖ以下である場合には、基板電圧ＶＳＢ２としてＶＤＤの電圧レベルを出力する。一方、外部入力信号ＩＮの電圧レベルがＶＤＤよりも大きくなると、基板電圧ＶＳＢ２として、外部入力信号ＩＮと同じ電圧レベルの信号を出力する。このような基板電圧ＶＳＢ２が図１４の保護用のトランジスターＴＰ３の基板電圧として設定されることで、メモリー書き込みモードにおいてトランジスターＴＰ３を適切にオフして、高電圧のＶＰが回路装置２０の内部回路に伝達されて、内部回路の耐圧を越えてしまう事態を防止できるようになる。

４．発振回路
次に発振回路３０の詳細について説明する。図１８に発振回路３０の第１の構成例を示す。発振回路３０は、駆動回路３２と、ＤＣカット用のキャパシターＣ１と、基準電圧供給回路３４と、ＤＣカット用のキャパシターＣ２と、可変容量回路ＣＶ１を含む。キャパシターＣ１は第１キャパシターであり、キャパシターＣ２は第２キャパシターである。また発振回路３０は、ＤＣカット用のキャパシターＣ４と、可変容量回路ＣＶ２を含むことができる。なおキャパシターＣ４と可変容量回路ＣＶ２は必須の構成要素ではなく、これらを設けない変形実施も可能である。また可変容量回路ＣＶ１、ＣＶ２とＧＮＤのノードとの間にはキャパシターＣ３、Ｃ５が設けられている。またキャパシターＣ２、Ｃ４の容量は、可変容量回路ＣＶ１、ＣＶ２の容量よりも十分に大きな容量になっている。

駆動回路３２は、振動子１０を駆動して発振させる回路である。図１８では駆動回路３２は、電流源ＩＳと、バイポーラトランジスターＢＰと、抵抗ＲＢを含む。電流源ＩＳはＶＲＥＧの電源ノードとバイポーラトランジスターＢＰとの間に設けられ、バイポーラトランジスターＢＰに定電流を供給する。バイポーラトランジスターＢＰは、振動子１０を駆動するトランジスターであり、ベースノードが、駆動回路３２の入力ノードＮＩとなり、コレクターノードが、駆動回路３２の出力ノードＮＱとなっている。抵抗ＲＢはバイポーラトランジスターＢＰのコレクターノードとベースノードの間に設けられる。

ＤＣカット用のキャパシターＣ１は、駆動回路３２の入力ノードＮＩと配線Ｌ１との間に設けられる。例えばキャパシターＣ１は、一端が駆動回路３２の入力ノードＮＩに接続され、他端が配線Ｌ１に接続される。配線Ｌ１は、端子Ｔ１に接続される第１配線である。このようなキャパシターＣ１を設けることで、発振信号ＯＳＩのＤＣ成分がカットされ、ＡＣ成分だけが駆動回路３２の入力ノードＮＩに伝達されるようになり、バイポーラトランジスターＢＰを適正に動作させることが可能になる。なお後述の図２３に示すように、ＤＣカット用のキャパシターＣ１は、駆動回路３２の出力ノードＮＱと配線Ｌ１との間に設けてもよい。

基準電圧供給回路３４は、配線Ｌ１に基準電圧ＶＲ１を供給する。即ち端子Ｔ１と発振回路３０を接続する配線Ｌ１に基準電圧ＶＲ１を供給する。基準電圧供給回路３４が、ＶＲ１＝０．７５Ｖの基準電圧を配線Ｌ１に供給することで、配線Ｌ１での発振信号ＯＳＩの振幅中心電圧を０．７５Ｖに設定できるようになる。なお配線Ｌ２での発振信号ＯＳＱの振幅中心電圧である１．３７Ｖは、例えばバイポーラトランジスターＢＰのベース・エミッター間電圧ＶＢＥと、抵抗ＲＢに流れるベース電流ＩＢに基づき設定される。例えば発振信号ＯＳＱの振幅中心電圧は、ＶＢＥ＋ＩＢ×ＲＢの電圧に設定される。

また基準電圧供給回路３４は、可変容量回路ＣＶ１の他端に基準電圧ＶＲ２を供給し、可変容量回路ＣＶ２の他端に基準電圧ＶＲ３を供給する。これにより可変容量回路ＣＶ１の両端に印加される電圧や可変容量回路ＣＶ２の両端に印加される電圧を適切な電圧に設定できるようになる。基準電圧供給回路３４は、ＶＲＥＧのノードとＧＮＤのノードの間に直列に設けられた抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を含み、ＶＲＥＧの電圧を分割した電圧を基準電圧ＶＲ３、ＶＲ１、ＶＲ２として出力する。なお抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の各接続ノードと、基準電圧ＶＲ３、ＶＲ１、ＶＲ２の出力ノードとの間には、抵抗Ｒ５、Ｒ６、Ｒ７が設けられている。

キャパシターＣ２は、一端が配線Ｌ１に電気的に接続され、他端が容量制御電圧ＶＣＰの供給ノードＮＳ１に電気的に接続される。容量制御電圧ＶＣＰは抵抗ＲＣ１を介して供給ノードＮＳ１に供給される。可変容量回路ＣＶ１は、一端が供給ノードＮＳ１に電気的に接続される。そして基準電圧供給回路３４は、可変容量回路ＣＶ１の他端に基準電圧ＶＲ２を供給する。基準電圧ＶＲ２は第２基準電圧である。可変容量回路ＣＶ１は例えばバラクターなどの可変容量素子により構成され、容量制御電圧ＶＣＰに基づいて容量が制御される。可変容量回路ＣＶ１の容量を制御することで、発振回路３０の負荷容量を制御でき、発振回路３０の発振周波数を制御できるようになる。このように発振周波数を制御することで、発振周波数が公称周波数になるように調整したり、クロック周波数の温度補償処理を行うことが可能になる。

キャパシターＣ４は、一端が配線Ｌ２に電気的に接続され、他端が容量制御電圧ＶＣＰの供給ノードＮＳ２に電気的に接続される。即ちキャパシターＣ４は、端子Ｔ２と発振回路３０を接続する配線Ｌ２に一端が接続される。容量制御電圧ＶＣＰは抵抗ＲＣ２を介して供給ノードＮＳ２に供給される。可変容量回路ＣＶ２は、一端が供給ノードＮＳ２に電気的に接続される。そして基準電圧供給回路３４は、可変容量回路ＣＶ２の他端に基準電圧ＶＲ３を供給する。基準電圧ＶＲ３は第３基準電圧である。可変容量回路ＣＶ２は例えばバラクターなどの可変容量素子により構成され、容量制御電圧ＶＣＰに基づいて容量が制御される。可変容量回路ＣＶ２の容量を制御することで、発振回路３０の負荷容量を制御でき、発振回路３０の発振周波数を制御できるようになる。

また図１８では、端子Ｔ３と配線Ｌ１との間にスイッチ回路４０が設けられている。そしてテストモードでは、スイッチ回路４０がオンになり、端子Ｔ３を介して入力されたテスト用の外部入力信号ＩＮが、スイッチ回路４０、配線Ｌ１、端子Ｔ１を介して振動子１０の一端に入力されるようになる。これによりオーバードライブやＤＬＤなどのテスト、検査が可能になる。なお図１８では、通常動作モードにおいてＰ型のトランジスターＴＰ１の基板をレギュレート電圧ＶＲＥＧに設定しているが、トランジスターＴＰ１の基板を電源電圧ＶＤＤに設定する変形実施も可能である。

図１９に発振回路３０の第２の構成例を示す。図１９の第２の構成例は、図１９の第１の構成例の比較例となる構成である。図１９では、発振回路３０の駆動回路３２の入力ノードＮＩと配線Ｌ１との間、及び、出力ノードＮＱと配線Ｌ２との間の両方に、ＤＣカット用のキャパシターＣＡ１１、ＣＡ１２が設けられている。また可変容量回路ＣＶ１、ＣＶ２の一端は、ＤＣカット用のキャパシターを介することなく、配線Ｌ１、Ｌ２に接続されている。即ち図１８に示すＤＣカット用のキャパシターＣ２、Ｃ４が、図１９では設けられていない。また基準電圧供給回路３４は、配線Ｌ１に対して基準電圧ＶＲ１＝０．３３Ｖを供給すると共に、配線Ｌ２に対して基準電圧ＶＲ２＝１．３７Ｖを供給している。このようにすることで、配線Ｌ１での発振信号ＯＳＩの振幅中心電圧が、ＶＲ１＝０．３３Ｖに設定され、配線Ｌ２での発振信号ＯＳＱの振幅中心電圧が、ＶＲ２＝１．３７Ｖに設定されるようになる。これらの発振信号ＯＳＩ、ＯＳＱのＤＣ成分は、ＤＣカット用のキャパシターＣＡ１１、ＣＡ１２によりカットされ、ＡＣ成分だけが伝達されるようになる。

図１９の第２の構成例では、テストモード用に設けられたスイッチ回路４０のＮ型のトランジスターＴＮ１においてリーク電流が発生し、このリーク電流が原因になって発振の周波数が不安定になってしまうという問題がある。

例えば通常動作モードにおいて端子Ｔ３、外部端子ＴＥ３が周波数制御端子となる機種では、外部入力信号ＩＮとして周波数制御信号が入力される。同様に通常動作モードにおいて端子Ｔ３がアウトプットイネーブル端子、スタンバイ端子となる機種では、各々、外部入力信号ＩＮとしてアウトプットイネーブル信号、スタンバイ信号が入力される。

一方、図１９の発振回路３０では、配線Ｌ１での発振信号ＯＳＩの発振振幅が負電圧側まで大きくスイングしている。このためスイッチ回路４０のＮ型のトランジスターＴＮ１が弱いオン状態になって、端子Ｔ３側にリーク電流が流れてしまう。

そして上述のように、通常動作モードにおいて端子Ｔ３には、周波数制御信号、アウトプットイネーブル信号又はスタンバイ信号などの外部入力信号ＩＮが入力され、この外部入力信号ＩＮの電圧レベルが様々に変化する。従って、外部入力信号ＩＮの電圧レベルが変化すると、Ｎ型のトランジスターＴＮ１に流れるリーク電流の大きさも変化してしまい、発振回路３０の発振の周波数が不安定になってしまうという問題が発生する。

例えば図１９では、基準電圧供給回路３４が、配線Ｌ１、Ｌ２に対して、各々、ＶＲ１＝０．３３Ｖ、ＶＲ２＝１．３７Ｖとなる基準電圧ＶＲ１、ＶＲ２を供給する。これにより、配線Ｌ１、Ｌ２の発振信号ＯＳＩ、ＯＳＱの振幅中心電圧が、各々、０．３３Ｖ、１．３７Ｖに設定される。これにより可変容量回路ＣＶ１、ＣＶ２に印加される電圧が互いに異なるようになり、容量制御電圧ＶＣＰに対する容量の変化についてのリニアリティー特性が改善する。即ち広い電圧範囲で容量の変化の直線性を確保できるようになる。この容量は、可変容量回路ＣＶ１、ＣＶ２によるトータルの容量である。

しかしながら図１９では、発振信号ＯＳＩの振幅中心電圧は０．３３Ｖであり、比較的低い電圧であるため、発振信号ＯＳＩの振幅が大きいと、図２０に示すように低電位側の電圧レベルが負電圧になってしまう。例えば図２０では発振信号ＯＳＩの低電位側の電圧レベルが、－０．４Ｖ程度の負電圧になっている。このように発振信号ＯＳＩの電圧レベルが負電圧になると、スイッチ回路４０のＮ型のトランジスターＴＮ１が弱いオン状態になって、リーク電流が発生する。そして、このリーク電流の値が、外部入力信号ＩＮの電圧レベルに応じて変化してしまうため、発振の周波数も変動してしまい、不安定になってしまう。

この点、図１８の第１の構成例では、振動子１０の端子Ｔ１に接続される配線Ｌ１と、発振回路３０の駆動回路３２の入力ノードＮＩとの間に、ＤＣカット用のキャパシターＣ１を設けている。このようなＤＣカット用のキャパシターＣ１を設けることで、配線Ｌ１に対して任意の電圧レベルの基準電圧ＶＲ１を供給できるようになる。なお、入力ノードＮＩのＤＣの電圧レベルは、バイポーラトランジスターＢＰのベース・エミッター間電圧ＶＢＥに設定される。

そして基準電圧供給回路３４は、発振信号ＯＳＩの電圧レベルが負電圧側に大きく振れないようにする基準電圧ＶＲ１を配線Ｌ１に供給する。例えばトランジスターＴＮ１のＰＮ接合の順方向バイアスによるリーク電流が生じないような電圧レベルの基準電圧ＶＲ１を、配線Ｌ１に供給する。図１８では基準電圧供給回路３４は、基準電圧ＶＲ１＝０．７５Ｖを配線Ｌ１に供給している。これにより図２１に示すように、発振信号ＯＳＩの電圧レベルが負電圧側に大きく振れないようになり、スイッチ回路４０のＮ型のトランジスターＴＮ１において負電圧を原因とするリーク電流が発生するのが防止される。そして、この配線Ｌ１に供給される基準電圧ＶＲ１が、可変容量回路ＣＶ１の容量に影響を与えないように、配線Ｌ１と、容量制御電圧ＶＣＰの供給ノードＮＳ１との間に、ＤＣカット用のキャパシターＣ２を設ける。このようにすることで、配線Ｌ１に供給される基準電圧ＶＲ１の電圧レベルを、図１９の０．３３Ｖに比べて高い電圧レベルである０．７５Ｖに設定しても、可変容量回路ＣＶ１の容量に影響が及ぶのが防止される。なお配線Ｌ２での発振信号ＯＳＱの振幅中心電圧については、例えばバイポーラトランジスターＢＰのベース・エミッター間電圧ＶＢＥと、抵抗ＲＢに流れるベース電流ＩＢにより設定される。例えば発振信号ＯＳＱの振幅中心電圧は、ＶＢＥ＋ＩＢ×ＲＢの電圧レベルに設定され、図１８では例えば１．３７Ｖに設定されている。

このように図１８の第１の構成例では、基準電圧供給回路３４による基準電圧ＶＲ１の設定により、発振信号ＯＳＩの電圧レベルが負電圧側に大きく振れることが防止されるため、スイッチ回路４０のＮ型のトランジスターＴＮ１にリーク電流が発生するのが抑制される。従って、外部入力信号ＩＮの電圧レベルの変化によりリーク電流が変化して、発振の周波数が不安定になってしまう事態を効果的に防止できるようになる。

例えば図２２は、外部入力信号ＩＮの電圧ＶＩＮの変動に対する周波数の変動を説明する図である。図１９の第２の構成例の場合には、Ｂ１に示すように、外部入力信号ＩＮの電圧ＶＩＮが変化すると、発振の周波数も変動してしまう。これに対して図１８の第１の構成例の場合には、Ｂ２に示すように、外部入力信号ＩＮの電圧ＶＩＮが変化しても、発振の周波数は殆ど変動しないようになる。

また図１８では、基準電圧供給回路３４は、可変容量回路ＣＶ１の他端に、第２基準電圧である基準電圧ＶＲ２を供給している。このようにすることで、可変容量回路ＣＶ１の両端に印加される電圧がＶＣＰ－ＶＲ２に設定され、所望の電圧を可変容量回路ＣＶ１に印加できるようになる。そして基準電圧供給回路３４は、例えば可変容量回路ＣＶ２の他端に対して、基準電圧ＶＲ２よりも高い基準電圧ＶＲ３を供給している。これにより、可変容量回路ＣＶ１の両端に印加される電圧はＶＣＰ－ＶＲ２となる一方で、可変容量回路ＣＶ２の両端に印加される電圧はＶＣＰ１－ＶＲ３になり、両者の電圧を異ならせることが可能になる。例えばＶＣＰ－ＶＲ２＞ＶＣＰ－ＶＲ３に設定できるようになる。これにより、容量制御電圧ＶＣＰに対する、可変容量回路ＣＶ１、ＣＶ２のトータルの容量の変化についてのリニアリティー特性を改善でき、広い電圧範囲で容量の変化の直線性を確保できるようになる。この結果、クロック信号の周波数変動を低減でき、周波数精度の向上等を図れるようになる。

図２３に発振回路３０の第３の構成例を示す。図１８ではＤＣカット用のキャパシターＣ１は、発振回路３０の駆動回路３２の入力ノードＮＩと配線Ｌ１との間に設けられていたが、図２３では、ＤＣカット用のキャパシターＣ１は、駆動回路３２の出力ノードＮＱと配線Ｌ１との間に設けられている。別の言い方をすれば、図１８では、端子Ｔ１が、駆動回路３２の入力ノードＮＩ側の端子となっていたが、図２３では、端子Ｔ１が、駆動回路３２の出力ノードＮＱ側の端子となっている。そしてスイッチ回路４０の一端が配線Ｌ１に接続され、基準電圧供給回路３４は、配線Ｌ１に対して基準電圧ＶＲ１＝０．７５Ｖを供給している。そして図２３ではスイッチ回路４０のＰ型のトランジスターＴＰ１の基板は、通常動作モードにおいてレギュレート電圧ＶＲＥＧ＝１．５Ｖに設定されている。このようにトランジスターＴＰ１の基板がレギュレート電圧ＶＲＥＧ＝１．５Ｖに設定されているときに、発振信号ＯＳＱの振幅の電圧が１．５Ｖを大きく上回ると、トランジスターＴＰ１においてリーク電流が発生するおそれがある。この点、図２３では、基準電圧供給回路３４が配線Ｌ１に基準電圧ＶＲ１＝０．７５Ｖを供給することで、発振信号ＯＳＱの振幅中心電圧が０．７５Ｖに設定され、発振信号ＯＳＱの振幅の電圧が１．５Ｖを大きく上回らないように動作する。これにより、トランジスターＴＰ１においてリーク電流が発生するのが防止され、リーク電流を原因として発振の周波数が変動する事態を防止できるようになる。

図２４に発振回路３０の第４の構成例を示す。図２４の発振回路３０は、駆動回路３２の入力ノードＮＩと配線Ｌ１の間に設けられるキャパシターＣ１と、一端が配線Ｌ１に接続され、他端がＶＣＰの供給ノードＮＳ１に接続されるキャパシターＣ２と、一端が供給ノードＮＳ１に接続される可変容量回路ＣＶ１を有しており、この点においては図１８と同様の構成となる。

一方、図２４では、駆動回路３２の出力ノードＮＱと配線Ｌ２の間にキャパシターＣ１Ｂが設けられ、可変容量回路ＣＶ２の一端が配線Ｌ２に接続され、基準電圧供給回路３４が、配線Ｌ２に基準電圧ＶＲ３を供給しており、この点において図１８の構成とは異なる。即ち図２４では、キャパシターＣ１Ｂ、可変容量回路ＣＶ２の接続構成については、図１９の第２の構成例のキャパシターＣＡ１２、可変容量回路ＣＶ２の接続構成と同様になっている。そして図２４の発振回路３０においても、入力ノードＮＩと配線Ｌ１の間にＤＣカット用のキャパシターＣ１を設けると共に、基準電圧供給回路３４が配線Ｌ１に対してＶＲ１＝０．７５Ｖを供給している。これにより、発振信号ＯＳＩの電圧レベルが負方向に大きく振れてしまい、リーク電流が発生してしまう事態が発生するのが防止される。また図２４では可変容量回路ＣＶ１の両端に印加される電圧はＶＣＰ－ＶＲ２となり、可変容量回路ＣＶ２の両端に印加される電圧はＶＣＰ－ＶＲ３となり、両者の電圧が異なっている。従って、容量制御電圧ＶＣＰに対する、可変容量回路ＣＶ１、ＣＶ２のトータルの容量の変化についてのリニアリティー特性を改善でき、広い電圧範囲で容量の変化の直線性を確保することが可能になる。

５．発振器
次に本実施形態の発振器４の構造例を説明する。図２５に発振器４の第１の構造例を示す。発振器４は、振動子１０と、回路装置２０と、振動子１０及び回路装置２０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子１０及び回路装置２０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子１０及び回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子１０及び回路装置２０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子１０は、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また回路装置２０は、ベース１６の内側底面に配置されている。具体的には回路装置２０は、能動面がベース１６の内側底面に向くように配置されている。能動面は回路装置２０の回路素子が形成される面である。また回路装置２０のパッドである端子にバンプＢＭＰが形成されている。そして回路装置２０は、導電性のバンプＢＭＰを介してベース１６の内側底面に支持される。導電性のバンプＢＭＰは例えば金属バンプであり、このバンプＢＭＰやパッケージ１５の内部配線や端子電極などを介して、振動子１０と回路装置２０が電気的な接続される。また回路装置２０は、バンプＢＭＰやパッケージ１５の内部配線を介して、発振器４の外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。

なお図２５では、回路装置２０の能動面が下方に向くように回路装置２０がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば回路装置２０の能動面が上方に向くように回路装置２０を実装してもよい。即ち能動面が振動子１０に対向するように回路装置２０を実装する。

図２６に発振器４の第２の構造例を示す。図２６の発振器４は、振動子１０と回路装置２０と回路装置２１を含む。また発振器４は、振動子１０及び回路装置２０を収容するパッケージ１５と、パッケージ１５及び回路装置２１を収容するパッケージ５を含む。パッケージ１５、パッケージ５は、各々、第１パッケージ、第２パッケージである。第１パッケージ、第２パッケージは第１容器、第２容器と言うこともできる。

そして本実施形態では、パッケージ１５に収容される回路装置２０が第１温度補償処理を行い、パッケージ５に収容される回路装置２１が第２温度補償処理を行う。例えば振動子１０及び回路装置２０がパッケージ１５に収容されることで、例えばアナログ方式の第１温度補償処理を行う温度補償型の発振器１４が構成される。そして、アナログ方式の第１温度補償処理を行う発振器１４と、デジタル方式の第２温度補償処理を行う回路装置２１とがパッケージ５に収容されることで、高精度のクロック信号を生成する発振器４が構成される。回路装置２１は、デジタル方式で微調整の第２温度補償処理を行う補正ＩＣと呼ぶこともできる。

具体的にはパッケージ５は、例えばセラミック等により形成され、その内側に収容空間を有している。この収容空間に、振動子１０及び回路装置２０がパッケージ１５に収容された発振器１４と、回路装置２１とが収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ５により、回路装置２１及び発振器１４を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ５はベース６とリッド７を有する。具体的にはパッケージ５は、発振器１４及び回路装置２１を支持するベース６と、ベース６との間に収容空間を形成するようにベース６の上面に接合されたリッド７とにより構成されている。ベース６は、その内側に、上面に開口する第１凹部と、第１凹部の底面に開口する第２凹部を有する。回路装置２１は、第１凹部の底面に支持されている。例えば回路装置２１は、端子電極を介して底面の段差部に支持されている。また発振器１４は、第２凹部の底面に支持されている。例えば発振器１４は、端子電極を介して底面の段差部に支持されている。またベース６は、第２凹部の底面に開口する第３凹部を有しており、この第３凹部に回路部品１２が配置される。配置される回路部品１２としては、例えばコンデンサーや温度センサーなどを想定できる。

回路装置２１は、例えばボンディングワイヤーＢＷや、段差部に形成された端子電極や、パッケージ５の内部配線を介して、発振器１４の端子に電気的に接続される。これにより発振器１４からのクロック信号や温度検出信号を回路装置２１に入力できるようになる。また回路装置２１は、ボンディングワイヤーＢＷや、段差部に形成された端子電極や、パッケージ５の内部配線を介して、発振器４の外部端子８、９に電気的に接続される。外部端子８、９は、パッケージ５の外側底面に形成されている。外部端子８、９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。なお発振器１４の端子と外部端子８、９を電気的に接続するようにしてもよい。

なお図２６では発振器１４の上方向に回路装置２１を配置しているが、発振器１４の下方向に回路装置２１を配置するようにしてもよい。ここで上方向はパッケージ５の底面からリッド７に向かう方向であり、下方向はその反対方向である。また発振器１４の側方に回路装置２１を設けてもよい。即ち発振器４の上面視において発振器１４と回路装置２１とが並ぶように配置する。

次に回路装置２１について説明する。回路装置２１は、発振器１４で生成されたクロック信号である第１クロック信号が、基準クロック信号として入力されるクロック信号生成回路を含む。そしてクロック信号生成回路が生成したクロック信号が、発振器４の出力クロック信号として外部に出力される。例えば回路装置２１のクロック信号生成回路は、発振器１４からの第１クロック信号が基準クロック信号として入力されるフラクショナル－Ｎ型のＰＬＬ回路により構成される。このＰＬＬ回路は、第１クロック信号である基準クロック信号と、ＰＬＬ回路の出力クロック信号を分周回路により分周したフィードバッククロック信号との位相比較を行う。そしてデルタシグマ変調回路を用いて小数の分周比を設定することで、フラクショナル－Ｎ型のＰＬＬ回路が実現される。また回路装置２１が含む処理回路が、温度補償データに基づいて、ＰＬＬ回路に設定される分周比データの補正処理を行うことで、第２温度補償処理が実現される。なお発振器１４において行われる第１温度補償処理は、例えば図２の処理回路２８が行う多項式近似の温度補償処理により実現される。またクロック信号生成回路を、ダイレクトデジタルシンセサイザーにより構成してもよい。この場合には、第１クロック信号を基準クロック信号として動作するダイレクトデジタルシンセサイザーに対して、温度補償データにより補正された周波数制御データを入力することで、第２温度補償処理が実現される。

図２６の発振器４によれば、振動子１０を発振させる回路装置２０が第１温度補償処理を行うことで、第１回路装置である回路装置２０から出力される第１クロック信号の周波数温度特性での周波数変動量を小さくできる。そして第２回路装置である回路装置２１が、回路装置２０からの第１クロック信号に基づいてクロック信号を生成する際に第２温度補償処理を行う。このように回路装置２０により第１温度補償処理を行った後に、回路装置２１により第２温度補償処理を行うことで、温度計測結果の揺らぎなどを原因とする周波数のマイクロジャンプを小さくすることなどが可能になり、発振器４のクロック周波数の高精度化等を実現できるようになる。また図２６の発振器４では、回路装置２０に設けられる温度センサーを用いて第１温度補償処理を行うと共に、この温度センサーの温度検出信号が、回路装置２０から出力されて回路装置２１に入力されるようにしてもよい。そして回路装置２１が、入力された温度検出信号に基づいて第２温度補償処理を行ってもよい。このようにすれば、回路装置２０での第１温度補償処理と、回路装置２１での第２温度補償処理を、同じ温度センサーからの温度検出信号に基づいて行うことが可能になるため、より適正な温度補償処理を実現できるようになる。この場合に回路装置２０に内蔵される温度センサーと振動子１０との距離は、当該温度センサーと回路装置２１との距離よりも短くなる。従って、デジタル方式の温度補償処理を行うことで発熱量が多い回路装置２１と、振動子１０との距離を離すことができ、回路装置２１の発熱が温度センサーの温度検出結果に及ぼす悪影響を低減できる。従って、振動子１０についての温度を、回路装置２０に内蔵される温度センサーを用いて、より正確に計測することが可能になる。

６．電子機器、移動体
図２７に、本実施形態の回路装置２０を含む電子機器５００の構成例を示す。電子機器５００は、本実施形態の回路装置２０と、回路装置２０の発振回路３０の発振信号に基づくクロック信号により動作する処理装置５２０を含む。具体的には電子機器５００は、本実施形態の回路装置２０を有する発振器４を含み、処理装置５２０は、発振器４からのクロック信号に基づいて動作する。また電子機器５００は、アンテナＡＮＴ、通信インターフェース５１０、操作インターフェース５３０、表示部５４０、メモリー５５０を含むことができる。なお電子機器５００は図２７の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００は、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器、或いは車載機器などである。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載機器は自動運転用の機器等である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

また電子機器５００としては、５Ｇなどの次世代移動通信システムに用いられる機器がある。例えば次世代移動通信システムの基地局、リモートレディオヘッド（ＲＲＨ）又は携帯通信端末などの種々の機器に本実施形態の回路装置２０を用いることができる。次世代移動通信システムでは、時刻同期等のために高精度のクロック周波数が要望されており、高精度のクロック信号を生成できる本実施形態の回路装置２０の適用例として好適である。

通信インターフェース５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

図２８に、本実施形態の回路装置２０を含む移動体の例を示す。移動体は、本実施形態の回路装置２０と、回路装置２０の発振回路３０の発振信号に基づくクロック信号により動作する処理装置２２０を含む。具体的には移動体は、本実施形態の回路装置２０を有する発振器４を含み、処理装置２２０は、発振器４からのクロック信号に基づいて動作する。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図２８は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置２０が組み込まれる。具体的には、移動体である自動車２０６は、制御装置２０８を含み、制御装置２０８は、本実施形態の回路装置２０を含む発振器４と、発振器４により生成されたクロック信号に基づき動作する処理装置２２０を含む。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置２０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられるメーターパネル機器やナビゲーション機器などの種々の車載機器に組み込むことが可能である。

以上に説明したように本実施形態の回路装置は、振動子の一端に電気的に接続される第１端子と、振動子の他端に電気的に接続される第２端子と、第１端子及び第２端子に電気的に接続され、振動子を発振させる発振回路と、外部入力信号が入力される第３端子を含む。また回路装置は、第１端子と発振回路を接続する第１配線と、第３端子との間に設けられ、Ｐ型トランジスターを有するスイッチ回路と、電源電圧をレギュレートしたレギュレート電圧を、Ｐ型トランジスターの基板電圧として出力する制御回路を含む。

本実施形態によれば、発振回路が、第１端子及び第２端子に電気的に接続される振動子を発振させることで、発振信号が生成される。そして第１端子と発振回路を接続する第１配線と、外部入力信号が入力される第３端子との間にはスイッチ回路が設けられている。このようなスイッチ回路を設けることで、第３端子を介して入力された外部入力信号を、オンになったスイッチ回路と第１配線及び第１端子を介して振動子に入力することが可能になる。一方、スイッチ回路がオフ状態の場合に、スイッチ回路のＰ型トランスターの基板電圧が、例えば電源電圧に設定されていると、電源電圧変動が振動子の発振動作に対して悪影響を与えてしまい、発振周波数が変動するなどの問題が発生するおそれがある。この点、本実施形態によれば、スイッチ回路のＰ型トランスターの基板電圧として、安定した電位のレギュレート電圧が設定される。従って、電源電圧が変動しても、Ｐ型トランスターの基板電圧の変動を抑えることが可能になるため、電源電圧変動が振動子の発振動作に対して悪影響を与えるのを防止できるようになる。

また本実施形態では、制御回路は、第１モードにおいて、レギュレート電圧を基板電圧として出力し、第２モードにおいて、電源電圧を基板電圧として出力する切り替え回路を含んでもよい。

このようにすれば、第１モードでは、スイッチ回路のＰ型トランジスターの基板電圧がレギュレート電圧に設定されることで、電源電圧変動が振動子の発振動作に対して悪影響を与えるのを防止できるようになる。一方、第２モードでは、スイッチ回路のＰ型トランジスターの基板電圧が電源電圧に設定されることで、例えば電源電圧レベルの外部入力信号がＰ型トランジスターのソース等に印加された場合にも、基板に対してリーク電流が流れるのを防止できるようになる。

また本実施形態では、第１モードは通常動作モードであり、第２モードはテストモードであってもよい。

このようにすれば、第１モードである通常動作モードにおいて、振動子の適切な発振動作を実現できると共に、第２モードである通常動作モードにおいて、テストモード用の信号を外部入力信号として第３端子を介して入力して、振動子の一端に入力できるようになる。

また本実施形態では、制御回路は、制御信号が入力され、制御信号に基づいて、スイッチ回路をオン又はオフにするスイッチ信号を出力するスイッチ信号出力回路を含み、スイッチ信号出力回路は、制御信号の電圧を電源電圧からレギュレート電圧にレベルシフトして、レベルシフトされたスイッチ信号をＰ型トランジスターのゲートに出力するレベルシフターを含んでもよい。

このようにすれば、スイッチ回路のＰ型トランジスターの基板電圧としてレギュレート電圧が印加された場合にも、Ｐ型トランジスターの適切なオン、オフ制御を実現できるようになる。

また本実施形態では、電源電圧が入力される第４端子と、グランド電圧が入力される第５端子と、第４端子からの電源電圧に基づいてレギュレート電圧を出力するレギュレーターと、第２端子と発振回路を接続する第２配線と、第５端子との間に設けられ、スイッチ回路がオンのときにオンになる第２スイッチ回路と、を含んでもよい。

このようにすれば、第４端子からの電源電圧に基づいて動作するレギュレーターによりレギュレート電圧を生成して、Ｐ型トランジスターの基板電圧として設定できるようになる。また第３端子からの外部入力信号が、オンになったスイッチ回路を介して振動子の一端に入力される場合に、振動子の他端を、オンになった第２スイッチ回路を介して、グランドに接続できるようになる。

また本実施形態では、スイッチ回路は、Ｐ型トランジスターとＮ型トランジスターとにより構成されるトランスファーゲートであってもよい。

このようなトランスファーゲートの構成を採用することで、外部入力信号についてのスイッチ回路での電圧降下を少なくでき、適切な電圧レベルの外部入力信号を、振動子の一端に入力できるようになる。

また本実施形態では、スイッチ回路は、第３端子とＰ型トランジスターとの間に設けられた保護用トランジスターを含んでもよい。

このような保護用トランジスターを設けることで、適切でない電圧レベルの信号が回路装置の内部回路に伝達されてしまうのを防止できるようになる。

また本実施形態では、制御回路は、保護用トランジスターの基板電圧として第２基板電圧を出力してもよい。

このようにすれば、保護用トランジスターに入力される信号の電圧レベルに応じた適切な第２基板電圧を、保護用トランジスターの基板に印加できるようになる。

また本実施形態では、第３端子を介してメモリー書き込み用電圧が供給される不揮発性メモリーを含み、不揮発性メモリーのメモリー書き込みモードにおいて、保護用トランジスターがオフになってもよい。

このようにすれば、第３端子を利用して、不揮発性メモリーにメモリー書き込み用電圧を供給して、不揮発性メモリーの書き込み動作を実現できるようになる。そして不揮発性メモリーのメモリー書き込みモードにおいて、保護用トランジスターがオフになることで、メモリー書き込み用電圧が回路装置の内部回路に伝達されてしまうのを防止できるようになる。

また本実施形態では、発振回路は、振動子を駆動して発振させる駆動回路と、駆動回路の入力ノード又は出力ノードと第１配線との間に設けられるＤＣカット用の第１キャパシターと、第１配線に基準電圧を供給する基準電圧供給回路と、一端が第１配線に電気的に接続され、他端が容量制御電圧の供給ノードに電気的に接続されるＤＣカット用の第２キャパシターと、一端が供給ノードに電気的に接続される可変容量回路を含んでもよい。

このような構成の発振回路によれば、第１配線での発振信号のＤＣ成分を、第１キャパシターを用いてカットして、発振回路の駆動回路に伝達できるようになる。また基準電圧供給回路により第１配線を基準電圧に設定した場合に、第２キャパシターによりＤＣ成分がカットされることで、基準電圧により可変容量回路の容量が影響されないようにすることが可能になる。

また本実施形態の回路装置は、振動子の一端に電気的に接続される第１端子と、振動子の他端に電気的に接続される第２端子と、第１端子及び第２端子に電気的に接続され、振動子を発振させる発振回路と、外部入力信号が入力される第３端子と、第１端子と発振回路を接続する第１配線と、第３端子との間に設けられるスイッチ回路を含む。そして発振回路は、振動子を駆動して発振させる駆動回路と、駆動回路の入力ノード又は出力ノードと第１配線との間に設けられるＤＣカット用の第１キャパシターと、第１配線に基準電圧を供給する基準電圧供給回路と、一端が第１配線に電気的に接続され、他端が容量制御電圧の供給ノードに電気的に接続されるＤＣカット用の第２キャパシターと、一端が供給ノードに電気的に接続される可変容量回路を含む。

本実施形態によれば、発振回路が、第１端子及び第２端子に電気的に接続される振動子を発振させることで、発振信号が生成される。そして第１端子と発振回路を接続する第１配線と、外部入力信号が入力される第３端子との間にはスイッチ回路が設けられている。このようなスイッチ回路を設けることで、第３端子を介して入力された外部入力信号を、オンになったスイッチ回路と第１配線及び第１端子を介して振動子に入力することが可能になる。また、このような構成の発振回路を採用することで、第１配線での発振信号のＤＣ成分を、第１キャパシターを用いてカットして、発振回路の駆動回路に伝達できるようになる。また基準電圧供給回路により第１配線を基準電圧に設定した場合に、第２キャパシターによりＤＣ成分がカットされることで、基準電圧により可変容量回路の容量が影響されないようにすることが可能になる。

また本実施形態では、基準電圧供給回路は、可変容量回路の他端に第２基準電圧を供給してもよい。

このようにすれば、容量制御電圧と第２基準電圧の電圧差に対応する電圧が、可変容量回路の両端に印加されるようになり、可変容量回路の容量の適切な設定が可能になる。

また本実施形態は、上記に記載の回路装置と、振動子を含む発振器に関係する。

また本実施形態は、上記に記載の回路装置と、発振回路の発振信号に基づくクロック信号により動作する処理装置を含む電子機器に関係する。

また本実施形態は、上記に記載の回路装置と、発振回路の発振信号に基づくクロック信号により動作する処理装置を含む移動体に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。例えば通常動作モード、テストモード等の用語は、第１モード、第２モード等の用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、発振器、電子機器、移動体の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６…端子、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５…配線、
ＬＩＮ…信号入力用の配線、ＴＥ３、ＴＥ４、ＴＥ５、ＴＥ６…外部端子、
ＩＮ…外部入力信号、ＶＳＢ…基板電圧、ＶＲＥＧ…レギュレート電圧、
ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＴＰ５…Ｐ型のトランジスター、
ＴＮ１、ＴＮ２…Ｎ型のトランジスター、
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５…キャパシター、
ＣＫ…クロック信号、ＩＳ…電流源、ＢＰ…バイポーラトランジスター、
ＲＢ、Ｒ１～Ｒ８…抵抗、ＮＩ…入力ノード、ＮＱ…出力ノード、
ＣＶ１、ＣＶ２…可変容量回路、ＯＳＩ、ＯＳＱ…発振信号、ＣＮＴ…制御信号、
ＥＮ、ＸＥＮ、ＸＥＮＬ…スイッチ信号、ＮＳ１、ＮＳ２…供給ノード、
４…発振器、５…パッケージ、６…ベース、７…リッド、８、９…外部端子、
１０…振動子、１２…回路部品、１４…発振器、１５…パッケージ、
１６…ベース、１７…リッド、１８、１９…外部端子、
２０、２１…回路装置、２２…レギュレーター、２４…第２スイッチ回路、
２６…不揮発性メモリー、２８…処理回路、２９…出力回路、３０…発振回路、
３２…駆動回路、３４…基準電圧供給回路、４０…スイッチ回路、
５０…制御回路、５２…切り替え回路、５４…スイッチ信号出力回路、
５５…レベルシフター、５６…トレラント回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
２２０…処理装置、５００…電子機器、５１０…通信インターフェース、
５２０…処理装置、５３０…操作インターフェース、５４０…表示部、
５５０…メモリー

Claims (14)

1. 振動子の一端に電気的に接続される第１端子と、
   前記振動子の他端に電気的に接続される第２端子と、
   前記第１端子及び前記第２端子に電気的に接続され、前記振動子を発振させる発振回路と、
   外部入力信号が入力される第３端子と、
   前記第１端子と前記発振回路を接続する第１配線と、前記第３端子との間に設けられ、Ｐ型トランジスターを有するスイッチ回路と、
   第１モードにおいて、電源電圧をレギュレートしたレギュレート電圧を前記Ｐ型トランジスターの基板電圧として出力し、第２モードにおいて、前記電源電圧を前記基板電圧として出力する切り替え回路を含む制御回路と、
   を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記第１モードは通常動作モードであり、前記第２モードはテストモードであることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記制御回路は、
   制御信号が入力され、前記制御信号に基づいて、前記スイッチ回路をオン又はオフにするスイッチ信号を出力するスイッチ信号出力回路を含み、
   前記スイッチ信号出力回路は、前記制御信号の電圧を前記電源電圧から前記レギュレート電圧にレベルシフトして、レベルシフトされた前記スイッチ信号を前記Ｐ型トランジスターのゲートに出力するレベルシフターを含むことを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記電源電圧が入力される第４端子と、
   グランド電圧が入力される第５端子と、
   前記第４端子からの前記電源電圧に基づいて前記レギュレート電圧を出力するレギュレーターと、
   前記第２端子と前記発振回路を接続する第２配線と、前記第５端子との間に設けられ、前記スイッチ回路がオンのときにオンになる第２スイッチ回路と、
   を含むことを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記スイッチ回路は、前記Ｐ型トランジスターとＮ型トランジスターとにより構成されるトランスファーゲートであることを特徴とする回路装置。
6. 請求項１乃至５のいずれかに記載の回路装置において、
   前記スイッチ回路は、前記第３端子と前記Ｐ型トランジスターとの間に設けられた保護用トランジスターを含むことを特徴とする回路装置。
7. 請求項６に記載の回路装置において、
   前記制御回路は、前記保護用トランジスターの基板電圧として第２基板電圧を出力することを特徴とする回路装置。
8. 請求項６又は７に記載の回路装置において、
   前記第３端子を介してメモリー書き込み用電圧が供給される不揮発性メモリーを含み、 前記不揮発性メモリーのメモリー書き込みモードにおいて、前記保護用トランジスターがオフになることを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   前記発振回路は、
   前記振動子を駆動して発振させる駆動回路と、
   前記駆動回路の入力ノード又は出力ノードと前記第１配線との間に設けられるＤＣカット用の第１キャパシターと、
   前記第１配線に基準電圧を供給する基準電圧供給回路と、
   一端が前記第１配線に電気的に接続され、他端が容量制御電圧の供給ノードに電気的に接続されるＤＣカット用の第２キャパシターと、
   一端が前記供給ノードに電気的に接続される可変容量回路と、
   を含むことを特徴とする回路装置。
10. 振動子の一端に電気的に接続される第１端子と、
    前記振動子の他端に電気的に接続される第２端子と、
    前記第１端子及び前記第２端子に電気的に接続され、前記振動子を発振させる発振回路と、
    外部入力信号が入力される第３端子と、
    前記第１端子と前記発振回路を接続する第１配線と、前記第３端子との間に設けられるスイッチ回路と、
    を含み、
    前記発振回路は、
    前記振動子を駆動して発振させる駆動回路と、
    前記駆動回路の入力ノード又は出力ノードと前記第１配線との間に設けられるＤＣカット用の第１キャパシターと、
    前記第１配線に基準電圧を供給する基準電圧供給回路と、
    一端が前記第１配線に電気的に接続され、他端が容量制御電圧の供給ノードに電気的に接続されるＤＣカット用の第２キャパシターと、
    一端が前記供給ノードに電気的に接続される可変容量回路と、
    を含むことを特徴とする回路装置。
11. 請求項９又は１０のいずれに記載の回路装置において、
    前記基準電圧供給回路は、前記可変容量回路の他端に第２基準電圧を供給することを特徴とする回路装置。
12. 請求項１乃至１１のいずれか一項に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。
13. 請求項１乃至１１のいずれか一項に記載の回路装置と、
    前記発振回路の発振信号に基づくクロック信号により動作する処理装置と、
    を含むことを特徴とする電子機器。
14. 請求項１乃至１１のいずれか一項に記載の回路装置と、
    前記発振回路の発振信号に基づくクロック信号により動作する処理装置と、
    を含むことを特徴とする移動体。

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