Nothing Special   »   [go: up one dir, main page]

JP7231064B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7231064B2
JP7231064B2 JP2021570669A JP2021570669A JP7231064B2 JP 7231064 B2 JP7231064 B2 JP 7231064B2 JP 2021570669 A JP2021570669 A JP 2021570669A JP 2021570669 A JP2021570669 A JP 2021570669A JP 7231064 B2 JP7231064 B2 JP 7231064B2
Authority
JP
Japan
Prior art keywords
region
diode
section
semiconductor device
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021570669A
Other languages
English (en)
Other versions
JPWO2021145079A1 (ja
Inventor
大輔 尾崎
徹 白川
泰典 阿形
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2021145079A1 publication Critical patent/JPWO2021145079A1/ja
Application granted granted Critical
Publication of JP7231064B2 publication Critical patent/JP7231064B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ部と、ダイオード部とを同一基板に形成した半導体装置において、ヘリウムイオン等の粒子線を半導体基板の所定深さ位置に照射し、ライフタイムキラーを含むライフタイム制御領域を設ける技術が知られている（例えば、特許文献１及び２）。
特許文献１ 特開２０１７－１３５３３９号公報
特許文献２ 特開２０１４－１７５５１７号公報
 解決しようとする課題
このような半導体装置では、トランジスタ部のダイオード部と隣接する領域がライフタイムキラーのダメージを受け、閾値電圧の低下及びばらつきが生じるという問題がある。
一般的開示
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、トランジスタ部とダイオード部とを有する半導体基板を備え、トランジスタ部は、半導体基板の上面視でダイオード部側の端部において、第２導電型キャリアの注入を抑制する注入抑制領域を有し、ダイオード部は、ライフタイムキラーを含むライフタイム制御領域を有する。
トランジスタ部及びダイオード部の双方が、半導体基板の表面に第２導電型のベース領域を有し、トランジスタ部は、半導体基板の表面に、第１導電型のエミッタ領域と、ベース領域よりドーピング濃度が高い第２導電型の引き抜き領域とをさらに有し、注入抑制領域には、エミッタ領域及び引き抜き領域が設けられていなくてよい。
ライフタイム制御領域は、ダイオード部から注入抑制領域の少なくとも一部にわたって設けられてよい。
半導体基板の上面視で、注入抑制領域において、トランジスタ部及びダイオード部の配列方向におけるライフタイム制御領域の幅は、２０μｍ以上、１５００μｍ以下であってよい。
半導体基板の上面視で、トランジスタ部及びダイオード部の配列方向における注入抑制領域の幅は、２０μｍ以上、９００μｍ以下であってよい。
半導体基板の上面視で、ダイオード部の延伸方向における端部と活性領域の外周との間に注入抑制領域がさらに設けられてよい。
半導体基板の上面視で、ダイオード部の面積は、ダイオード部及び注入抑制領域の合計面積の１０％以上であってよい。
半導体基板の上面視で、ダイオード部の総面積は、半導体装置の面積の１．４％以上、２２％以下であってよい。
注入抑制領域におけるベース領域のドーピング濃度は、ダイオード部のベース領域のドーピング濃度以下であってよい。
注入抑制領域におけるベース領域のドーピング濃度は、１×ｅ１６ｃｍ－３以上、５×ｅ１９ｃｍ－３以下であってよい。
ダイオード部のベース領域のドーピング濃度は、１×ｅ１６ｃｍ－３以上、１×ｅ１８ｃｍ－３以下であってよい。
引き抜き領域のドーピング濃度は、５×ｅ１８ｃｍ－３以上、５×ｅ２０ｃｍ－３以下であってよい。
トランジスタ部及びダイオード部の双方が、半導体基板の表面に第２導電型のベース領域を有し、トランジスタ部及び注入抑制領域は、半導体基板の表面に、第１導電型のエミッタ領域と、ベース領域よりドーピング濃度が高い第２導電型の引き抜き領域とをさらに有し、注入抑制領域における引き抜き領域の比率は、トランジスタ部における引き抜き領域の比率より低くてよい。
ライフタイム制御領域の注入抑制領域側の端部は、ダイオード部の注入抑制領域側の端部より１μｍ以上、１０μｍ以下の距離だけダイオード部内に後退した位置にあってよい。
トランジスタ部及び注入抑制領域は、トランジスタ部及びダイオード部の延伸方向に延伸し、トランジスタ部及びダイオード部の配列方向に配列される複数のトレンチ部の間に、延伸方向に延伸する複数のメサ部を有し、注入抑制領域のメサ部には、エミッタ領域又は引き抜き領域のいずれかが、トランジスタ部側に隣接するメサ部に配置されたエミッタ領域のそれぞれと隣接するように配置されてよい。
注入抑制領域のエミッタ領域は、延伸方向において引き抜き領域と隣接してよい。
注入抑制領域においてダイオード部に隣接するメサ部には、エミッタ領域が配置されていなくてよい。
半導体基板の上面視で、トランジスタ部及びダイオード部の延伸方向において、引き抜き領域の長さは０．５μｍ以上であってよい。
半導体基板の上面視で、トランジスタ部及びダイオード部の配列方向において、引き抜き領域の長さは０．３μｍ以上であってよい。
注入抑制領域において、半導体基板の上面視でエミッタ領域及び引き抜き領域が設けられていない部分にベース領域が設けられてよい。
半導体基板の内部において、第１導電型の蓄積領域をさらに有してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態の実施例１に係る半導体装置１００の部分上面図である。 図１Ａにおけるａ－ａ'断面を示す図である。 比較例に係る半導体装置１１００のおもて面の一例を示す図である。 図２Ａにおけるａ－ａ'断面を示す図である。る。 本実施形態の実施例１に係る半導体装置１００の上面図である。 図３Ａの部分Ａの拡大図である。 図３Ａの部分Ａの拡大図である。 本実施形態の実施例２に係る半導体装置２００の部分断面図である。 本実施形態の実施例３に係る半導体装置３００の部分上面図である。 図５Ａにおける部分Ｂの拡大図である。 図５Ａにおけるｂ－ｂ'断面を示す図である。 半導体装置３００の拡大部分上面図である。 本実施形態の実施例４に係る半導体装置４００の部分上面図である。 図６Ａにおけるａ－ａ'断面を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層又はその他の部材の２つの主面のうち、一方の面をおもて面、他方の面を裏面と称する。「上」、「下」の方向は、重力方向又は半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸及びＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸及びＺ軸に平行な方向を意味する。
本明細書では、半導体基板のおもて面及び裏面に平行な直交軸をＸ軸及びＹ軸とする。また、半導体基板のおもて面及び裏面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸及びＹ軸を含めて、半導体基板のおもて面及び裏面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」又は「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型又はＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナー又はＰ型のアクセプタの何れかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナー又はアクセプタを導入し、Ｎ型の導電型を示す半導体又はＰ型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度又はアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナー及びアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）及び水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。
本明細書においてＰ＋型又はＮ＋型と記載した場合、Ｐ型又はＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型又はＮ－型と記載した場合、Ｐ型又はＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型又はＮ＋＋型と記載した場合には、Ｐ＋型又はＮ＋型よりもドーピング濃度が高いことを意味する。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の濃度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法又はＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。
また、ドナー、アクセプタ又はネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタ又はネット・ドーピングの濃度としてよい。ドナー、アクセプタ又はネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタ又はネット・ドーピングの濃度の平均値をドナー、アクセプタ又はネット・ドーピングの濃度としてよい。
ＳＲ法により計測されるキャリア濃度が、ドナー又はアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
ＣＶ法又はＳＲ法により計測されるキャリア濃度から算出したドナー又はアクセプタの濃度は、ドナー又はアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリン又はヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。
［実施例１］
図１Ａは、本実施形態の実施例１に係る半導体装置１００の部分上面図である。半導体装置１００は、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０とを有する半導体基板を備える。
なお、本明細書で単に上面視と称した場合、半導体基板のおもて面側から見ることを意味している。本例では、上面視でトランジスタ部７０及びダイオード部８０の配列方向をＸ軸、半導体基板のおもて面においてＸ軸と垂直な方向をＹ軸、半導体基板のおもて面と垂直な方向をＺ軸と称する。
トランジスタ部７０及びダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０及びダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部８０は、半導体基板の裏面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。一方、トランジスタ部７０は、半導体基板の裏面と接する領域に、Ｐ＋型のコレクタ領域を有する。
本例の半導体装置１００は、半導体基板のおもて面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４及び引き抜き領域１５を備える。ゲートトレンチ部４０及びダミートレンチ部３０は、それぞれがトレンチ部の一例である。
また、本例の半導体装置１００は、半導体基板のおもて面の上方に設けられたゲート金属層５０及びエミッタ電極５２を備える。ゲート金属層５０及びエミッタ電極５２は、互いに分離して設けられる。
エミッタ電極５２及びゲート金属層５０と、半導体基板のおもて面との間には層間絶縁膜が設けられるが、図１Ａでは省略している。本例の層間絶縁膜には、コンタクトホール４９、５４、５６及び５８が、当該層間絶縁膜を貫通して設けられる。図１Ａにおいては、それぞれのコンタクトホールに斜線のハッチングを付している。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４及び引き抜き領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板のおもて面におけるエミッタ領域１２、ベース領域１４及び引き抜き領域１５と接触する。
また、エミッタ電極５２は、コンタクトホール５６又はコンタクトホール５８を通ってダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、それぞれ絶縁膜を介して半導体基板のおもて面に設けられる。
ゲート金属層５０は、コンタクトホール４９を通ってゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成されてよい。ゲートランナー４８は、半導体基板のおもて面において、ゲートトレンチ部４０内のゲート導電部に接続する。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部およびエミッタ電極５２には電気的に接続しない。
ゲートランナー４８とエミッタ電極５２とは層間絶縁膜及び酸化膜などの絶縁物により電気的に分離されてよい。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートトレンチ部４０の先端部においてゲート導電部は半導体基板のおもて面に露出しており、ゲートランナー４８と接触する。
エミッタ電極５２及びゲート金属層５０は、金属を含む導電性材料で形成される。例えば、ポリシリコン及びアルミニウム又はアルミニウム－シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。
各電極は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。プラグは、半導体基板に接する側にバリアメタルを有し、バリアメタルに接するようにタングステンを埋め込み、タングステン上にアルミニウム等で形成されてよい。
なおプラグは、引き抜き領域１５又はベース領域１４に接するコンタクトホールに設けられる。また、プラグのコンタクトホールの下には、引き抜き領域１５よりドーピング濃度が高いＰ＋＋型のプラグ領域１７を形成する。これは、バリアメタルと引き抜き領域１５との接触抵抗を改善することができる。また、プラグ領域１７の深さは約０．１μｍ以下であり、引き抜き領域１５の深さと比べて１０％以下と小さい領域を持つ。
プラグ領域１７は以下の特徴をもつ。トランジスタ部７０の動作において、接触抵抗改善によりラッチアップ耐量が向上する。一方、ダイオード部８０の動作においては、プラグ領域がない場合はバリアメタルとベース領域１４との接触抵抗が高く、導通損失、スイッチング損失が上昇するが、プラグ領域１７を設けることにより、導通損失、スイッチング損失の上昇を抑制することができる。
ウェル領域１１は、ゲートランナー４８と重なって設けられている。ウェル領域１１は、ゲートランナー４８と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、ゲートランナー４８側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。
本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。また、ウェル領域１１は、半導体基板のおもて面から、ベース領域１４の下端よりも深い位置まで形成されている。
トランジスタ部７０及びダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。
先端部４１の少なくとも一部は、上面視において曲線状に設けられてよい。２つの直線部分３９のＹ軸方向における端部同士を先端部４１がゲートランナー４８と接続することで、ゲートトレンチ部４０へのゲート電極として機能する。一方、先端部４１を曲線状にすることにより直線部分３９で完結するよりも、端部における電界集中を緩和できる。
トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。
またそれぞれの直線部分３９の間には、ダミートレンチ部３０が設けられなくてもよく、ゲートトレンチ部４０が設けられてもよい。このような構造により、エミッタ領域１２からの電子電流を増大することができるため、オン電圧が低減する。
ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。図１Ａに示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。
ウェル領域１１の拡散深さは、ゲートトレンチ部４０及びダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０及びダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の深さ位置は、半導体基板のおもて面からトレンチ部の下端までである。
本例のメサ部は、Ｘ軸方向において隣接するトレンチ部に挟まれ、半導体基板のおもて面においてトレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。図１Ｂで後述するように、本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０及びメサ部６１のそれぞれを指している。
それぞれのメサ部には、ベース領域１４が設けられる。トランジスタ部７０のそれぞれのメサ部には、上面視においてベース領域１４に挟まれた領域に、第１導電型のエミッタ領域１２及び第２導電型の引き抜き領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、引き抜き領域１５はＰ＋型である。エミッタ領域１２及び引き抜き領域１５は、深さ方向において、ベース領域１４と半導体基板のおもて面との間に設けられてよい。
トランジスタ部７０のメサ部は、半導体基板のおもて面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部には、半導体基板のおもて面に露出した引き抜き領域１５が設けられている。
メサ部における引き抜き領域１５及びエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部の引き抜き領域１５及びエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
他の例においては、メサ部の引き抜き領域１５及びエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域に引き抜き領域１５が設けられる。
ただし、トランジスタ部７０のにおいて、後述する注入抑制領域９０に隣接するメサ部には、エミッタ領域１２が設けられておらず、半導体基板のおもて面に露出した引き抜き領域１５が設けられる。引き抜き領域１５は、上面視においてベース領域１４に挟まれた領域に、ダミートレンチ部３０に接して設けられてよい。
ダイオード部８０のメサ部には、エミッタ領域１２が設けられていない。ダイオード部８０のメサ部の上面には、ベース領域１４が設けられてよい。ベース領域１４は、ダイオード部８０のメサ部全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、その延伸方向（Ｙ軸方向）においてベース領域１４に挟まれた領域に配置されている。本例のコンタクトホール５４は、引き抜き領域１５、ベース領域１４及びエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、メサ部の配列方向（Ｘ軸方向）における中央に配置されてよい。
ダイオード部８０において、半導体基板の裏面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板の裏面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。図１Ａにおいては、カソード領域８２及びコレクタ領域２２の境界を点線で示している。
カソード領域８２は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているＰ型の領域（ウェル領域１１）と、カソード領域８２との距離を確保することにより、ウェル領域１１からのホール注入を抑制できるため、逆回復損失を低減できる。本例のカソード領域８２のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード領域８２のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
トランジスタ部７０は、半導体基板の上面視でダイオード部８０側の端部において、第２導電型キャリアの注入を抑制する注入抑制領域９０を有する。
注入抑制領域９０において、半導体基板の裏面にはＰ＋型のコレクタ領域２２が設けられている。すなわち、注入抑制領域９０はトランジスタ部７０の一部であるが、本明細書においては、基本的にはトランジスタ部７０と注入抑制領域９０とを区別して説明する。
注入抑制領域９０の上面には、トランジスタ部７０と異なり、エミッタ領域１２及び引き抜き領域１５が設けられておらず、ベース領域１４が設けられている。また、注入抑制領域９０は、トランジスタ部７０と異なり、ゲートトレンチ部４０を有さず、ダミートレンチ部３０を有する。なお、図１Ａにおいて、注入抑制領域９０はダミートレンチ部３０から隣接する２つのメサ部として示されているが、これに限られない。注入抑制領域９０は、２より多くのメサ部を有してもよい。
ダイオード部８０が導通すると、カソード領域８２からアノード層として動作するベース領域１４に電子電流が流れる。電子電流がベース領域１４に到達すると電導度変調が起き、アノード層から正孔電流が流れる。しかしながら、ベース領域１４はトランジスタ部７０にも設けられているため、カソード領域８２からトランジスタ部７０及び注入抑制領域９０のベース領域１４へ拡散した電子電流が発生する。
トランジスタ部７０に向かう拡散した電子電流により、トランジスタ部７０のベース領域１４および引き抜き領域１５からの正孔注入が促進される。引き抜き領域１５はベース領域１４に比べ、ボロン濃度が２桁高いため、基板１０の正孔密度が高くなる。これにより、ダイオード部８０のターンオフ時に正孔が消滅するまで時間がかかるため、逆回復ピーク電流が大きくなり、逆回復損失が大きくなる。
本例の半導体装置１００は、トランジスタ部７０のダイオード部８０側に注入抑制領域９０を設けることにより、カソード領域８２とトランジスタ部７０のベース領域１４及び引き抜き領域１５との距離が長くなる。これにより、ダイオード部８０の導通時、電子電流の拡散範囲にトランジスタ部７０の引き抜き領域１５の割合が低くなるため正孔注入が抑制される。
図１Ｂは、図１Ａにおけるａ－ａ'断面を示す図である。ａ－ａ'断面は、エミッタ領域１２、ベース領域１４、並びにゲートトレンチ部４０及びダミートレンチ部３０を通るＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、基板１０、層間絶縁膜３８、エミッタ電極５２及びコレクタ電極２４を有する。
層間絶縁膜３８は、基板１０のおもて面２１に設けられている。層間絶縁膜３８は、ボロン又はリン等の不純物が添加されたシリケートガラス等の絶縁膜である。層間絶縁膜３８はおもて面２１に接していてよく、層間絶縁膜３８とおもて面２１との間に酸化膜等の他の膜が設けられていてもよい。層間絶縁膜３８には、図１Ａにおいて説明したコンタクトホール５４が設けられている。
エミッタ電極５２は、基板１０のおもて面２１及び層間絶縁膜３８の上面に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、おもて面２１と電気的に接触する。コンタクトホール５４の内部には、タングステン（Ｗ）等のコンタクトプラグが設けられてもよい。コレクタ電極２４は、基板１０の裏面２３に設けられる。エミッタ電極５２及びコレクタ電極２４は、金属を含む材料で形成される。
基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の基板１０はシリコン基板である。
基板１０は、第１導電型のドリフト領域１８を有する。本例のドリフト領域１８は、Ｎ－型である。ドリフト領域１８は、基板１０において他のドーピング領域が設けられずに残存した領域であってよい。
ドリフト領域１８の上方には、Ｚ軸方向に一つ以上の蓄積領域１６が設けられてよい。蓄積領域１６は、ドリフト領域１８と同じドーパントが、ドリフト領域１８よりも高濃度に蓄積した領域である。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。
トランジスタ部７０において、ベース領域１４の上方には、おもて面２１に接してエミッタ領域１２が設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントは、一例としてヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）等である。
注入抑制領域９０の配列方向（図１ＢにおけるＸ軸方向）における幅Ａは、２０μｍ以上、９００μｍ以下である。また注入抑制領域９０の幅Ａと半導体装置１００の基板厚さＷとの間には、以下の式（１）が成り立つ。
Ａ≦６Ｗ・・・［式（１）］
なお、基板厚さＷは、ダイオード部８０のベース領域１４の上面からカソード領域８２の下面までの厚さを示す。基板厚さＷが増すことにより、ダイオード部８０のカソード領域８２の電子の拡散領域が増加するため、式（１）より、逆回復及びターンオン損失を低減することがわかる。
またトランジスタ部７０において、注入抑制領域９０側のメサ部６０には、ベース領域１４の上方に、おもて面２１に接して引き抜き領域１５が設けられる。引き抜き領域１５は、ダミートレンチ部３０に接して設けられてよい。
ダイオード部８０及び注入抑制領域９０には、おもて面２１に露出したベース領域１４が設けられる。ダイオード部８０のベース領域１４は、アノードとして動作する。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。本例のバッファ領域２０は、Ｎ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、コレクタ領域２２及びカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０及び注入抑制領域９０において、バッファ領域２０の下方にはコレクタ領域２２が設けられる。注入抑制領域９０のコレクタ領域２２は、裏面２３においてカソード領域８２と接して設けられていてよい。
ダイオード部８０において、バッファ領域２０の下方にはカソード領域８２が設けられる。カソード領域８２は、トランジスタ部７０及び注入抑制領域９０のコレクタ領域２２と同じ深さに設けられてよい。ダイオード部８０は、トランジスタ部７０がターンオフする時に、逆方向に導通する還流電流を流す還流ダイオード（ＦＷＤ）として機能してよい。
基板１０には、ゲートトレンチ部４０及びダミートレンチ部３０が設けられる。ゲートトレンチ部４０及びダミートレンチ部３０は、おもて面２１からベース領域１４及び蓄積領域１６を貫通して、ドリフト領域１８に到達するように設けられる。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、おもて面２１に設けられたゲートトレンチ、ゲート絶縁膜４２及びゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化又は窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。ゲート導電部４４の上面は、おもて面２１と同じＸＹ平面内にあってよい。ゲート絶縁膜４２は、ゲート導電部４４と基板１０とを絶縁する。ゲート導電部４４は、不純物がドープされたポリシリコン等の半導体で形成される。
ゲート導電部４４は、深さ方向においてベース領域１４よりも長く設けられてよい。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ＸＺ断面においてゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１に設けられたダミートレンチ、ダミー絶縁膜３２及びダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー絶縁膜３２は、ダミートレンチの内壁の半導体を酸化又は窒化して形成してよい。ダミー導電部３４は、ダミートレンチの内部においてダミー絶縁膜３２よりも内側に設けられる。ダミー導電部３４の上面は、おもて面２１と同じＸＹ平面内にあってよい。ダミー絶縁膜３２は、ダミー導電部３４と基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
本例のゲートトレンチ部４０及びダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０及びゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
ダイオード部８０において、ライフタイムキラーを含むライフタイム制御領域８５が、ドリフト領域１８に局所的に設けられている。ライフタイム制御領域８５は、ダイオード部８０のターンオフ時にベース領域１４で発生する正孔とカソード領域８２から注入される電子との再結合を促進し、逆回復時のピーク電流を抑制する。
ライフタイム制御領域８５は、おもて面２１又は裏面２３からプロトン又はヘリウムを照射することにより形成されてよい。一例として、ライフタイム制御領域８５を形成しない領域をメタルもしくはレジストマスクで遮蔽し、トランジスタ部７０及びダイオード部８０に照射する。プロトン又はヘリウムは、マスクで遮蔽された領域には照射されない。
図１Ｂにおいて、ライフタイムキラーの濃度分布のＺ軸方向におけるピーク位置が「×」の記号で示される。本例のライフタイム制御領域８５のＺ軸方向におけるピーク位置は、ウェル領域１１の下面のＺ軸方向における位置と等しくてもよく、ウェル領域１１の下面のＺ軸方向における位置よりも下方に設けられてもよい。また、ライフタイム制御領域８５は、Ｚ軸方向にライフタイムキラーの濃度分布のピークを複数持つように形成されていてもよい。
ライフタイムキラーは、一例として所定の深さ位置に注入できるヘリウム又はプロトンを注入することで、半導体基板１０の内部に結晶欠陥を形成できる。
一般に、ライフタイム制御領域は、ダイオード部８０及びトランジスタ部７０にわたって設けられる。ダイオード部の導通時に、ダイオード部のベース領域１４のみならず、トランジスタ部のベース領域１４からもカソード領域８２に向かう正孔電流が発生する。ターンオフ時の逆回復損失低減のためにはライフタイム制御領域８５を設けることでキャリア消滅を促進する必要があるからである。
ただし、このようなライフタイム制御領域８５を形成する場合、トランジスタ部７０及びダイオード部８０のトレンチ部では、ヘリウム又はプロトンが照射され、トレンチ酸化膜にダメージが入り、界面準位が変化する。
そのため、ゲート電圧を印加すると、照射されたトレンチ酸化膜には、照射されていないトレンチ酸化膜よりもトンネル電流が流れやすくなる。そのため、ライフタイム制御領域８５のエミッタ領域１２がある領域では、トランジスタ部７０のライフタイム制御領域８５を設けない領域より電圧が低下する。
また、ライフタイム制御領域８５を設けた領域では、トレンチ酸化膜の界面準位が不均一に変動するため閾値電圧がばらつきやすく、メサ部の各層における閾値電圧の不均一、又は並列接続した場合のメサ部間における閾値電圧の不均一が原因でターンオフ耐量の低下が生じ得る。一方、エミッタ領域１２が無い領域では、トレンチ酸化膜の界面準位が変化しても、電子電流が流れないため、閾値電圧の低下は無い。
本例では、ライフタイム制御領域８５は、トランジスタ部７０のエミッタ領域１２の下には形成されない。そのため、照射されたヘリウム又はプロトンがトランジスタ部７０のエミッタ領域１２の下のトレンチ酸化膜の界面準位を変化させることがないため、ライフタイム制御領域８５内の閾値電圧はライフタイム制御領域８５を設けないトランジスタ部７０と同値となる。
このようにライフタイム制御領域８５にエミッタ領域１２を設けないことで、トランジスタ部７０における閾値電圧は低下しない。一方、ライフタイム制御領域８５をトランジスタ部７０に設けないため、トランジスタ部７０の引き抜き領域１５から正孔注入が多く発生し、逆回復時にキャリアの引き抜きに時間がかかり、逆回復及びターンオン損失が増大する。そこで、注入抑制領域９０を形成することで、ダイオード部８０の導通時にトランジスタ部７０からの正孔注入を抑制できるため、逆回復及びターンオン損失が低減できる。
また本例のライフタイム制御領域８５は、図１Ｂに示す通り、Ｘ軸方向においてダイオード部８０から注入抑制領域９０の少なくとも一部にわたって、連続的に設けられている。ライフタイム制御領域８５のＸ軸負側の端部Ｋは、注入抑制領域９０のトランジスタ部７０側の端部よりＸ軸正側に後退した位置、すなわち注入抑制領域９０内にあってよい。半導体基板１０の上面視で、注入抑制領域９０において、Ｘ軸方向におけるライフタイム制御領域８５の幅は、２０μｍ以上、１５００μｍ以下であってよい。
また注入抑制領域９０において、配列方向（Ｘ軸方向）におけるライフタイム制御領域８５の端部Ｋと、注入抑制領域９０及びトランジスタ部７０の境界部Ｌとの間隔は、１μｍ以上であってよい。
ライフタイム制御領域８５は、例えばおもて面２１から３０～８０μｍの厚いレジストマスク越しにプロトン又はヘリウムを照射することによって形成される。そのため、ライフタイム制御領域８５を注入抑制領域９０内にわずかに後退させないと、厚いレジストの傾斜角がばらついた時に、トランジスタ部７０にライフタイム制御領域８５が形成され、閾値電圧が低下又はばらつきやすくなる。
そのため、ライフタイム制御領域８５を注入抑制領域９０内にわずかに後退した位置まで設けることで、レジストマスクの傾斜角がばらついてもトランジスタ部７０にライフタイム制御領域８５を形成させず、閾値電圧の低下又はばらつきを防止することができる。
また本例の注入抑制領域９０には、引き抜き領域１５が設けられておらず、且つカソード領域８２と距離があるため、ダイオード部８０の導通時に引き抜き領域１５で発生する正孔電流を抑制できる。
さらに、本例のライフタイム制御領域８５は、ダイオード部８０のみにライフタイム制御領域８５を設ける場合と比べ、端部Ｋとカソード領域８２との距離が長い。このため、ライフタイム制御領域８５を設けることで、注入抑制領域９０のベース領域１４で発生する正孔電流と、カソード領域８２から流入される電子との再結合をより促進する。そのため、ライフタイム制御領域８５を設けない場合より、ダイオード部８０の逆回復のピーク電流を抑制できる。
以上より、本例のライフタイム制御領域８５では、トランジスタ部７０にもライフタイム制御領域８５を設ける場合と比べ、トランジスタ部７０における閾値電圧の低下又はばらつきを生じさせることがなく、且つダイオード部８０の導通時に、トランジスタ部７０からの正孔注入を抑制できるため、逆回復及びターンオン損失が低減する。
次に、比較例に係る半導体装置１１００との対比により、半導体装置１００の効果を説明する。
図２Ａは、比較例に係る半導体装置１１００のおもて面の一例を示す図である。図２Ｂは、図２Ａにおけるａ－ａ'断面を示す図である。ここで、半導体装置１００と共通する要素には同じ符号を付し、説明を省略する。
半導体装置１１００は、トランジスタ部７０及びダイオード部８０を有する。トランジスタ部７０のメサ部６０は、基板１０のおもて面２１に露出したエミッタ領域１２及び引き抜き領域１５を有する。ただしトランジスタ部７０において、ダイオード部８０に隣接するメサ部６０にはエミッタ領域１２が設けられておらず、引き抜き領域１５が設けられている。
半導体装置１１００において、カソード領域８２は、トランジスタ部７０に隣接して設けられている。そのため半導体装置１１００において、ダイオード部８０のカソード領域８２と、トランジスタ部７０のベース領域１４及び引き抜き領域１５との距離は、半導体装置１００より近い。
そのためダイオード部８０の導通時、カソード領域８２から拡散した電子電流がトランジスタ部７０のベース領域１４及び引き抜き領域１５に流入し、正孔注入を促進する。
また、半導体装置１１００のトランジスタ部７０には、ベース領域１４よりドーピング濃度の高い引き抜き領域１５が、ダイオード部８０に隣接して設けられている。そのため半導体装置１１００では、引き抜き領域１５からより多くの正孔が基板１０に注入される。
正孔密度が高くなると、ダイオード部８０をターンオフした後、正孔が消滅するまでに時間がかかる。そのため半導体装置１１００では、半導体装置１００と比べて逆回復電流が大きくなり、逆回復損失及びターンオン損失が大きくなる。
これに対し半導体装置１００は、引き抜き領域１５を有さない注入抑制領域９０をダイオード部８０側に設けることによって、カソード領域８２とトランジスタ部７０との距離が長くなるので、正孔注入が抑制される。これにより、逆回復電流を低減し、逆回復損失及びターンオン損失を低減することができる。
また半導体装置１１００は、ドリフト領域１８にライフタイム制御領域８５を有する点で、半導体装置１００と共通する。しかしながら、半導体装置１１００には注入抑制領域９０が設けられておらず、ライフタイム制御領域８５がダイオード部８０からトランジスタ部７０の少なくとも一部にわたって設けられている点で、半導体装置１００と相違する。
ライフタイム制御領域８５を形成するために、例えば、おもて面２１からヘリウム又はプロトンを照射する場合、照射されるヘリウム又はプロトンはエミッタ領域１２があるトランジスタ部７０のゲートトレンチ部４０を通過する。このため、トレンチ酸化膜の界面準位が変化し、ゲートトレンチ部４０は照射していないものと比べて低電圧でゲートがオンするため、トランジスタ部７０の閾値電圧が低下する。
一方、裏面２３からヘリウム又はプロトンを照射した場合は、トレンチの下にライフタイム制御領域が設けられることで、トレンチ酸化膜を通過せず、トレンチ酸化膜の界面準位は変化しない。しかしながら、裏面２３からの照射は、ライフタイム制御領域８５の深さまでの距離が長いため高エネルギーが必要となる。
ライフタイム制御領域８５のＸ軸方向位置を制御するためには、高エネルギーに耐えうるメタルマスクでウェハ全体を覆う方法があるが、Ｘ軸方向の位置ばらつきが大きい課題が有る。
そのため、おもて面２１から照射する方が、ライフタイム制御領域８５の深さまでの距離が短く、低エネルギー状態で照射できる。そのため、レジストマスク等で形成することにより、Ｘ軸方向の位置を制御することができる。しかしおもて面２１からの照射方法は、上記に示すようにトレンチ酸化膜の界面準位に影響し、閾値電圧が低下する課題が有る。
これに対し半導体装置１００は、トランジスタ部７０にライフタイム制御領域８５を設けない。そのため、トランジスタ部７０のエミッタ領域１２にライフタイム制御領域８５が無く、閾値電圧低下が無くなる。また、注入抑制領域９０の少なくとも一部にライフタイム制御領域８５を設けることによって、閾値電圧を低下させることなく、ダイオード部８０の導通時におけるトランジスタ部７０の引き抜き領域１５からの正孔注入を抑制する。
図３Ａは、本実施形態の実施例１に係る半導体装置１００の上面図である。図３Ａにおいては、各部材を基板１０のおもて面に投影した位置を示している。なお図３Ａは半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
半導体装置１００の基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図３Ａにおいては、Ｘ軸及びＹ軸は、何れかの端辺１０２と平行である。
基板１０には活性領域１６０が設けられている。活性領域１６０は、半導体装置１００が動作した場合に基板１０のエミッタ領域１２から深さ方向に主電流が流れる領域である。上面視においてゲートランナー４８に囲まれた領域を活性領域１６０としてもよい。なお、活性領域１６０の上方にはエミッタ電極が設けられているが、図３Ａでは省略している。
活性領域１６０には、トランジスタ部７０及びダイオード部８０の少なくとも一方が設けられている。本例のトランジスタ部７０及びダイオード部８０は、基板１０のおもて面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性領域１６０には、トランジスタ部７０及びダイオード部８０の一方だけが設けられていてもよい。
半導体装置１００は、基板１０の上方に１つ以上のパッドを有してよい。一例として、図３Ａに示す半導体装置１００はゲートパッドＧを活性領域１６０内に有する。半導体装置１００の実装時において、ゲートパッドＧは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッドＧには、ゲート電位が印加される。ゲートパッドＧとゲートランナー４８とは電気的に接続されており、ゲートランナー４８は活性領域１６０の周りを囲み、活性領域１６０のゲートトレンチ部４０のゲート導電部と電気的に接続される。
ゲートランナー４８は、上面視において活性領域１６０と基板１０のエッジ終端構造部１９０との間に配置されている。ゲートランナー４８は、ポリシリコン及びアルミシリコン合金等のアルミニウムを主成分とする金属から形成されてよい。
本例の半導体装置１００は、活性領域１６０と端辺１０２との間に、エッジ終端構造部１９０を備える。本例のエッジ終端構造部１９０は、ゲートランナー４８と端辺１０２との間に配置されている。エッジ終端構造部１９０は、基板１０のおもて面側の電界集中を緩和する。
エッジ終端構造部１９０は、複数のガードリングを有してよい。ガードリングは、基板１０のおもて面と接するＰ型の領域である。複数のガードリングを設けることで、活性領域１６０の上面側における空乏層を外側に伸ばすことができ、半導体装置１００の耐圧を確保することができる。エッジ終端構造部１９０は、ゲートランナー４８を囲んで環状に設けられたフィールドプレート及びリサーフのうちの少なくとも一つを更に備えていてもよい。
また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性領域１６０に設けられたトランジスタ部と同様な動作をする不図示の電流検出部を備えてもよい。
図３Ｂは、図３Ａの部分Ａの拡大図である。図３Ｂは、１つの注入抑制領域９０を上方（図３ＢにおいてＺ軸正側）から下方（Ｚ軸負側）に見た一例を示す。
注入抑制領域９０は、ダイオード部８０の延伸方向（Ｙ軸方向）端部と活性領域１６０の外周（ゲートランナー４８）との間にも設けられている。すなわち上面視で、ダイオード部８０は延伸方向端部及び配列方向（Ｘ軸方向）端部のいずれも、注入抑制領域９０に囲まれている。
図３Ｂにおいて、ダイオード部８０の面積Ｓ１及び注入抑制領域９０の面積Ｓ２は、下記の式（２）を満たす。
Ｓ１≧（Ｓ１＋Ｓ２）／１０・・・［式（２）］
［式（２）］を満たすことにより、ダイオード部８０の面積Ｓ１が小さい、又はダイオード部８０及び注入抑制領域９０の合計面積（Ｓ１＋Ｓ２）が大きくなるほど、トランジスタ部７０からの正孔注入が抑制され、逆回復及びターンオン損失は低減する。またダイオード部８０の面積Ｓ１を小さくした場合、オン電圧及びパッケージの熱抵抗が上昇する。そのため、注入抑制領域９０を確保しつつオン電圧を下げたい場合は、基板１０の面積をＳ２だけ拡大する。
一方、ダイオード部８０及び注入抑制領域９０の合計面積（Ｓ１＋Ｓ２）を大きくしたい場合も同様に、基板１０の面積をＳ２だけ拡大する。一方で、オン電圧が上昇してもインバータ損失の影響が少ない場合、またはパッケージ構造部の熱抵抗が良好でダイオード部８０の温度上昇が良好な場合、基板１０の面積を増加させずに、ダイオード部８０の面積Ｓ１を小さくしてもよい。そのためダイオード部８０の面積Ｓ１の割合は、ダイオード部８０及び注入抑制領域９０の合計面積（Ｓ１＋Ｓ２）の１０％以上であってもよい。
［式（２）］を考慮すると、ダイオード部８０の総面積は、上面視で、半導体装置１００の面積の１．４％以上、２２％以下であってよい。
図３Ｃは、図３Ａの部分Ａの拡大図である。図３Ｃは、半導体装置１００の１つのダイオード部８０及びその周辺の構成を拡大して示す。図３Ｃでは、ライフタイム制御領域８５が破線で示される。図３Ｃのように、ライフタイム制御領域８５がダイオード部８０から注入抑制領域９０の一部にわたって設けられている場合、ダイオード部８０の面積Ｓ１、注入抑制領域９０の面積Ｓ２及びライフタイム制御領域８５の面積Ｓ３は、下記の式（３）を満たす。
（Ｓ１＋Ｓ２）＞Ｓ３≧Ｓ１・・・［式（３）］
［実施例２］
図４は、本実施形態の実施例２に係る半導体装置２００の部分断面図である。ここで、半導体装置１００と共通する要素には同じ符号を付し、説明を省略する。
半導体装置２００の注入抑制領域９０には、ベース領域１４に代えて、第２導電型のベース領域９４が設けられている。ベース領域９４のドーピング濃度は、１×ｅ１６ｃｍ－３以上、５×ｅ１９ｃｍ－３以下であってよい。
なお、ベース領域１４のドーピング濃度は１×ｅ１６ｃｍ－３以上、１×ｅ１８ｃｍ－３以下であってよく、引き抜き領域１５のドーピング濃度は５×ｅ１８ｃｍ－３以上、５×ｅ２０ｃｍ－３以下であってよい。
ベース領域９４のドーピング濃度を引き抜き領域１５より低くすることにより、トランジスタ部７０からの正孔注入の抑制効果を高めることができる。ベース領域９４よりもベース領域１４の濃度が低ければ、正孔注入の抑制効果をさらに高めることができる。
また、ベース領域１４及びベース領域９４のドーピング濃度を分ける加工方法は以下の通りである。ベース領域９４のドーピング濃度がベース領域１４より高い場合、ベース領域１４及び９４の両方にドーピングし、その後ベース領域１４にマスクを使用して、ベース領域９４を空けてドーピングする。一方、ベース領域９４のドーピング濃度がベース領域１４よりも低い場合は、ベース領域１４とベース領域９４とに別々のマスクを使用してドーピングを行って加工する。
またベース領域９４及びベース領域１４のドーピング濃度が等しい場合、同様のマスクを使用して加工することができる。そのため、マスクの追加が不要となり、加工性の向上及びマスク削減によるチップのコストダウンが可能となる。
［実施例３］
図５Ａは、本実施形態の実施例３に係る半導体装置３００の部分上面図である。ここで、半導体装置１００と共通する要素には同じ符号を付し、説明を省略する。
半導体装置３００の注入抑制領域９０は、半導体装置１００および２００と同様に、ダミートレンチ部３０を有し、ゲートトレンチ部４０を有さない。しかしながら、半導体装置３００の注入抑制領域９０は、半導体装置１００および２００と異なり、おもて面２１に露出したエミッタ領域１２及び引き抜き領域１５を有する。但し、注入抑制領域９０におけるエミッタ領域１２及び引き抜き領域１５の比率は、トランジスタ部７０におけるエミッタ領域１２及び引き抜き領域１５の比率より低い。
図５Ａに示すように、注入抑制領域９０では、トランジスタ部７０と比べてエミッタ領域１２及び引き抜き領域１５が少ない。また注入抑制領域９０では、エミッタ領域１２及び引き抜き領域１５が設けられていない部分にベース領域１４が設けられている。
つまり、トランジスタ部７０ではエミッタ領域１２及び引き抜き領域１５が延伸方向（図５ＡにおいてＹ軸方向）に交互に配置されているが、注入抑制領域９０ではエミッタ領域１２の周りに引き抜き領域１５を配置し、その周りにベース領域１４を設ける。
このように半導体装置３００では、注入抑制領域９０における引き抜き領域１５の比率を低下させることにより、正孔注入を抑制し、損失を低減することができる。また半導体装置１００及び２００の注入抑制領域９０はエミッタ領域１２を有さないため、エミッタ領域１２から電子電流が流れないが、半導体装置３００では、注入抑制領域９０がエミッタ領域１２を有するので、電子電流が流れる。そのため、半導体装置１００及び２００と比べてオン電圧を低減することができる。
図５Ｂは、図５Ａにおける部分Ｂの拡大図である。ここでは主に、注入抑制領域９０におけるエミッタ領域１２及び引き抜き領域１５の配置を説明する。
図５Ｂでは、トランジスタ部７０のメサ部６０のうち、注入抑制領域９０に隣接するメサ部を第１メサ部６０ａとし、注入抑制領域９０のメサ部６０のうち、トランジスタ部７０に隣接するメサ部を第２メサ部６０ｂ、第２メサ部６０ｂに隣接するメサ部を第３メサ部６０ｃ、ダイオード部８０に隣接するメサ部を第４メサ部６０ｄとする。
なお、本例の注入抑制領域９０は第２メサ部６０ｂ～第４メサ部６０ｄの３つのメサ部を有するが、メサ部の数はこれに限定されない。
第２メサ部６０ｂ～第４メサ部６０ｄには、エミッタ領域１２又は引き抜き領域１５のいずれかが、Ｘ軸負側において隣接するメサ部に配置されたエミッタ領域１２のそれぞれと隣接するように配置される。
第１メサ部６０ａには、６つのエミッタ領域１２及び６つの引き抜き領域１５が、Ｙ軸方向において交互に配置されている。第１メサ部６０ａの６つのエミッタ領域１２のうち、１つおきに３つのエミッタ領域１２は、第２メサ部６０ｂに配置された３つのエミッタ領域１２とそれぞれ隣接し、残る３つのエミッタ領域１２は、第２メサ部６０ｂに配置された３つの引き抜き領域１５とそれぞれ隣接する。
第２メサ部６０ｂの３つのエミッタ領域１２は、第３メサ部６０ｃの３つのエミッタ領域１２とそれぞれ隣接する。あるいは、第３メサ部６０ｃに配置された３つのエミッタ領域１２の一部に代えて、引き抜き領域１５を配置してもよい。
第２メサ部６０ｂ及び第３メサ部６０ｃにおいて、エミッタ領域１２は、Ｙ軸方向において引き抜き領域１５と隣接する。すなわち、エミッタ領域１２は、Ｙ軸正側及び負側を引き抜き領域１５で囲まれている。これにより、電導度変調で発生した正孔を引き抜き領域１５に引き抜くことができるため、ラッチアップ耐量を向上することができる。
第２メサ部６０ｂ及び第３メサ部６０ｃにおいて、エミッタ領域１２及び引き抜き領域１５が配置されていない領域には、ベース領域１４が配置されている。
第４メサ部６０ｄにはエミッタ領域１２が配置されていない。第４メサ部６０ｄには引き抜き領域１５が配置され、Ｘ軸負側において隣接するメサ部（本例では第３メサ部６０ｃ）のエミッタ領域１２とそれぞれ隣接する。第４メサ部６０ｄにおいて、引き抜き領域１５が配置されていない領域には、ベース領域１４が配置されている。
あるいは、第４メサ部６０ｄとＸ軸負側において隣接するメサ部にエミッタ領域１２が配置されていない場合、第４メサ部６０ｄにはベース領域１４のみが配置される。
図５Ｂにおいて、注入抑制領域９０の引き抜き領域１５は、Ｘ軸方向においてメサ部の全体にわたり配置されているが、メサ部のＸ軸方向の長さの半分程であってもよい。注入抑制領域９０において、引き抜き領域１５のＸ軸方向の長さは０．３μｍ以上であってよい。
また注入抑制領域９０において、引き抜き領域１５のＹ軸方向の長さは、トランジスタ部７０の引き抜き領域１５のＹ軸方向の長さ以下である。注入抑制領域９０において、引き抜き領域１５のＹ軸方向の長さは０．５μｍ以上であってよい。これにより、正孔注入を抑制しつつ、ラッチアップ耐量を向上することが出来る。
なお、図５Ｂに示すコンタクトホール５４のハッチング部には、プラグ領域１７が配置される。
図５Ｃは、図５Ａにおけるｂ－ｂ'断面を示す図である。ｂ－ｂ'断面は、おもて面２１に露出したエミッタ領域１２、引き抜き領域１５及びベース領域１４を通るＸＺ面である。半導体装置３００のダイオード部８０は、ドリフト領域１８にライフタイム制御領域８５を有する。
ライフタイム制御領域８５のＸ軸負側の端部Ｋは、ダイオード部８０の注入抑制領域９０側の端部より１μｍ以上、１００μｍ以下の距離だけＸ軸正側に後退した位置、すなわちダイオード部８０内にある。つまり本例のトランジスタ部７０及び注入抑制領域９０には、ライフタイム制御領域８５が設けられていない。
図５Ｃでは、図５Ｂに示すように注入抑制領域９０に引き抜き領域１５が設けられている。そこで、ライフタイム制御領域８５をダイオード部８０内にわずかに後退した位置まで設けることにより、ダイオード部８０の導通時に、ダイオード部８０のベース領域１４から発生する正孔と電子との再結合を促進させることにより、正孔電流を抑制する。
また仮にライフタイム制御領域８５の端部Ｋが注入抑制領域９０まで伸びると、上記に示したように注入抑制領域９０にエミッタ領域１２があるため閾値電圧が低下する。そのため、図１Ｂとは異なり、注入抑制領域９０にライフタイム制御領域８５を設けない方がよい。
また、ライフタイム制御領域８５は、例えばおもて面２１から３０～８０μｍの厚いレジストマスク越しにプロトン又はヘリウムを照射することによって形成される。そのため、ライフタイム制御領域８５はダイオード部８０内にわずかに後退させないと、厚いレジストマスクの傾斜角がばらついた時に、注入抑制領域９０にライフタイム制御領域８５が形成され、閾値電圧が低下もしくはばらつきやすくなる。
そのため、ライフタイム制御領域８５をダイオード部８０内にわずかに後退した位置まで設けることで、レジストの傾斜角がばらついても注入抑制領域９０にライフタイム制御領域８５を形成させず、閾値電圧の低下又はばらつきを防止することができる。
端部ＫよりＸ軸負側にある引き抜き領域１５から正孔電流が発生するが、注入抑制領域９０における引き抜き領域１５の比率は図５Ｂのように小さくするため、トランジスタ部７０を設けるよりも正孔注入を低減できる。そのため本例では、注入抑制領域９０にライフタイム制御領域８５が設けられていなくても、トランジスタ部７０から正孔電流が注入される場合と比べ、正孔密度を低減できる。
図５Ｄは、半導体装置３００の拡大部分上面図である。半導体装置３００の上面視における構成は、注入抑制領域９０におけるエミッタ領域１２、ベース領域１４及び引き抜き領域１５の構成を除き、図３Ａに示す半導体装置１００と同様の構成であるため、図示を省略する。
図５Ｄは、図３Ｃに示す半導体装置１００の拡大部分上面図と同様に、半導体装置３００の１つのダイオード部８０及びその周辺の構成を拡大して示す。図５Ｄでは、ライフタイム制御領域８５が破線で示される。
図５Ｄのように、ライフタイム制御領域８５がダイオード部８０内にわずかに後退した位置まで設けられている場合、ダイオード部８０の面積Ｓ１、注入抑制領域９０の面積Ｓ２及びライフタイム制御領域８５の面積Ｓ３は、下記の式（４）を満たす。
（Ｓ１＋Ｓ２）≧Ｓ１＞Ｓ３・・・［式（４）］
［実施例４］
図６Ａは、本実施形態の実施例４に係る半導体装置４００の部分上面図である。図６Ｂは、図６Ａにおけるａ－ａ'断面を示す図である。ここで、半導体装置１００と共通する要素には同じ符号を付し、説明を省略する。
本例において、トランジスタ部７０には、複数のゲートトレンチ部４０が配列方向に沿って設けられており、ダイオード部８０には、複数のダミートレンチ部３０が配列方向に沿って設けられている。
本例のトランジスタ部７０は、ダミートレンチ部３０が設けられていないフルゲート構造である。ゲートトレンチ部４０はそれぞれ、隣接するゲートトレンチ部４０と先端部４１を介して接続されている。
このように、注入抑制領域９０を設けることにより、トランジスタ部７０からの正孔注入を抑制し、逆回復損失が改善する。このように、フルゲート構造の半導体装置４００においても、トランジスタ部７０にダミートレンチ部３０を設けた半導体装置１００～３００と同様の効果が得られる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・引き抜き領域、１６・・・蓄積領域、１７・・・プラグ領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、５８・・・コンタクトホール、６０・・・メサ部、６０ａ・・・第１メサ部、６０ｂ・・・第２メサ部、６０ｃ・・・第３メサ部、６０ｄ・・・第４メサ部、６１・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、８５・・・ライフタイム制御領域、９０・・・注入抑制領域、９４・・・ベース領域、１００・・・半導体装置、１０２・・・端辺、１６０・・・活性領域、１９０・・・エッジ終端構造部、２００・・・半導体装置、３００・・・半導体装置、４００・・・半導体装置、１１００・・・半導体装置

Claims (18)

  1. トランジスタ部とダイオード部とを有する半導体基板を備え、
    前記トランジスタ部は、前記半導体基板の上面視で前記ダイオード部側の端部において、第２導電型キャリアの注入を抑制する注入抑制領域を有し、
    前記ダイオード部は、ライフタイムキラーを含むライフタイム制御領域を有し、
    前記トランジスタ部及び前記ダイオード部の双方が、前記半導体基板の表面に第２導電型のベース領域を有し、
    前記トランジスタ部は、前記半導体基板の表面に、第１導電型のエミッタ領域と、前記ベース領域よりドーピング濃度が高い第２導電型の引き抜き領域とをさらに有し、
    前記注入抑制領域には、前記エミッタ領域及び前記引き抜き領域が設けられておらず、
    前記ダイオード部の前記ベース領域のドーピング濃度は、１×ｅ １６ ｃｍ －３ 以上、１×ｅ １８ ｃｍ －３ 以下であり、
    前記ライフタイム制御領域の前記注入抑制領域側の端部は、前記ダイオード部の前記注入抑制領域側の端部より１μｍ以上、１００μｍ以下の距離だけ前記ダイオード部内に後退した位置にあり、
    前記トランジスタ部及び前記注入抑制領域は、
    前記トランジスタ部及び前記ダイオード部の延伸方向に延伸し、前記トランジスタ部及び前記ダイオード部の配列方向に配列される複数のトレンチ部の間に、前記延伸方向に延伸する複数のメサ部
    を有し、
    前記注入抑制領域のメサ部には、前記エミッタ領域又は前記引き抜き領域のいずれかが、前記トランジスタ部側に隣接するメサ部に配置された前記エミッタ領域のそれぞれと隣接するように配置される
    半導体装置。
  2. 前記ライフタイム制御領域は、前記ダイオード部から前記注入抑制領域の少なくとも一部にわたって設けられる
    請求項１に記載の半導体装置。
  3. 前記半導体基板の上面視で、前記注入抑制領域において、前記トランジスタ部及び前記ダイオード部の配列方向における前記ライフタイム制御領域の幅は、２０μｍ以上、１５００μｍ以下である
    請求項２に記載の半導体装置。
  4. 前記半導体基板の上面視で、前記トランジスタ部及び前記ダイオード部の配列方向における前記注入抑制領域の幅は、２０μｍ以上、９００μｍ以下である
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記半導体基板の上面視で、前記ダイオード部の延伸方向における端部と活性領域の外周との間に前記注入抑制領域がさらに設けられる
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記半導体基板の上面視で、前記ダイオード部の面積は、前記ダイオード部及び前記注入抑制領域の合計面積の１０％以上である
    請求項１から５の何れか一項に記載の半導体装置。
  7. 前記半導体基板の上面視で、前記ダイオード部の総面積は、前記半導体装置の面積の１．４％以上、２２％以下である
    請求項１から６の何れか一項に記載の半導体装置。
  8. 前記注入抑制領域における前記ベース領域のドーピング濃度は、前記ダイオード部の前記ベース領域のドーピング濃度以下である
    請求項１から７の何れか一項に記載の半導体装置。
  9. 前記注入抑制領域における前記ベース領域のドーピング濃度は、１×ｅ１６ｃｍ－３以上、５×ｅ１９ｃｍ－３以下である
    請求項８に記載の半導体装置。
  10. 前記引き抜き領域のドーピング濃度は、５×ｅ１８ｃｍ－３以上、５×ｅ２０ｃｍ－３以下である
    請求項１から９の何れか一項に記載の半導体装置。
  11. トランジスタ部とダイオード部とを有する半導体基板を備え、
    前記トランジスタ部は、前記半導体基板の上面視で前記ダイオード部側の端部において、第２導電型キャリアの注入を抑制する注入抑制領域を有し、
    前記ダイオード部は、ライフタイムキラーを含むライフタイム制御領域を有し、
    前記トランジスタ部及び前記ダイオード部の双方が、前記半導体基板の表面に第２導電型のベース領域を有し、
    前記トランジスタ部及び前記注入抑制領域は、前記半導体基板の表面に、第１導電型のエミッタ領域と、前記ベース領域よりドーピング濃度が高い第２導電型の引き抜き領域とをさらに有し、
    前記注入抑制領域における前記エミッタ領域及び前記引き抜き領域の比率は、前記トランジスタ部における前記エミッタ領域及び前記引き抜き領域の比率より低い
    半導体装置。
  12. 前記トランジスタ部及び前記注入抑制領域は、
    前記トランジスタ部及び前記ダイオード部の延伸方向に延伸し、前記トランジスタ部及び前記ダイオード部の配列方向に配列される複数のトレンチ部の間に、前記延伸方向に延伸する複数のメサ部
    を有し、
    前記注入抑制領域のメサ部には、前記エミッタ領域又は前記引き抜き領域のいずれかが、前記トランジスタ部側に隣接するメサ部に配置された前記エミッタ領域のそれぞれと隣接するように配置される
    請求項１１に記載の半導体装置。
  13. 前記注入抑制領域の前記エミッタ領域は、前記延伸方向において前記引き抜き領域と隣接する
    請求項１２に記載の半導体装置。
  14. 前記注入抑制領域において前記ダイオード部に隣接するメサ部には、前記エミッタ領域が配置されていない
    請求項１および１１から１３のいずれか一項に記載の半導体装置。
  15. 前記半導体基板の上面視で、前記トランジスタ部及び前記ダイオード部の延伸方向において、前記引き抜き領域の長さは０．５μｍ以上である
    請求項１および１１から１４の何れか一項に記載の半導体装置。
  16. 前記半導体基板の上面視で、前記トランジスタ部及び前記ダイオード部の配列方向において、前記引き抜き領域の長さは０．３μｍ以上である
    請求項１および１１から１５の何れか一項に記載の半導体装置。
  17. 前記注入抑制領域において、前記半導体基板の上面視で前記エミッタ領域及び前記引き抜き領域が配置されていない部分に前記ベース領域が配置されている
    請求項１および１１から１６の何れか一項に記載の半導体装置。
  18. 前記半導体基板の内部において、第１導電型の蓄積領域をさらに有する
    請求項１から１７の何れか一項に記載の半導体装置。
JP2021570669A 2020-01-17 2020-11-30 半導体装置 Active JP7231064B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020006110 2020-01-17
JP2020006110 2020-01-17
PCT/JP2020/044531 WO2021145079A1 (ja) 2020-01-17 2020-11-30 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2021145079A1 JPWO2021145079A1 (ja) 2021-07-22
JP7231064B2 true JP7231064B2 (ja) 2023-03-01

Family

ID=76864218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021570669A Active JP7231064B2 (ja) 2020-01-17 2020-11-30 半導体装置

Country Status (4)

Country Link
US (1) US20220123108A1 (ja)
JP (1) JP7231064B2 (ja)
CN (1) CN114127930A (ja)
WO (1) WO2021145079A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024195460A1 (ja) * 2023-03-17 2024-09-26 ローム株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156564A (ja) 2008-12-24 2012-08-16 Denso Corp 半導体装置
JP2012182391A (ja) 2011-03-02 2012-09-20 Toyota Motor Corp 半導体装置
WO2019078131A1 (ja) 2017-10-18 2019-04-25 富士電機株式会社 半導体装置
WO2019116748A1 (ja) 2017-12-14 2019-06-20 富士電機株式会社 半導体装置およびその製造方法
JP2019161168A (ja) 2018-03-16 2019-09-19 富士電機株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477077A (en) * 1992-04-17 1995-12-19 Fuji Electric Co., Ltd. Semiconductor device and a method for the manufacture thereof
US10290711B2 (en) * 2015-01-27 2019-05-14 Mitsubishi Electric Corporation Semiconductor device
CN107086217B (zh) * 2016-02-16 2023-05-16 富士电机株式会社 半导体装置
DE112018006404T5 (de) * 2017-12-14 2020-09-03 Fuji Electric Co., Ltd. Halbleitervorrichtung
DE112019001123B4 (de) * 2018-10-18 2024-03-28 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren davon
JP7230434B2 (ja) * 2018-10-30 2023-03-01 富士電機株式会社 半導体装置の製造方法
JP7178950B2 (ja) * 2019-04-18 2022-11-28 三菱電機株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156564A (ja) 2008-12-24 2012-08-16 Denso Corp 半導体装置
JP2012182391A (ja) 2011-03-02 2012-09-20 Toyota Motor Corp 半導体装置
WO2019078131A1 (ja) 2017-10-18 2019-04-25 富士電機株式会社 半導体装置
WO2019116748A1 (ja) 2017-12-14 2019-06-20 富士電機株式会社 半導体装置およびその製造方法
JP2019161168A (ja) 2018-03-16 2019-09-19 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN114127930A (zh) 2022-03-01
WO2021145079A1 (ja) 2021-07-22
JPWO2021145079A1 (ja) 2021-07-22
US20220123108A1 (en) 2022-04-21

Similar Documents

Publication Publication Date Title
US11532738B2 (en) Semiconductor device
JP7456520B2 (ja) 半導体装置
WO2022239285A1 (ja) 半導体装置
JP7497744B2 (ja) 半導体装置
CN111146197A (zh) 半导体装置及制造方法
US20220278094A1 (en) Semiconductor device
JP7231065B2 (ja) 半導体装置
US20220375933A1 (en) Semiconductor device
JP7456113B2 (ja) 半導体装置
JP7231064B2 (ja) 半導体装置
US20230124922A1 (en) Semiconductor device
WO2022239284A1 (ja) 半導体装置
JP2023170200A (ja) 半導体装置
JP2022161688A (ja) 半導体装置
JP7396513B2 (ja) 半導体装置
WO2023224059A1 (ja) 半導体装置
JP2024100692A (ja) 半導体装置
JP2024058718A (ja) 半導体装置および半導体装置の製造方法
JP2024034141A (ja) 半導体装置および半導体装置の製造方法
JP2024035557A (ja) 半導体装置
CN118352354A (zh) 半导体装置
JP2024101464A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230130

R150 Certificate of patent or registration of utility model

Ref document number: 7231064

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150