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JP7222822B2 - 半導体装置 - Google Patents

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賢治 高田
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Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Description

本発明の実施形態は、半導体装置に関する。
半導体装置において、例えば、パワー半導体装置のように低オン抵抗化が求められるものがある。このような半導体装置においてオン抵抗を下げる為に、パッケージ抵抗を下げる事を狙って、コネクタの半導体チップとのコンタクト部の面積を大きくする方法がある。半導体チップに対するコネクタのコンタクト部の面積を大きくした場合、半導体チップが熱サイクル等によってコネクタから応力を受け、半導体チップに割れ（クラック）が発生する可能性がある。
特開２０１２－１６９３１０号公報 特許第５７９５２８２号公報 特開２０１１－２０４８８６号公報
本発明が解決しようとする課題は、オン抵抗を低く保ちながら、半導体チップが受ける応力を低減し、半導体チップのクラック発生を抑制する半導体装置を提供することである。
実施形態の半導体装置は、第１面を有する導電性の第１リード部と、前記第１面に平行な第１方向において、前記第１リード部と離間した導電性の第２リード部と、前記第１リード部に 電気的に接続された第１電極と、前記第１電極が形成された面とは反対側の面に形成された第２電極とを有し、前記第１面上に設けられた半導体チップと、前記第２電極に電気的に接触する第１接続部と、及び前記第２リード部に電気的に接続された第２接続部と、前記第１接続部と前記第２接続部との間にあり前記第１接続部に接続する第１沿設部と、及び、前記第１沿設部と前記第２接続部との間にあり、前記第１沿設部と前記第２接続部とに接し、前記第１面に垂直な第２方向に延在する第２沿設部と、を有する導電性の第１コネクタ部と、前記第１方向において前記第１接続部よりも前記第２リード部から離れた位置で、前記第２電極に電気的に接触する第３接続部と、前記第２接続部に電気的に接続された第４接続部と、前記第３接続部と前記第４接続部との間にあり前記第３接続部に接続する第３沿設部と、及び、前記第３沿設部と前記第４接続部との間にあり前記第３沿設部と前記第４接続部とに接し、前記第２方向に延在する第４沿設部と、を有し、前記第３沿設部、前記第４沿設部及び第４接続部は、それぞれ第１沿設部、前記第２沿設部、及び前記第２接続部に沿って当接される導電性の第２コネクタ部と、を備える。
（ａ）第１の実施形態に係る半導体装置の構成を模式的に示す斜視図である。（ｂ）第１の実施形態に係る第１コネクタ部を模式的に示す斜視図である。 第１の実施形態に係る半導体装置の構成を模式的に示す断面図である。 （ａ）第１の実施形態の変形例に係る半導体装置の構成を模式的に示す斜視図である。（ｂ）第１の実施形態の変形例に係る第１コネクタ部を模式的に示す斜視図である。 （ａ）第２の実施形態に係る半導体装置の構成を模式的に示す斜視図である。（ｂ）第２の実施形態に係る第１コネクタ部を模式的に示す斜視図である。 （ａ）第２の実施形態の変形例に係る半導体装置の構成を模式的に示す斜視図である。（ｂ）第２の実施形態の変形例に係る第１コネクタ部を模式的に示す斜視図である。 （ａ）第２の実施形態に係る嵌合部を有する半導体装置の構成を模式的に示す斜視図である。（ｂ）第２の実施形態に係る第１嵌合部を有する第１コネクタ部を模式的に示す斜視図である。 （ａ）第２の実施形態の変形例に係る嵌合部を有する半導体装置の構成を模式的に示す斜視図である。（ｂ）第２の実施形態の変形例に係る第１嵌合部を有する第１コネクタ部を模式的に示す斜視図である。 比較例に係る半導体装置の構成を模式的に示す斜視図である。 比較例に係る半導体装置の構成を模式的に示す断面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
なお、図面での部分の厚みと幅との関係、部分間の大きさの比率などは、模式的に示したものであり、必ずしもこれに限定されない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
（第１の実施形態）
第１実施形態の半導体装置１００について、図１及び図２を参照して説明する。
図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置１００の構成及び第１コネクタ部を模式的に示す斜視図である。図２は、第１の実施形態に係る半導体装置の構成を模式的に示す断面図である。
尚、以降に参照する図面の斜視図において、別途参照する断面図で後述するダイボンド材６Ａ、６Ｂ、６Ｃ及び封止部材７は省略して示すこととする。
図１及び図２に示すように、第１の実施形態による半導体装置は、第１リード部１、第２リード部２、第３リード部１２、半導体チップ３、第１コネクタ部４、第２コネクタ部５、ゲートパッド１０、ボンディングワイヤ１１、ダイボンド材６Ａ、６Ｂ、６Ｃ、６Ｄ、及び封止部材７を備える。
第１リード部１は、板状に形成されるダイパッドである。第１リード部１は、一方の面と、一方の面に対向する他方の面とを有する。第１リード部の一方の面及び他方の面と水平な一つの方向をＸ方向とし、第１リード部の面に平行でＸ方向と直交する方向をＹ方向とする。また、Ｘ方向及びＹ方向と直交する方向をＺ方向とする。
第２リード部２は、板状に形成されるリードである。第２リード部２は、一方の面と、一方の面に対向する他方の面とを有する。第２リード部２の他方の面は、第１リード部の他方の面と同一平面上に位置する。第２リード部２は、Ｘ方向において、第１リード部１と離間して設けられる。
第３リード部１２は、板状に形成されるリードである。第３リード部１２は、一方の面と、一方の面に対向する他方の面とを有する。第３リード部１２の他方の面は、第１リード部の他方の面と同一平面上に位置する。第３リード部１２は、Ｘ方向において、第１リード部１と離間して設けられる。第３リード部１２は、Ｙ方向において、第１リード部１と離間して設けられる。
第１リード部１、第２リード部２、及び第３リード部１２は、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ａｇなどの金属材料もしくはこれらのうち少なくともいずれか２つの金属材料を含む合金等により構成されている。尚、第１リード部１及び第２リード部２の表面にメッキが施されていてもよい。
半導体チップ３は、第１リード部１の一方の面上に設けられる。半導体チップ３は、例えば、Ｓｉ、ＳｉＣ、ＧａＮなどにより構成される絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ－Ｇａｔｅ－Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）や絶縁ゲート型ＭＯＳトランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である。
ダイボンド材６Ａ～６Ｄは、部材同士を接着させる導電性の物質であり、例えばハンダやＡｇペーストである。
半導体チップ３は、２つの面を有し、一方の面にトランジスタのドレイン電極３Ａ、他方の面にソース電極３Ｂが設けられる。図示していないトランジスタのゲート電極は、半導体チップ３のソース電極３Ｂと同じ面側に設けられ、ゲートパッド１０と電気的に接続される。
ゲートパッド１０は、導電性のボンディングワイヤ１１によって、第３リード部１２と電気的に接続される。
半導体チップ３の一方の面に設けられたドレイン電極３Ａは、第１リード部１の一方の面と対向し、ダイボンド材６Ａによって接着される。ドレイン電極３Ａは、第１リード部１と電気的に接触する。このように、半導体チップ３は、第１リード部１上のＺ方向に積層される。
ここで、半導体チップ３は、例えばＺ方向の厚みが５０μｍ～１００μｍの薄いチップである。
第１コネクタ部４と第２コネクタ部５は、ソース電極３Ｂと第２リード部２を電気的に接続するソースコネクタとして機能する。第１コネクタ部４と第２コネクタ部５は、例えば、Ｃｕなどの金属材料の板材（銅板）により構成されるが、金属材料の種類はＣｕに限定されない。また、第１コネクタ部４と第２コネクタ部５の厚みは、半導体チップ３よりも厚く、ここでは例えば、１００μｍ～３００μｍ程度であるがこの厚さには限定されない。
第１コネクタ部４は、一体的に形成された、第１接続部４Ａ、第１離間部４Ｂ、第１沿設部４Ｃ、第２沿設部４Ｄ、及び第２接続部４Ｅを有する。これら第１接続部４Ａ、第１離間部４Ｂ、第１沿設部４Ｃ、第２沿設部４Ｄ、及び第２接続部４Ｅは、図２のＸＺ断面図において示されるように、ソース電極３Ｂに接する第１接続部４Ａから第２リード部２と接する第２接続部４Ｅに向かって順に設けられる。
なお、本明細書において、沿設とは、対象に沿って設けられることを指す。第１沿設部４Ｃは、後述する第２コネクタ部５のＸ方向に延在する部分に近接して沿設される部分である。また、第２沿設部４Ｄは、第２コネクタ部５のＹ方向に延在する部分と近接して沿設され、前記第１沿設部４Ｃから第２リード部２に向かう部分を指す。第２沿設部４Ｄは、後述する第２コネクタ部５と近接して沿設される部分である。
第１接続部４Ａは、半導体チップ３の他方の面と水平な方向に延在する。第１接続部４Ａの半導体チップ３と対向する面は、Ｘ方向においてソース電極３Ｂの中央から第２リード部２側の領域を覆うように位置し、半導体チップ３とダイボンド材６Ｂによって接着される。すなわち、第１接続部４Ａは、半導体チップ３のソース電極３Ｂと電気的に接する。
第１離間部４Ｂは、第１接続部４ＡのＸ方向における第２リード部２側の端部から、第１リード部１から半導体チップ３に向かう方向（Ｚ方向）に延出して、半導体チップ３から離間する。なお、第１離間部４Ｂは、半導体チップ３の他方の面と垂直方向に限らず、垂直方向からずれた方向に延出することもできる。
第１沿設部４Ｃは、第１離間部４Ｂの端部から、第１リード部１から第２リード部２に向かう方向に延出する。第１沿設部４Ｃは、Ｘ方向から傾いた方向に延出することも可能である。
第２沿設部４Ｄは、第１沿設部４ＣのＸ方向における端部から、半導体チップ３から第２リード部２に向かう方向に延出する。なお、第２沿設部４Ｄは、半導体チップ３の他方の面と垂直方向に限らず、垂直方向からずれた方向に延出することもできる。
第２接続部４Ｅは、第２沿設部４Ｄの第２リード部２側の端部からＸ方向に延出し、その下面がダイボンド材６Ｃによって第２リード部２と接着されるすなわち、第２接続部４Ｅは第２リード部２と対向し、電気的に接触する。
第２コネクタ部５は、第３接続部５Ａ、第２離間部５Ｂ、第３沿設部５Ｃ、第４沿設部５Ｄ、及び第４接続部５Ｅを有する。第３接続部５Ａ、第２離間部５Ｂ、第３沿設部５Ｃ、第４沿設部５Ｄ、及び第４接続部５Ｅは、図２のＸＺ断面図において示されるように、ソース電極３Ｂに接する第３接続部５Ａから第２リード部２と接する第４接続部５Ｅに向かって順に設けられる。
第３接続部５Ａは、半導体チップ３の他方の面と平行な方向に延在する。第３接続部５Ａの半導体チップ３と対向する面は、Ｘ方向において、ソース電極３Ｂの中央より第２リード部２から離れた領域を覆うように位置し、ダイボンド材６Ｂによって半導体チップ３と接着される。第３接続部５Ａは、半導体チップ３のソース電極３Ｂと電気的に接触する。第３接続部５Ａは、Ｘ方向において第１接続部４Ａと離間する。
第２離間部５Ｂは、第３接続部５ＡのＸ方向における第２リード部２側の端部から、第１リード部１から半導体チップ３に向かう方向に延出する。なお、第２離間部５Ｂは、半導体チップ３の他方の面と垂直方向に限らず、垂直方向からずれた方向に延出することもできる。第２離間部５Ｂは、Ｘ方向において第１離間部４Ｂと離間する。
第３沿設部５Ｃは、第２離間部５Ｂの端部から、第１リード部１から第２リード部２に向かう方向に延出する。第３沿設部５Ｃは、Ｚ方向において第１接続部４Ａと離間する。第３沿設部５Ｃと第１接続部４Ａとの距離は、後述する封止部材７が入り込むことが可能な距離であり、例えば０．１ｍｍ以上である。第３沿設部５Ｃは、第１沿設部４Ｃ上に平行に設けられる。第３沿設部５Ｃは、Ｚ方向において、第１接続部４Ａ及び第１沿設部４Ｃよりも第１リード部から離れて位置する。
ここで、第１接続部４Ａの一部と第３沿設部５Ｃ間の距離は、第１沿設部４Ｃの一部と第３沿設部５Ｃ間の距離よりも離れているが、第１接続部４Ａの一部と第１沿設部４Ｃの一部は、Ｚ方向から見て第３沿設部５Ｃと重なる位置関係となっている。
第４沿設部５Ｄは、第３沿設部５ＣのＸ方向における第２リード部２側の端部から、半導体チップ３から第１リード部１に向かう方向に延出する。なお、第４沿設部５Ｄは、半導体チップ３の他方の面と垂直方向に限らず、垂直方向からずれた方向に延出することもできる。第４沿設部５Ｄは、第２沿設部４Ｄ上に平行に設けられる。
第４接続部５Ｅは、第４沿設部５Ｄの第２リード部２側の端部からＸ方向に延出し、第２リード部２に電気的に接続される。図１において、第４接続部５Ｅは、第１リード部１から第２リード部２に向かう方向に延出し、Ｚ方向において第２接続部４Ｅよりも第２リード部から離れて位置する。第４接続部５Ｅは、第２接続部４Ｅ上に平行に設けられる。さらに図１において、第４接続部５Ｅと第２接続部４Ｅとの間にダイボンド材６Ｄが設けられることで、第４接続部５Ｅと第２接続部４Ｅとは電気的に接続され、互いに固定される。第４接続部５Ｅは、第２接続部４Ｅを介して第２リード部２に電気的に接続される。ダイボンド材６Ｄは、第２接続部４Ｅと第４接続部５Ｅとの間に加えて、第１沿設部４Ｃと第３沿設部５Ｃとの間、及び第２沿設部４Ｄと第４沿設部５Ｄの間に設けられることができる。
なお、半導体装置１００の構成要素同士を固定し、電気的に接続する方法は、上記の説明に限られない。たとえば、半導体装置１００にダイボンド材６Ａ～６Ｄを設けることなく、構成要素同士は、互いにかしめられることによって、または超音波ボンディングによって互いが電気的に接続され、固定されることができる。また、第４接続部５Ｅは第２接続部４Ｅを介さずに第２リード部２と、電気的に接触することができる。
第１接続部４Ａと第３沿設部５Ｃとが離間し、第１離間部４Ｂと第２離間部５Ｂとが離間しているため、これらの間に空間が形成される。以降、第１接続部４Ａと第３沿設部５Ｃと間、かつ第１離間部４Ｂと第２離間部５Ｂとの間の空間を領域Ｒとする。
封止部材７は、第１リード部１の一部と、第２リード部２の一部と半導体チップ３と、第１コネクタ部４、第２コネクタ部５と、を覆うように設けられる。封止部材７は、絶縁性の材料、例えば、エポキシ樹脂やシリコーン樹脂などの樹脂などで構成される。図２は、第１リード部１の一方の面、第２リード部２の一方の面、及び第３リード部１２の一方の面上に半導体チップ３、第１コネクタ４、第２コネクタ５、ゲートパッド１０、ボンディングワイヤ１２を覆うように封止部材７が設けられ、第１リード部１の他方の面、第２リード部２の他方の面、及び第３リード部１２の一方の面は、封止部材７が設けられずに、露出させたハーフモールド構造の半導体装置１００を示す。
封止部材７は、第１コネクタ４と第２コネクタ５との間の離間した領域Ｒにも満たされる。このように封止部材７は、第１コネクタ部４の両面及び第２コネクタ部５の両面と接し、入り組んだ形状となるため、第１コネクタ部４及び第２コネクタ部５が封止部材７と強く固定される。さらに、第１コネクタ部４及び第２コネクタ部５は、封止部材７に固定された半導体チップ３と強く固定される。これにより、第１コネクタ部４及び第２コネクタ部５は、半導体チップ３及び封止部材７から剥離することが抑制される。
次に、比較例の半導体装置９００の構造について、図８及び図９を参照して説明する。図８は比較例に係る半導体装置９００の構成を模式的に示す斜視図であり、図９は比較例に係る半導体装置の構成を模式的に示す断面図である。
比較例の半導体装置９００のソースコネクタは、実施形態の半導体装置１００のように、第１コネクタ部４と第２コネクタ部５との２つのコネクタを組み合わせで構成されておらず、１つのコネクタ部４０のみによって構成されている点が異なる。つまり、比較例の半導体装置９００の半導体チップ３と接続されるコネクタ部４０は、実施形態の第１コネクタ部４の第１接続部４Ａ及び第２コネクタ部５の第３接続部５Ａの平面図におけるそれぞれの面積を合わせた面積とほぼ同等の平面図における面積を有する部分４０Ａを有する。なお、図８及び図９に示すコネクタ部４０の部分４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ、４０Ｅは、それぞれ第１コネクタ部４の第１接続部４Ａ、第１離間部４Ｂ、第１沿設部４Ｃ、第２沿設部４Ｄ、及び第２接続部４Ｅに対応する。
半導体装置１００及び半導体装置９００の動作時に熱サイクルによって、半導体チップ３が受ける応力について、説明する。
一般に、ＭＯＳＦＥＴやＩＧＢＴなどのパワー半導体素子のように耐圧が必要とされる素子においては、オン抵抗低減のため薄膜化する傾向がある。特に、数百ボルト以下の低耐圧系の半導体素子の場合、薄膜化する傾向が顕著である。このように薄膜化した半導体チップ３は、内部応力あるいは外部応力等何らかの力が加わることで容易にクラックが発生し、破損あるいは不良となりやすい。
さらに、半導体装置のオン抵抗を下げる為に、例えば、比較例の半導体装置９００のように、コネクタの半導体チップ３のソース電極３Ｂと接触する部分（コンタクト部）の面積を大きくすることが考えられる
一般に、半導体装置９００の動作時に、特に半導体チップ３において熱が発生する。半導体チップ３とコネクタ部を含む部材とでそれぞれの膨張率が異なり、発熱による温度上昇時などに半導体チップ３は応力を受ける。ここで、コンタクト部が大きいほど、半導体チップ３とコネクタの膨張量の差が大きくなり、半導体チップ３が受ける応力が大きくなる。さらに、コンタクト部が大きいほど、生じた応力を逃がしにくい。半導体チップ３への応力が大きいことは、半導体チップ３のクラック発生の原因となりうる。さらに、半導体チップ３への応力が大きいことは、コネクタ部と半導体チップ３のソース電極３Ｂが剥離し、オープン故障を引き起こす原因となりうる。
温度低下時、半導体装置９００の半導体チップ３には、半導体チップ３の膨張率とコネクタの膨張率の差によって応力が生じる。温度低下時に生じる応力は、温度条件等によって、温度上昇時と反対方向の応力である場合と、温度上昇時と同じ方向で異なる大きさの応力である場合がある。発熱と放熱を繰り返す熱サイクルによって、半導体チップ３にはコネクタとのコンタクト部から方向が変わる応力（圧縮応力と引張応力）または大きさが変わる応力を繰り返し受け続ける。
第１の実施形態の半導体装置１００は、コンタクト部が第１接続部４Ａと第３接続部５Ａの２つに分かれている。半導体装置１００は、第１接続部４Ａと第３接続部５Ａとを合わせたコンタクト部の面積が、比較例の半導体装置９００のコンタクト部（部分４０Ａ）の面積と同等である。このため、半導体装置１００は、比較例の半導体装置９００と同等の低オン抵抗を実現できる。
半導体装置１００のコンタクト部である第１接続部４Ａ及び第３接続部５Ａの個々の大きさは、比較例のコンタクト部（部分４０Ａ）と比べて小さい。また、第１接続部４Ａと第３接続部５Ａとは離間しており、生じた応力を逃がしやすい。このため、半導体装置１００では、半導体チップ３が受ける応力を低減することができる。
以上のように、第１の実施形態の半導体装置１００は、オン抵抗を低く保ちながら、半導体チップ３が受ける応力を低減し、半導体チップ３のクラック発生を抑制できる。
次に、半導体装置１００及び半導体装置９００の動作時における、電流の導通経路の分散について説明する。
比較例の半導体装置９００において、半導体チップ３から流れるソース電流は、すべて１つのソースコネクタ（コネクタ部４０）に流れる。一方、実施形態の半導体装置１００において、半導体チップ３からの電流経路は、２つのソースコネクタ（第１コネクタ部４と第２コネクタ部５）に分かれる。
コネクタ部４０、第１コネクタ部４、及び、第２コネクタ部５のソース電流が流れる向きに直交するそれぞれの断面面積は同じである。つまり、半導体装置１００のソースコネクタ全体の断面積は、比較例の半導体装置９００のソースコネクタの断面積よりも約２倍大きく、半導体装置１００のソースコネクタ全体の抵抗値は比較例のソースコネクタの抵抗値よりも低くなる。これにより、半導体装置１００のオン抵抗を下げ、発熱を抑えられるため、熱膨張によって半導体チップ３が受ける応力を低減させることができる。
次に、半導体装置１００において、第１コネクタ部４上に第２コネクタ部５を積層形成する時の位置合わせについて説明する。
第２コネクタ部５の第３沿設部５Ｃの一部、第４沿設部５Ｄ及び第４接続部５Ｅは、それぞれ第１コネクタ部４の第１沿設部４Ｃ、第２沿設部４Ｄ及び第２接続部４Ｅの面に沿って設けられる。すなわち、第２コネクタ部５の第３沿設部５Ｃの一部から第４接続部５Ｅまでの部分は、第１コネクタ部４の第１沿設部４Ｃから第２接続部４Ｅ間での部分の沿面に沿って当接して積層される。尚、この第１コネクタ部４と第２コネクタ部５が当接する積層部分の両コネクタ部４、５の間はダイボンド材６Ｄにより電気的な接続がされる。
このように、第１コネクタ部４に対し、第２コネクタ部５の相対的な位置関係を簡単に定めることができ、第１コネクタ部４と第２コネクタ部５間の位置ずれを防止できる。
第１の実施形態において、Ｘ方向において、半導体チップ３と接触するソースコネクタ部品の数は第１コネクタ部４と第２コネクタ部５の２つに限られず、３つまたはそれ以上のコネクタ部品を有することができる。
以上説明したように、第１の実施形態の半導体装置１００は、第１コネクタ部４と第２コネクタ部５とを有する。第１コネクタ部４と第２コネクタ部５は、半導体チップ３のソース電極３Ｂと接する。第１コネクタ部４と第２コネクタ部５とは一部が離間して設けられ、第１コネクタ部４と第２コネクタ部５とによって挟まれた領域Ｒに封止部材７が入り込む。これにより、第１コネクタ部４及び第２コネクタ部５が半導体チップ３及び封止部材７から剥離することが抑制される。組み立て時には、第３沿設部５Ｃ、第４沿設部５Ｄ及び第４接続部５Ｅは、それぞれ第１沿設部４Ｃ、第２沿設部４Ｄ及び第２接続部４Ｅに複数の部分を沿わせて位置決めすることにより、第１コネクタ部４と第２コネクタ部５との位置ずれの発生を防止できる。
また、第１の実施形態の半導体装置１００は、半導体チップ３と接触するコンタクト部が第１接続部４Ａと第３接続部５Ａの２つに分かれている。２つに分けない場合と比較して、コンタクト部の合計面積はほぼ同じにしながら、２つのコンタクト部それぞれの面積を小さくすることで、半導体チップ３と第１コネクタ部４及び第２コネクタ部５との膨張量の差に起因する応力を低減することができる。これにより、半導体装置１００は、オン抵抗を低く保ちながら、半導体チップ３のクラック発生を抑制できる。
半導体装置１００は、半導体チップ３とコネクタ部と間に生じる応力が低減し、領域Ｒに封止部材７が設けられる。このため、コネクタ部と半導体チップ３のソース電極３Ｂとが剥離しにくく、半導体装置１００のオープン故障の発生が抑制できる。
さらに、半導体装置１００の動作時において、ソース電流は第１コネクタ部４及び第２コネクタ部５に分かれて導通する。電流の導通経路の断面積が増えるため、ソースコネクタの抵抗値が下がり、半導体装置１００のオン抵抗を下げることができる。
（第１の実施形態の変形例）
図３を用いて、第１の実施形態の変形例について説明する。図３（ａ）及び（ｂ）は、第１の実施形態の変形例にかかる半導体装置１００Ａの構成を模式的に示す斜視図、及び第１コネクタ部を模式的に示す斜視図である。第１の実施形態の変形例は、第１の実施形態の構成に加えて、第１コネクタ部４と第２コネクタ部５とが重なり合う位置に、嵌合部を有する。
第１コネクタ部４は、第１嵌合部８を有する。第２コネクタ部５は、第１嵌合部８に重なる位置に、第１嵌合部８と嵌合する第２嵌合部９を有する。
なお、第１嵌合部８及び第２嵌合部９は、例えば図３に示すような第１沿設部４Ｃ及び第３沿設部５Ｃに設けられた２つの丸型の凹凸であるが、第１嵌合部８及び第２嵌合部９の形状、設ける数、及び位置はこれに限定されない。
第１の実施形態の変形例では、組み立て時に第１嵌合部８と第２嵌合部９を嵌合させることで、簡単に第１コネクタ部１４と第２コネクタ部１５とを位置合わせできる。第１の実施形態の変形例では第１の実施形態よりも、組み立て時に発生する第１コネクタ部４と第２コネクタ部５との位置ズレを抑制できる。
このように、第１の実施形態及び第１の実施形態の変形例によれば、オン抵抗を低減し、半導体チップ３のクラック発生を抑制できる半導体装置１００Ａが得られる。
（第２の実施形態）
図４を用いて、第２の実施形態に係る半導体装置１００Ｂを説明する。図４（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の構成を模式的に示す斜視図及び第１コネクタ部を模式的に示す斜視図である。第２の実施形態に係る半導体装置１００Ｂは、第１コネクタ部２４及び第２コネクタ部２５のそれぞれの半導体チップ３と接触する部分が、分割される点で第１の実施形態と異なる。なお、第１の実施形態と同様の構成、動作、効果等ついては説明を省略する。
半導体装置１００Ｂの第１コネクタ部２４は、第１の実施形態の第１コネクタ部４の第１接続部４Ａが、Ｙ方向において３つに分割されたものと同等の構造である第１接続部４Ｆ、第１接続部４Ｇ、第１接続部４Ｈに置き換わった構造を有する。第１接続部４Ｆ、４Ｇ、４ＨはＹ方向において互いに離間し、それぞれが半導体チップ３と電気的に接触する。
半導体装置１００Ｂの第２コネクタ部２５は、第１の実施形態の第２コネクタ部５の第３接続部５ＡがＹ方向において３つに分割されたものと同等である、第３接続部５Ｆ、第３接続部５Ｇ、第３接続部５Ｈに置き換わった構造を有する。第３接続部５Ｆ、５Ｇ、５ＨはＹ方向において互いに離間し、それぞれが半導体チップ３と電気的に接触する。
なお、第１コネクタ部２４及び第２コネクタ部２５がＹ方向に分割される数は、３つに限定されず、２つ以上に分割されることができる。
第２の実施形態の半導体装置１００Ｂは、ソースコネクタ（第１コネクタ部２４と第２コネクタ部２５）の半導体チップ３と接するコンタクト部が第１接続部４Ｆ、４Ｇ、４Ｈ、及び第３接続部５Ｆ、５Ｇ、５Ｈの６つに分かれている。
半導体装置１００Ｂのコンタクト部は、Ｘ方向だけでなくＹ方向にも分割され互いに離間している。このため、半導体装置１００Ｂは、半導体チップ３に平行な１方向だけでなく、半導体チップ３に平行な方向全体に半導体チップ３が受ける応力を逃がすことができる。低減できる応力の方向が１方向に限定されないため、半導体装置１００Ｂは半導体装置１００よりも効果的に半導体チップ３のクラック発生を抑制できる。
（第２の実施形態の変形例）
図５を用いて、第２の実施形態の変形例について説明する。図５（ａ）及び（ｂ）は、第２の実施形態の変形例にかかる半導体装置１００Ｃの構成を模式的に示す斜視図及び第１コネクタ部を模式的に示す斜視図である。第２の実施形態の変形例は、第１コネクタ部及び第２コネクタ部が複数設けられることで、半導体チップ３と接触するコンタクト部が分割される点で第２の実施形態と異なる。なお、第１の実施形態と同様の構成、動作、効果等ついては説明を省略する。
半導体装置１００Ｃは、第１の実施形態の第１コネクタ部４が第１コネクタ部４－１、４－２、４－３に置き換えられる。さらに、半導体装置１００Ｃは、第１の実施形態の第２コネクタ部５が第２コネクタ部５－１、５－２、５－３に置き換えられる。
半導体装置１００Ｃの第１コネクタ部４－１、４－２、４－３は、互いに同じ構造を有し、第１の実施形態の第１コネクタ部４よりもＹ方向の幅が小さくなった構造を有する。図５（ｂ）では４Ａ－１～４Ａ－３、４Ｂ－１～４Ｂ－３、４Ｄ－１～４Ｄ－３、４Ｅ－１～４Ｅ－３の参照符号は省略する。
半導体装置１００Ｃの第２コネクタ部５－１、５－２、５－３は、互いに同じ構造を有し、第１の実施形態の第２コネクタ部５よりもＹ方向の幅が小さくなった構造を有する。
Ｘ方向及びＺ方向において、第１コネクタ部４－１と第２コネクタ部５－１との位置関係、第１コネクタ部４－２と第２コネクタ部５－２との位置関係、及び第１コネクタ部４－３と第２コネクタ部５－３との位置関係は、第１の実施形態の実施形態の第１コネクタ部４と第２コネクタ部５との位置関係と同等である。第１コネクタ部４－１、４－２、４－３は、Ｙ方向において互いに離間する。
このように、第２の実施形態の変形例に係る半導体装置１００Ｃは、第１コネクタ部及び第２コネクタ部が複数設けられる。半導体装置１００Ｃのコンタクト部は、Ｘ方向だけでなくＹ方向にも分割され互いに離間する。これにより、半導体装置１００Ｃは半導体装置１００よりも効果的に半導体チップ３のクラック発生を抑制できる。第２の実施形態の変形例によれば、第２の実施形態と同様に、第１の実施形態よりも半導体チップ３のクラック発生を抑制できる導体装置が得られる。
このように、第２の実施形態及び第２の実施形態の変形例によれば、第１の実施形態よりも半導体チップ３のクラック発生を抑制できる半導体装置が得られる。
なお、第２の実施形態及び第２の実施形態の変形例は、第１の実施形態の変形例に係る半導体装置１００Ａと同様に、第１嵌合部８が第１コネクタ部に設けられ、第２嵌合部９が第２コネクタ部に設けられることができる。
図６（ａ）は、第２の実施形態に係る嵌合部を有する半導体装置の構成を模式的に示す斜視図である。図６（ｂ）は、第２の実施形態に係る第１嵌合部を有する第１コネクタ部を模式的に示す斜視図である。図７（ａ）は、第２の実施形態の変形例に係る嵌合部を有する半導体装置の構成を模式的に示す斜視図である。図７（ｂ）は、第２の実施形態の変形例に係る第１嵌合部を有する第１コネクタ部を模式的に示す斜視図である。
第２の実施形態及び第２の実施形態の変形例に係る嵌合部を有する半導体装置１００Ｄ、１００Ｅは、組み立て時に第１嵌合部８と第２嵌合部９を嵌合させることで、簡単に第１コネクタ部と第２コネクタ部とを位置合わせできる。これにより、組み立て時に発生する第１コネクタ部と第２コネクタ部との位置ズレを抑制できる。
以上説明した少なくとも一つの実施形態によれば、半導体装置のソースコネクタは、第１コネクタ部及び第２コネクタ部を有し、ソースコネクタの半導体チップとのコンタクト部が分かれている。コンタクト部の合計面積を保ちながら、各コネクタ部の各コンタクト部の大きさを小さくすることで、半導体装置は、半導体チップとソースコネクタとの膨張量の差に起因する応力を低減することができる。さらに、半導体装置の動作時において、ソース電流は第１コネクタ部及び第２コネクタ部に分かれて導通する。ソース電流の導通経路の断面積が増えるため、ソースコネクタの抵抗値が下がり、半導体装置のオン抵抗を下げることができる。このように、実施形態によれば、オン抵抗を低く保ちながら、半導体チップが受ける応力を低減し、半導体チップのクラック発生を抑制する半導体装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 第１リード部
２ 第２リード部
３ 半導体チップ
４、２４、４－１、４－２、４－３ 第１コネクタ部
５、２５、５－１、５－２、５－３ 第２コネクタ部
４Ａ、４Ｆ、４Ｇ、４Ｈ 第１接続部
４Ｂ 第１離間部
４Ｃ 第１沿設部
４Ｄ 第２沿設部
４Ｅ 第２接続部
５Ａ、５Ｆ、５Ｇ、５Ｈ、 第３接続部
５Ｂ 第２離間部
５Ｃ 第３沿設部
５Ｄ 第４沿設部
５Ｅ 第４接続部
６Ａ、６Ｂ、６Ｃ、６Ｄ ダイボンド材
７ 封止部材
８ 第１嵌合部
９ 第２嵌合部
１０ ゲートパッド
１１ ボンディングワイヤ
１２ 第３リード部
４０ コネクタ部
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、９００ 半導体装置

Claims (10)

  1. 第１面を有する導電性の第１リード部と、
    前記第１面に平行な第１方向において、前記第１リード部と離間した導電性の第２リード部と、
    前記第１リード部に電気的に接続された第１電極と、前記第１電極が形成された面とは反対側の面に形成された第２電極とを有し、前記第１面上に設けられた半導体チップと、
    前記第２電極に電気的に接触する第１接続部と、及び前記第２リード部に電気的に接続された第２接続部と、前記第１接続部と前記第２接続部との間にあり前記第１接続部に接続する第１沿設部と、及び、前記第１沿設部と前記第２接続部との間にあり、前記第１沿設部と前記第２接続部とに接し、前記第１面に垂直な第２方向に延在する第２沿設部と、を有する導電性の第１コネクタ部と、
    前記第１方向において前記第１接続部よりも前記第２リード部から離れた位置で、前記第２電極に電気的に接触する第３接続部と、前記第２接続部に電気的に接続された第４接続部と、前記第３接続部と前記第４接続部との間にあり前記第３接続部に接続する第３沿設部と、及び、前記第３沿設部と前記第４接続部との間にあり前記第３沿設部と前記第４接続部とに接し、前記第２方向に延在する第４沿設部と、を有し、前記第３沿設部、前記第４沿設部及び第４接続部は、それぞれ第１沿設部、前記第２沿設部、及び前記第２接続部に沿って当接される導電性の第２コネクタ部と、を備える半導体装置。
  2. 前記第３沿設部と前記第１沿設部との間、前記第４沿設部と前記第２沿設部との間、及び前記第４接続部と前記第２接続部との間を接続するダイボンド材と、をさらに有する請求項１に記載の半導体装置。
  3. 前記第３沿設部は、第２方向において前記第１接続部と離間し、
    前記第１接続部と前記第３沿設部との間に封止部材を備えた、請求項１又は２に記載の半導体装置。
  4. 前記第１接続部及び前記第３接続部は、前記半導体チップの前記第２電極が形成された面内で前記第１方向と交叉する第３方向において、複数の部分に分割される、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記第２電極に電気的に接触する第５接続部、及び前記第２リード部に電気的に接続された第６接続部を有し、前記第１コネクタ部から離間して設けられる第３コネクタ部と、
    前記第１方向において前記第５接続部よりも前記第２リード部から離れた位置で、前記第２電極に電気的に接触する第７接続部を有し、前記第６接続部に電気的に接続された第８接続部を有し、少なくとも一部が、前記第２方向において前記第３コネクタ部よりも第１リード部から離れた位置で、第１コネクタ部と重なる導電性の第４コネクタ部と、をさらに備える請求項１から請求項３のいずれか１項に記載の半導体装置。
  6. 前記第１コネクタ部は、第１嵌合部を有し、
    前記第２コネクタ部は、第２嵌合部を有し、
    前記第１嵌合部と前記第２嵌合部とは嵌合する、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記半導体チップの前記第２方向の厚みは、５０μｍ～１００μｍである、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 前記第１コネクタ部の前記第１接続部から前記第２接続部までの間、及び前記第２コネクタ部の前記第３接続部から前記第４接続部までの間は、同一の金属材料から形成された請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 前記第２接続部は、前記第２方向において、前記第４接続部と前記第２リード部との間にある、請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 第１面を有する導電性の第１リード部と、
    前記第１面に平行な第１方向において、前記第１リード部と離間した導電性の第２リード部と、
    前記第１リード部に 電気的に接続された第１電極と、前記第１電極が形成された面とは反対側の面に形成された第２電極とを有し、前記第１面上に設けられた半導体チップと、
    前記第２電極に電気的に接触する第１接続部と、前記第２リード部に電気的に接続された第２接続部と、及び、第１嵌合部と、を有する導電性の第１コネクタ部と、
    前記第１方向において前記第１接続部よりも前記第２リード部から離れた位置で、前記第２電極に電気的に接触する第３接続部と、前記第２接続部に電気的に接続された第４接続部と、及び、前記第１嵌合部と嵌合する第２嵌合部と、を有し、少なくとも一部が、前記第１面に垂直する第２方向において、前記第１コネクタ部よりも第１リード部から離れた位置で、前記第１コネクタと重なる導電性の第２コネクタ部と、を備える半導体装置。
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