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JP7210490B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
ハーフブリッジを構成するパワーチップの駆動にＨＶＩＣ（High Voltage IC）が用いられる。ＨＶＩＣは、基板電位を基準とするローサイド回路領域と、基板から高耐圧に分離されたハイサイド回路領域と、ローサイド回路領域とハイサイド回路領域との間の信号伝達を行うレベルシフト回路とを備えている。ローサイド回路領域からハイサイド回路領域へ信号伝達するレベルシフト回路は、高耐圧ＭＯＳのオン／オフにより高耐圧を保持しつつ信号伝達を行う。
ハイサイド回路領域はその外周を高耐圧分離領域に囲われてローサイド回路領域から分離されている。高耐圧分離領域はリサーフ分離構造で形成されている。また、高耐圧ＭＯＳは、高耐圧分離領域と同一のリサーフ分離構造内に形成されている。高耐圧分離領域のＮ型拡散層と高耐圧ＭＯＳのＮ型拡散層は、Ｐ型半導体基板の表面に露出したスリット状の分離部により互いに電気的に分離されている（例えば、特許文献１参照）。
分離部の不純物濃度は、高耐圧分離領域と高耐圧ＭＯＳのリサーフ耐圧を低下させない程度の空乏化が起こるように設定されている。分離部の幅は、高耐圧分離領域と高耐圧ＭＯＳの間のパンチスルー耐圧が制御回路電源電圧以上となるように設定されている。
また、配線層等の電位の影響により分離部の表面がＮ型反転して寄生チャネルが形成されると、高耐圧分離領域と高耐圧ＭＯＳの間にリーク電流が流れる。これを抑制するために、Ｐ型半導体基板よりも高濃度なＰ型拡散層が分離部の表面に形成されている。このＰ型拡散層は平面視でローサイド回路領域のＰ型層と接している。
特許第３９１７２１１号公報
しかし、寄生チャネルの形成を十分に抑制する程度にＰ型拡散層の不純物濃度を濃くすると、高耐圧分離領域と高耐圧ＭＯＳのリサーフ耐圧が低下する。リサーフ耐圧が低下しない程度の濃度とすると寄生チャネルの形成を十分に抑制できなくなるという問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的は高耐圧分離領域と高耐圧ＭＯＳのリサーフ耐圧を低下させることなく、高耐圧分離領域と高耐圧ＭＯＳとの間のリーク電流を抑制することができる半導体装置を得るものである。
本開示に係る半導体装置は、ハイサイド回路領域と、ローサイド回路領域と、前記ハイサイド回路領域の外周を囲い、前記ハイサイド回路領域と前記ローサイド回路領域を分離するリサーフ分離構造とを備え、前記ハイサイド回路領域、前記ローサイド回路領域及び前記リサーフ分離構造は第１導電型の単一の半導体基板に形成され、前記リサーフ分離構造は高耐圧分離領域と高耐圧ＭＯＳを有し、前記高耐圧分離領域は、前記半導体基板の主面に形成された第２導電型の第１の拡散層を有し、前記高耐圧ＭＯＳは、前記半導体基板の主面に形成された第２導電型の第２の拡散層を有し、前記ローサイド回路領域は、前記半導体基板の主面に形成された第１導電型の第３の拡散層を有し、前記第１の拡散層と前記第２の拡散層の間で露出した前記半導体基板の主面に前記半導体基板より不純物濃度が高い第１導電型の第４の拡散層が形成され、前記第４の拡散層は、前記ハイサイド回路領域から前記ローサイド回路領域に向かって延び、前記第３の拡散層には接しないことを特徴とする。
本開示では、高濃度の第４の拡散層がローサイド回路領域の第３の拡散層に接しない。このため、ローサイド側の半導体基板が空乏化され、ハイサイド側の第４の拡散層が電気的にフローティングになることで、リサーフ耐圧の低下を抑制することができる。また、高耐圧ＭＯＳと高耐圧分離領域の間に電位差が生じるハイサイド側に高濃度の第４の拡散層を形成することで、寄生チャネルの形成を抑制することができる。よって、高耐圧分離領域と高耐圧ＭＯＳのリサーフ耐圧を低下させることなく、高耐圧分離領域と高耐圧ＭＯＳとの間のリーク電流を抑制することができる。
実施の形態１に係る半導体装置を示す図である。 実施の形態１に係るレベルシフト回路の高耐圧ＮｃｈＭＯＳを示す図である。 実施の形態１に係る半導体装置を示す上面図である。 図３のＡ－Ａ´に沿った断面図である。 図３のＢ－Ｂ´に沿った断面図である。 図３のＣ－Ｃ´に沿った断面図である。 図３のＤ－Ｄ´に沿った断面図である。 比較例に係る半導体装置を示す平面図である。 比較例に係る半導体装置の高耐圧分離領域と高耐圧ＭＯＳの分離部の空乏層の広がりを示す平面図である。 図９のＡ－Ａ´に沿った断面図である。 実施の形態１に係る半導体装置の高耐圧分離領域と高耐圧ＭＯＳの分離部の空乏層の広がりを示す平面図である。 図１１のＡ－Ａ´に沿った断面図である。 図１１のＢ－Ｂ´に沿った断面図である。 実施の形態２に係る半導体装置を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態３に係る半導体装置を示す平面図である。 実施の形態３に係る半導体装置の製造工程を示す平面図である。 実施の形態４に係る半導体装置を示す平面図である。 実施の形態４に係る半導体装置の製造工程を示す平面図である。 実施の形態５に係る半導体装置の製造工程を示す平面図である。 実施の形態６に係る半導体装置を示す平面図である。 実施の形態７に係る半導体装置を示す平面図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す図である。この半導体装置は、ハーフブリッジを構成するパワーチップ１，２を駆動するＨＶＩＣ（High Voltage IC）３である。ＨＶＩＣ３は、パワーチップ１を駆動するハイサイド回路領域４と、パワーチップ２を駆動するローサイド回路領域５と、ローサイド回路領域５とハイサイド回路領域４との間の信号伝達を行うレベルシフト回路６とを有する。
図２は、実施の形態１に係るレベルシフト回路の高耐圧ＮｃｈＭＯＳを示す図である。ローサイド回路領域５からハイサイド回路領域４への信号伝達はレベルシフト回路６の高耐圧ＮｃｈＭＯＳ７により行われる。なお、ハイサイド回路領域４からローサイド回路領域５への信号伝達は高耐圧ＰｃｈＭＯＳ（不図示）により行われる。
図３は、実施の形態１に係る半導体装置を示す上面図である。簡単のため一部の構成のみ図示している。リサーフ分離構造が、平面視でハイサイド回路領域の外周を囲い、ハイサイド回路領域とローサイド回路領域を分離する。リサーフ分離構造は高耐圧分離領域と高耐圧ＭＯＳを有する。高耐圧ＭＯＳは上記の高耐圧ＮｃｈＭＯＳ７と高耐圧ＰｃｈＭＯＳの何れでもよい。ハイサイド回路領域、ローサイド回路領域及びリサーフ分離構造は単一のＰ型基板８に形成されている。ローサイド回路領域は基板電位を基準とし、高耐圧分離領域がハイサイド回路領域を基板電位から高耐圧に分離する。高耐圧ＭＯＳは高耐圧分離領域と同等の耐圧を有する。
高耐圧分離領域は、Ｐ型基板８の主面に形成されたＮ型拡散層９を有する。Ｎ型拡散層９はリサーフ領域である。高耐圧ＭＯＳは、Ｐ型基板８の主面に形成されたＮ型拡散層１０を有する。ローサイド回路領域は、Ｐ型基板８の主面に形成されたＰ型拡散層１１を有する。
Ｐ型基板８は、Ｎ型拡散層９とＮ型拡散層１０の間、高耐圧ＭＯＳのＮ型拡散層１０とハイサイド回路領域の間で露出している。この露出したＰ型基板８により、高耐圧ＭＯＳは高耐圧分離領域及びハイサイド回路領域から電気的に分離されている。また、露出したＰ型基板８の主面にＰ型基板８より不純物濃度が高いＰ型拡散層１２が形成されている。Ｐ型拡散層１２は、ハイサイド回路領域からローサイド回路領域に向かって延び、ハイサイド回路領域の側では間断なく形成され、ローサイド側に未形成領域があってＰ型拡散層１１には接しない。ローサイド側におけるＰ型拡散層１２の未形成領域はハイサイド回路領域に高電圧が印加された際にローサイド側におけるＰ型基板８が空乏化する程度の距離となっている。
図４は、図３のＡ－Ａ´に沿った断面図であり、高耐圧ＭＯＳの断面構造を示している。高耐圧ＭＯＳのＮ型拡散層１０は高耐圧分離領域のＮ型拡散層９とは電気的に分離されており、ドレインドリフト層に対応している。Ｎ型拡散層１０の表面に熱酸化膜１３が形成されている。Ｐ型拡散層１１の表面の一部にＰ＋型拡散層１４が形成されている。Ｐ型拡散層１１と熱酸化膜１３の間のＮ型拡散層１０の表面にＰ型拡散層１５が形成されている。Ｐ型拡散層１５の表面の一部にＮ＋型拡散層１６が形成されている。Ｐ型拡散層１５の表面の一部にＰ＋型拡散層１７が形成されている。
Ｎ型拡散層１０から離間してハイサイド回路領域に形成されたＮ型拡散層９と高耐圧ＭＯＳのＮ型拡散層１０の間でＰ型基板８が露出し、熱酸化膜１８により覆われている。熱酸化膜１３と熱酸化膜１８の間においてＮ型拡散層１０の表面にＮ＋型拡散層１９が形成されている。ハイサイド回路領域のＮ型拡散層９の表面の一部分にＮ＋型拡散層２０が形成されている。
熱酸化膜１３の両端を覆うようにポリシリコン２１，２２が互いに離間して形成されている。ポリシリコン２１はゲート酸化膜を介してＰ型拡散層１５の上にも形成されている。複数のポリシリコン２３がポリシリコン２１，２２の間において熱酸化膜１３の上に互いに離間して形成され、平面視でハイサイド回路領域を囲っている。更にその上に半導体装置を覆うように絶縁層２４が形成されている。
絶縁層２４の上に金属配線層２５－２９が形成されている。金属配線層２５は絶縁層２４に形成されたコンタクトホールを通じてＰ＋型拡散層１４に電気的に接続されている。金属配線層２６は絶縁層２４に形成されたコンタクトホールを通じてＰ＋型拡散層１７とＮ＋型拡散層１６に電気的に接続されている。金属配線層２７は絶縁層２４に形成されたコンタクトホールを通じてポリシリコン２１に電気的に接続されている。金属配線層２８は絶縁層２４に形成されたコンタクトホールを通じてポリシリコン２２及びＮ＋型拡散層１９に電気的に接続されている。金属配線層２９は絶縁層２４に形成されたコンタクトホールを通じてＮ＋型拡散層２０に電気的に接続されている。
互いに離間して電気的に接続されていない複数の金属配線層３０が、金属配線層２７と金属配線層２８の間において絶縁層２４の上に形成され、平面視でハイサイド回路領域を囲っている。複数の金属配線層３０は、ポリシリコン２３と一定の幅で重なっている。これによりポリシリコン２３と金属配線層３０は絶縁層２４を介して容量結合されている。
図５は、図３のＢ－Ｂ´に沿った断面図であり、高耐圧分離領域の断面構造を示している。Ｎ型拡散層９の不純物濃度は、Ｐ型拡散層１１よりも低く、Ｐ型基板８よりも高い。Ｎ型拡散層９はリサーフ条件を満足しており、濃度も厚さも薄い方がリサーフ効果を得られる。Ｐ型拡散層１１の内側にＰ型拡散層１１と部分的に重なるようにＰ型拡散層３１が形成されている。Ｐ型拡散層３１の表面の一部にＰ＋型拡散層３２が形成されている。Ｐ型拡散層１１から一定の距離が離れたＮ型拡散層９の表面にＮ＋型拡散層３３が形成されている。Ｎ＋型拡散層２０とＮ＋型拡散層３３は電気的に接続されている。
Ｐ型拡散層１１とＮ＋型拡散層３３の間のＮ型拡散層９の表面には熱酸化膜１３が形成されている。熱酸化膜１３の両端を覆うようにポリシリコン３４，３５が互いに離間して形成されている。複数のポリシリコン２３が、ポリシリコン３４，３５の間において熱酸化膜１３の上に互いに離間して形成され、平面視でハイサイド回路領域を囲っている。
絶縁層２４の上に金属配線層３６，３７が形成されている。金属配線層３６は、絶縁層２４に形成されたコンタクトホールを通じてＰ＋型拡散層３２とポリシリコン３４に電気的に接続されている。金属配線層３７は、絶縁層２４に形成されたコンタクトホールを通じてＮ＋型拡散層３３とポリシリコン３５に電気的に接続されている。金属配線層２５と金属配線層３６は電気的に接続されている。金属配線層２９と金属配線層３７は電気的に接続されている。
図６は、図３のＣ－Ｃ´に沿った断面図であり、ローサイド側における高耐圧ＭＯＳと高耐圧分離領域の分離部の断面構造を示している。図７は、図３のＤ－Ｄ´に沿った断面図であり、ハイサイド側における高耐圧ＭＯＳと高耐圧分離領域の分離部の断面構造を示している。どちらもポリシリコン２３を通る断面図である。
Ｎ型拡散層９とＮ型拡散層１０の間でＰ型基板８が露出しており、この部分がＮ型拡散層９とＮ型拡散層１０を分離する分離部を構成している。ハイサイド側では、この露出したＰ型基板８の主面にＰ型基板８より不純物濃度が高いＰ型拡散層１２が形成されている。
続いて、本実施の形態の効果を比較例と比較して説明する。図８は、比較例に係る半導体装置を示す平面図である。比較例では、Ｐ型拡散層１２がＰ型拡散層１１に接している。
図９は、比較例に係る半導体装置の高耐圧分離領域と高耐圧ＭＯＳの分離部の空乏層の広がりを示す平面図である。図１０は図９のＡ－Ａ´に沿った断面図である。Ｎ＋型拡散層１９，２０はそれぞれＮ型拡散層１０，９のハイサイド側のコンタクトをとるためのＮ型拡散層である。ローサイド回路領域のＰ型拡散層１１の電位をＧＮＤとして、ハイサイド回路領域のＮ＋型拡散層１９，２０に高電圧を印加する。この場合、Ｎ＋型拡散層１０，９はリサーフ構造により完全空乏化している。空乏層３８はＮ型拡散層９とＰ型基板８のＰＮ接合界面及びＮ型拡散層１０とＰ型基板８のＰＮ接合界面から広がる。両者がピンチオフしてＰ型基板８の空乏層３８は基板下面に向けて広がる。
一方、Ｐ型拡散層１２は高濃度のために完全空乏化しない。特にローサイド側ではＰ型基板８とＮ型拡散層９，１０の間に印加される電圧が低いためにＰ型拡散層１２はより顕著に空乏化されにくい状態となる。比較例ではＰ型拡散層１２は電位がＧＮＤであるＰ型拡散層１１と電気的に接続され、かつ空乏化されていない。このため、ハイサイド側においてもその電位はＧＮＤに固定される。
Ｐ型拡散層１２を高耐圧分離領域と高耐圧ＭＯＳのリサーフ耐圧が低下しない程度の濃度とすると寄生チャネルの形成抑制が十分でなくなる。従って、寄生チャネルの形成を抑制するためにはＰ型基板８の上面に形成される熱酸化膜１３を厚くしなければならない。このため、高温長時間の熱処理が必要になり、熱酸化膜１３のエッジに形成されるバーズビークが長くなることでレイアウトの縮小が困難となる。
Ｎ型拡散層９，１０のハイサイド側は高電圧が印加されているためにＰ型拡散層１２とＮ型拡散層９，１０との間に高電位差が発生する。このため、印加電圧がリサーフ耐圧に達する前にＰ型拡散層１２とＰ型基板８の界面においてアバランシェ降伏が起こり耐圧低下する。
図１１は、実施の形態１に係る半導体装置の高耐圧分離領域と高耐圧ＭＯＳの分離部の空乏層の広がりを示す平面図である。図１２は図１１のＡ－Ａ´に沿った断面図である。図１３は図１１のＢ－Ｂ´に沿った断面図である。
Ｎ型拡散層９，１０はリサーフ構造により完全空乏化している。ローサイド側において、Ｎ型拡散層９とＮ型拡散層１０に挟まれたＰ型基板８の表面は、両側のＮ型拡散層とのＰＮ接合界面から広がる空乏層３８がピンチオフすることで完全空乏化している。
ハイサイド側において高濃度のＰ型拡散層１２は完全空乏化しない。Ｐ型基板８がローサイド側で完全空乏化しているため、Ｐ型拡散層１２の電位はＧＮＤ電位のＰ型拡散層１１から分離されてフローティングになる。従って、Ｐ型拡散層１２の電圧はＮ型拡散層９，１０に合わせて高電圧に上がる。これにより、Ｐ型拡散層１２とＮ型拡散層９，１０との間に高電位差が発生しないため、比較例のようなアバランシェ降伏は起こらず、高耐圧を得ることができる。
一方、ローサイド側はＧＮＤ電位のＰ型拡散層１１に囲われておりＮ型拡散層９とＮ型拡散層１０の間の電位差が小さい。このため、Ｐ型基板８の主面にＰ型拡散層１２が無くても寄生チャネルによるＮ型拡散層９とＮ型拡散層１０の間のリーク電流を抑えることができる。
以上説明したように、本実施の形態では、高濃度のＰ型拡散層１２がローサイド回路領域のＰ型拡散層１１に接しない。このため、ローサイド側のＰ型基板８が空乏化され、ハイサイド側のＰ型拡散層１２が電気的にフローティングになることで、リサーフ耐圧の低下を抑制することができる。また、高耐圧ＭＯＳと高耐圧分離領域の間に電位差が生じるハイサイド側に高濃度のＰ型拡散層１２を形成することで、寄生チャネルの形成を抑制することができる。よって、高耐圧分離領域と高耐圧ＭＯＳのリサーフ耐圧を低下させることなく、高耐圧分離領域と高耐圧ＭＯＳとの間のリーク電流を抑制することができる。
なお、Ｐ型基板８の上にＰ型エピタキシャル層を形成し、Ｐ型エピタキシャル層の下面と接するようにＮ＋型埋め込み拡散層を形成してもよい。また、熱酸化膜１３の上にポリシリコン２３と金属配線層３０による容量結合の代わりに、ハイサイド回路領域の外周を囲う渦巻き状の抵抗体としてポリシリコンを形成してもよい。
実施の形態２．
図１４は、実施の形態２に係る半導体装置を示す平面図である。Ｐ型拡散層３９がＰ型拡散層１２の端部とＰ型拡散層１１との間においてＰ型拡散層１２の端部に接するようにＰ型基板８の主面に形成されている。Ｐ型拡散層３９の不純物濃度は、Ｐ型拡散層１２よりも低く、Ｐ型基板８よりも高い。
図１５は、実施の形態２に係る半導体装置の製造工程を示す平面図である。Ｐ型拡散層１２を形成するための不純物注入と同一工程で、ドット状の注入ウィンドウからＰ型基板８に不純物を注入してドット４０を形成する。このドット４０の不純物を拡散することでＰ型拡散層３９を形成する。ドット状の小さい注入ウィンドウからの不純物の拡散によりＰ型拡散層３９は低濃度となる。
Ｐ型拡散層１２よりも低濃度のＰ型拡散層３９を形成することで、Ｐ型拡散層１２の端部の電界集中が緩和される。これにより、耐圧低下の抑制に対する安定性を向上することができる。
実施の形態３．
図１６は、実施の形態３に係る半導体装置を示す平面図である。実施の形態２ではＰ型拡散層３９はローサイド側のＰ型拡散層１１から離れていたが、本実施の形態ではＰ型拡散層３９はローサイド側のＰ型拡散層１１に接する
図１７は、実施の形態３に係る半導体装置の製造工程を示す平面図である。Ｐ型拡散層１２を形成するための不純物注入と同一工程で、一列に配置されたドット状の注入ウィンドウからＰ型基板８に不純物を注入して複数のドット４０を形成する。このドット４０の不純物を拡散することでＰ型拡散層３９を形成する。ドット状の小さい注入ウィンドウからの不純物の拡散によりＰ型拡散層３９は低濃度となる。
ローサイド回路領域のＰ型拡散層１１の電位をＧＮＤとしてハイサイド回路領域のＮ＋型拡散層１９，２０に高電圧を印加した際に低濃度のＰ型拡散層３９は空乏化されるため、耐圧低下は抑制される。また、Ｐ型基板８よりも高濃度のＰ型拡散層３９がＰ型拡散層１１に接するため、Ｎ型拡散層９とＮ型拡散層１０との間のリーク電流を更に抑制することができる。
実施の形態４．
図１８は、実施の形態４に係る半導体装置を示す平面図である。実施の形態１ではＰ型拡散層３９の幅はＰ型拡散層１２の幅と同一であったが、本実施の形態ではＰ型拡散層３９の幅はＰ型拡散層１２の幅よりも広い。
図１９は、実施の形態４に係る半導体装置の製造工程を示す平面図である。Ｐ型拡散層１２を形成するための不純物注入と同一工程で、複数列に配置されたドット状の注入ウィンドウからＰ型基板８に不純物を注入して複数のドット４０を形成する。このドット４０の不純物を拡散することでＰ型拡散層３９を形成する。ドット状の小さい注入ウィンドウからの不純物の拡散によりＰ型拡散層３９は低濃度となる。
ローサイド回路領域のＰ型拡散層１１の電位をＧＮＤとしてハイサイド回路領域のＮ＋型拡散層１９，２０に高電圧を印加した際に低濃度のＰ型拡散層３９は空乏化されるため、耐圧低下は抑制される。また、Ｐ型基板８よりも高濃度なＰ型拡散層３９が幅広に形成されるため、Ｎ型拡散層９とＮ型拡散層１０との間のリーク電流を更に抑制することができる。
実施の形態５．
図２０は、実施の形態５に係る半導体装置の製造工程を示す平面図である。複数のドット状の注入ウィンドウからＰ型基板８に不純物を注入して複数のドット４０を形成する。このドット４０の不純物を拡散することでＰ型拡散層３９を形成する。
ドット４０の間隔Ｓをハイサイド回路領域からローサイド回路領域に向かって徐々に広くする。隣接するドット４０の間隔Ｓが広いほど、隣接するドット４０から拡散した不純物のオーバーラップが小さくなる。従って、Ｐ型拡散層３９の不純物濃度は、ハイサイド回路領域からローサイド回路領域に向かって徐々に低くなる。
ローサイド回路領域のＰ型拡散層１１の電位をＧＮＤとして、ハイサイド回路領域のＮ＋型拡散層１９，２０に高電圧を印加した際にＰ型基板８とＮ型拡散層９，１０の間に印加される電位差はローサイド側からハイサイド側へ向けて徐々に高くなる。このため、Ｐ型基板８はローサイド側からハイサイド側へ向けて徐々に空乏化しやすくなる。一方、Ｎ＋型拡散層１９とＮ＋型拡散層２０の間に制御回路電源電圧に相当する電位差が印加された場合、Ｎ型拡散層９とＮ型拡散層１０の間の電位差はハイサイド側からローサイド側へ向けて徐々に低くなる。このため、寄生チャネルによるリーク電流はハイサイド側からローサイド側へ向けて徐々に小さくなる。
これに対して、本実施の形態では、ハイサイド側からローサイド側へ向けて徐々にＰ型拡散層３９の不純物濃度を低くする。これにより、ハイサイドとローサイドの間の各位置でＰ型拡散層３９の濃度を耐圧低下の抑制と寄生チャネルによるリーク電流の抑制の双方に対して最適な値とすることができる。
なお、注入ウィンドウのサイズをハイサイド回路領域からローサイド回路領域に向かって徐々に小さくしてもよい。注入ウィンドウを小さくすることで、形成される拡散層の濃度が低くなる。この場合でも、Ｐ型拡散層３９の不純物濃度はハイサイド回路領域からローサイド回路領域に向かって徐々に薄くなるため、上記の効果を得ることができる。
実施の形態６．
図２１は、実施の形態６に係る半導体装置を示す平面図である。Ｐ型拡散層３９の幅は、ハイサイド回路領域からローサイド回路領域に向かって徐々に狭くなる。これにより、実施の形態５と同様の効果を得ることができる。また、ドット状の注入ウィンドウを用いる場合に比べて簡単なレイアウト設計で実現することができる。なお、Ｐ型拡散層３９のローサイド側の端部は、ローサイド回路領域のＰ型拡散層１１の電位をＧＮＤとしてハイサイド回路領域のＮ＋型拡散層１９，２０に高電圧を印加した際に空乏化される程度の幅であり、Ｐ型拡散層１１に接していてもよい。
実施の形態７．
図２２は、実施の形態７に係る半導体装置を示す平面図である。実施の形態１では、Ｎ型拡散層９とＮ型拡散層１０の間で露出したＰ型基板８の幅が一定であった。これに対して、本実施の形態では、当該幅がハイサイド回路領域からローサイド回路領域に向かって徐々に狭くなる。ローサイド側の幅をＷＬ、ハイサイド側の幅をＷＨとするとＷＬ＜ＷＨとなる。空乏化が必要なＰ型基板８の幅をローサイド回路領域に向かって狭くする。これより、ローサイド回路領域のＰ型拡散層１１の電位をＧＮＤとして、ハイサイド回路領域のＮ＋型拡散層１９，２０に高電圧を印加した際に、Ｐ型基板８とＮ型拡散層９，１０との間のＰＮ接合界面からＰ型基板８側へ広がる空乏層がピンチオフしやすくなる。従って、更に耐圧低下を抑制することができる。
なお、Ｐ型基板８は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体チップを組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
８ Ｐ型基板（半導体基板）、９ Ｎ型拡散層（第１の拡散層）、１０ Ｎ型拡散層（第２の拡散層）、１１ Ｐ型拡散層（第３の拡散層）、１２ Ｐ型拡散層（第４の拡散層）、３９ Ｐ型拡散層（第５の拡散層）

Claims (8)

  1. ハイサイド回路領域と、
    ローサイド回路領域と、
    前記ハイサイド回路領域の外周を囲い、前記ハイサイド回路領域と前記ローサイド回路領域を分離するリサーフ分離構造とを備え、
    前記ハイサイド回路領域、前記ローサイド回路領域及び前記リサーフ分離構造は第１導電型の単一の半導体基板に形成され、
    前記リサーフ分離構造は高耐圧分離領域と高耐圧ＭＯＳを有し、
    前記高耐圧分離領域は、前記半導体基板の主面に形成された第２導電型の第１の拡散層を有し、
    前記高耐圧ＭＯＳは、前記半導体基板の主面に形成された第２導電型の第２の拡散層を有し、
    前記ローサイド回路領域は、前記半導体基板の主面に形成された第１導電型の第３の拡散層を有し、
    前記第１の拡散層と前記第２の拡散層の間で露出した前記半導体基板の主面に前記半導体基板より不純物濃度が高い第１導電型の第４の拡散層が形成され、
    前記第４の拡散層は、前記ハイサイド回路領域から前記ローサイド回路領域に向かって延び、前記第３の拡散層には接しないことを特徴とする半導体装置。
  2. 第１導電型の第５の拡散層が前記第４の拡散層の端部と前記第３の拡散層との間において前記第４の拡散層の端部に接するように前記半導体基板の主面に形成され、
    前記第５の拡散層の不純物濃度は、前記第４の拡散層よりも低く、前記半導体基板よりも高いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第５の拡散層は前記第３の拡散層に接することを特徴とする請求項２に記載の半導体装置。
  4. 前記第５の拡散層の幅は前記第４の拡散層の幅よりも広いことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記第５の拡散層の不純物濃度は、前記ハイサイド回路領域から前記ローサイド回路領域に向かって徐々に低くなることを特徴とする請求項２～４の何れか１項に記載の半導体装置。
  6. 第１導電型の第５の拡散層が前記第４の拡散層の端部と前記第３の拡散層との間で前記半導体基板の主面に形成され、
    前記第５の拡散層の幅は、前記ハイサイド回路領域から前記ローサイド回路領域に向かって徐々に狭くなることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１の拡散層と前記第２の拡散層の間で露出した前記半導体基板の幅は、前記ハイサイド回路領域から前記ローサイド回路領域に向かって徐々に狭くなることを特徴とする請求項１～６の何れか１項に記載の半導体装置。
  8. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～７の何れか１項に記載の半導体装置。
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