Nothing Special   »   [go: up one dir, main page]

JP7271337B2 - 電子部品装置及び電子部品装置の製造方法 - Google Patents

電子部品装置及び電子部品装置の製造方法 Download PDF

Info

Publication number
JP7271337B2
JP7271337B2 JP2019119539A JP2019119539A JP7271337B2 JP 7271337 B2 JP7271337 B2 JP 7271337B2 JP 2019119539 A JP2019119539 A JP 2019119539A JP 2019119539 A JP2019119539 A JP 2019119539A JP 7271337 B2 JP7271337 B2 JP 7271337B2
Authority
JP
Japan
Prior art keywords
electronic component
lead frame
oxide film
metal layer
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019119539A
Other languages
English (en)
Other versions
JP2021005670A (ja
Inventor
行範 羽鳥
康 荒木
明宣 井上
元 中西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2019119539A priority Critical patent/JP7271337B2/ja
Priority to US16/912,969 priority patent/US11444006B2/en
Publication of JP2021005670A publication Critical patent/JP2021005670A/ja
Priority to US17/874,898 priority patent/US11955410B2/en
Application granted granted Critical
Publication of JP7271337B2 publication Critical patent/JP7271337B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81464—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、電子部品装置及び電子部品装置の製造方法に関するものである。
従来、基板上に複数の電子部品を搭載した電子部品装置が知られている。この種の電子部品装置としては、基板としてリードフレームが用いられ、そのリードフレームの上に複数の電子部品を搭載したものが提案されている（例えば、特許文献１，２参照）。
国際公開第２０１６／０７６１６２号 米国特許出願公開第２０１１／０２８５００９号明細書
ところで、従来の電子部品装置において、はんだバンプを有する電子部品がリードフレームに対してフリップチップ実装される場合には、リフロー時にはんだの濡れ広がりを制御できないため、隣接するはんだバンプ同士が接触するという問題が生じるおそれがある。
本発明の一観点によれば、第１リードフレームと、前記第１リードフレーム上に設けられた第２リードフレームと、前記第１リードフレームと前記第２リードフレームとの間に設けられた第１電子部品と、前記第１リードフレームと前記第２リードフレームとの間に設けられた接続部材と、前記第１リードフレームと前記第２リードフレームとの間に充填され、前記第１電子部品と前記接続部材とを被覆する絶縁樹脂と、を有し、前記第１リードフレームの表面には、第１酸化膜と、前記第１酸化膜から露出する第１接続部とが設けられており、前記第２リードフレームの表面には、第２酸化膜と、前記第２酸化膜から露出する第２接続部とが設けられており、前記第１接続部の表面粗度は、前記第１酸化膜の表面粗度よりも小さく、前記第２接続部の表面粗度は、前記第２酸化膜の表面粗度よりも小さく、前記接続部材は、はんだを有し、前記接続部材の厚さが、前記第１電子部品の厚さよりも厚く形成されており、前記接続部材により、前記第１接続部と前記第２接続部とが電気的に接続されている。
本発明の一観点によれば、はんだの濡れ広がりを抑制できるという効果を奏する。
（ａ）は、一実施形態の電子部品装置を示す概略断面図（図２～図４における１－１断面図）、（ｂ）は、図１（ａ）に示した電子部品装置の一部を拡大した拡大断面図である。 一実施形態の電子部品装置を示す概略平面図である。 一実施形態の電子部品装置を示す概略平面図である。 一実施形態の電子部品装置を示す概略平面図である。 一実施形態の電子部品装置の適用例を示す概略断面図である。 （ａ）は、一実施形態の電子部品装置の製造方法を示す概略平面図、（ｂ）は、一実施形態の電子部品装置の製造方法を示す概略断面図（図６（ａ）における６ｂ－６ｂ断面図）である。 （ａ）～（ｃ）は、一実施形態の電子部品装置の製造方法を示す概略断面図である。 （ａ）は、一実施形態の電子部品装置の製造方法を示す概略平面図、（ｂ），（ｃ）は、一実施形態の電子部品装置の製造方法を示す概略断面図（図８（ａ）における８ｂ－８ｂ断面図）である。 （ａ）は、一実施形態の電子部品装置の製造方法を示す概略平面図、（ｂ）は、一実施形態の電子部品装置の製造方法を示す概略断面図（図９（ａ）における９ｂ－９ｂ断面図）である。 （ａ）は、一実施形態の電子部品装置の製造方法を示す概略平面図、（ｂ）は、一実施形態の電子部品装置の製造方法を示す概略断面図（図１０（ａ）における１０ｂ－１０ｂ断面図）である。 （ａ）は、一実施形態の電子部品装置の製造方法を示す概略平面図、（ｂ），（ｃ）は、一実施形態の電子部品装置の製造方法を示す概略断面図（図１１（ａ）における１１ｂ－１１ｂ断面図）である。 （ａ），（ｂ）は、一実施形態の電子部品装置の製造方法を示す概略断面図である。 （ａ），（ｂ）は、一実施形態の電子部品装置の製造方法を示す概略断面図である。 （ａ），（ｂ）は、一実施形態の電子部品装置の製造方法を示す概略断面図である。 （ａ），（ｂ）は、一実施形態の電子部品装置の製造方法を示す概略断面図である。 一実施形態の電子部品装置の製造方法を示す概略断面図である。 （ａ），（ｂ）は、変更例の電子部品装置の製造方法を示す概略断面図である。 変更例の電子部品装置を示す概略断面図である。 変更例の電子部品装置を示す概略断面図である。 （ａ），（ｂ）は、変更例の電子部品装置の製造方法を示す概略断面図である。 （ａ），（ｂ）は、変更例の電子部品装置の製造方法を示す概略断面図である。 変更例の電子部品装置の製造方法を示す概略断面図である。 変更例の電子部品装置の適用例を示す概略断面図である。 変更例の電子部品装置を示す概略断面図である。 変更例の電子部品装置を示す概略断面図である。 変更例の電子部品装置を示す概略断面図である。 変更例の電子部品装置を示す概略断面図である。 変更例の電子部品装置を示す概略断面図である。 変更例の電子部品装置を示す概略断面図である。 変更例の電子部品装置を示す概略断面図である。
以下、一実施形態について添付図面を参照して説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが各図面で同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
まず、図１～図５に従って、電子部品装置１０の構造について説明する。
図１（ａ）に示すように、電子部品装置１０は、基板２０と、基板２０に実装された１つ又は複数の電子部品９０と、複数の電子部品９０を封止するように基板２０の上面に形成された封止樹脂１００とを有している。
基板２０は、リードフレーム３０と、リードフレーム３０の上面に接合されたリードフレーム４０と、リードフレーム３０の上面に実装された１つ又は複数（ここでは、１つ）の電子部品５０と、リードフレーム３０，４０間に形成され、電子部品５０を被覆する絶縁樹脂６０とを有している。すなわち、基板２０は、電子部品５０を内蔵した基板である。
図２に示すように、基板２０の平面形状は、例えば、矩形状に形成されている。例えば、基板２０は、直方体状に形成されている。基板２０の大きさは、例えば、平面視で、３ｍｍ×３ｍｍ～１４ｍｍ×１４ｍｍ程度とすることができる。基板２０の厚さは、例えば、０．３ｍｍ～１．５ｍｍ程度とすることができる。ここで、本明細書において、「平面視」とは、対象物を基板２０の上面の法線方向から視ることを言い、「平面形状」とは、対象物を基板２０の上面の法線方向から視た形状のことを言う。
図１（ａ）に示したリードフレーム３０，４０の材料としては、例えば、銅（Ｃｕ）やＣｕ合金を用いることができる。リードフレーム３０，４０の材料としては、例えば、４２アロイ等の鉄－ニッケル（Ｆｅ－Ｎｉ）合金を用いることができる。なお、リードフレーム３０，４０の材料は、互いに同じ材料であってもよいし、互いに異なる材料であってもよい。リードフレーム３０，４０の厚さは、例えば、０．１ｍｍ～０．３ｍｍ程度とすることができる。リードフレーム３０，４０の厚さは、互いに同じ厚さに設定してもよいし、互いに異なる厚さに設定してもよい。
（リードフレーム３０の構造）
次に、図１及び図３に従って、リードフレーム３０の構造について説明する。
図３に示すように、リードフレーム３０は、複数の配線３１を有している。複数の配線３１は、例えば、同一平面上に形成されている。リードフレーム３０には、そのリードフレーム３０を厚さ方向に貫通して、複数の配線３１を画定する開口部３０Ｘが形成されている。なお、図３は、リードフレーム３０及び絶縁樹脂６０を上方から視た平面図であり、リードフレーム３０上に形成された絶縁樹脂６０が透視的に描かれている。
複数の配線３１は、互いに離間して形成されている。複数の配線３１は、例えば、電子部品装置１０（基板２０）の外周領域に形成されている。複数の配線３１は、例えば、電子部品装置１０の外周縁に沿って所定の間隔を空けて設けられている。本例では、基板２０の外形をなす各辺に沿って８つの配線３１が所定の間隔を空けて設けられている。
各配線３１は、例えば、内側接続端子３２と、内側接続端子３２よりも電子部品装置１０の外周縁側に位置する外側接続端子３３とを有している。各配線３１では、内側接続端子３２と外側接続端子３３とが連続して一体に形成されている。内側接続端子３２は、例えば、直方体状に形成されている。外側接続端子３３は、例えば、直方体状に形成されている。内側接続端子３２の幅寸法は、例えば、外側接続端子３３の幅寸法と同じ寸法に設定されている。なお、本明細書のリードフレーム３０，４０における各部の幅寸法は、電子部品装置１０（基板２０）の外側面を一周する方向である電子部品装置１０の外周方向に沿って延びる寸法である。
図１（ａ）に示すように、内側接続端子３２の厚さは、例えば、外側接続端子３３の厚さよりも薄く形成されている。内側接続端子３２の厚さは、例えば、外側接続端子３３の厚さの０．３倍～０．７倍程度の厚さに設定することができる。内側接続端子３２は、外側接続端子３３の下面側から上方側（リードフレーム４０側）に凹むように形成されている。これにより、各配線３１の側面は、階段状に形成されている。本実施形態では、内側接続端子３２の上面が外側接続端子３３の上面と略面一に形成される一方で、内側接続端子３２の下面が外側接続端子３３の下面よりも上方側の位置に形成されている。内側接続端子３２の下面は、例えば、絶縁樹脂６０によって被覆されている。
外側接続端子３３の電子部品装置１０外周縁側の外側面３３Ａは、絶縁樹脂６０の外側面６０Ａから露出されている。外側接続端子３３の外側面３３Ａは、例えば、絶縁樹脂６０の外側面６０Ａと面一に形成されている。
各配線３１は、例えば、電子部品５０搭載用の配線である。例えば、配線３１では、その内側接続端子３２の上面が電子部品５０の搭載面となる。各内側接続端子３２は、例えば、電子部品５０の端子部５１とはんだ層５２を介して電気的に接続される接続部３４を有している。接続部３４は、内側接続端子３２の上面の一部によって構成されている。接続部３４の上面には、金属層７１が形成されている。各金属層７１は、例えば、内側接続端子３２の上面に部分的に形成されている。換言すると、内側接続端子３２の上面のうち金属層７１によって被覆された部分が接続部３４になる。各金属層７１は、例えば、電子部品５０の端子部５１に対応して形成されている。すなわち、各金属層７１は、電子部品５０がリードフレーム３０に実装された際に、電子部品５０の端子部５１と対向する位置に形成されている。図３に示すように、複数の金属層７１は、例えば、電子部品５０の外周縁に沿って形成されている。各金属層７１は、例えば、平面視円形状に形成されている。各金属層７１は、電子部品５０と電気的に接続するための電子部品搭載用パッドとして機能する。
金属層７１としては、銀（Ａｇ）層、金（Ａｕ）層、Ｎｉ層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／Ａｇ層（Ｎｉ層とＡｇ層をこの順番で積層した金属層）などを用いることができる。ここで、Ａｇ層はＡｇ又はＡｇ合金からなる金属層、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。これらＡｇ層、Ａｕ層、Ｎｉ層、Ｐｄ層としては、例えば、電解めっき法により形成された金属層（電解めっき金属層）を用いることができる。金属層７１としては、その最表面がＡｇ層、Ａｕ層やＰｄ層などの貴金属めっき層で構成されていることが好ましい。
図１（ａ）に示すように、各配線３１の外側接続端子３３は、例えば、はんだボール８０を介してリードフレーム４０と接続される接続部３５を有している。接続部３５は、外側接続端子３３の上面の一部によって構成されている。接続部３５の上面には、金属層７２が形成されている。各金属層７２は、例えば、外側接続端子３３の上面に部分的に形成されている。換言すると、外側接続端子３３の上面のうち金属層７２によって被覆された部分が接続部３５になる。図３に示すように、複数の金属層７２は、例えば、電子部品装置１０の外周縁に沿って形成されている。各金属層７２は、例えば、平面視円形状に形成されている。各金属層７２としては、Ａｇ層、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、Ｎｉ層／Ａｇ層などを用いることができる。各金属層７２は、図１（ａ）に示したリードフレーム４０と電気的に接続するための基板接続用パッドとして機能する。
図１（ａ）に示すように、外側接続端子３３の下面３３Ｂは、絶縁樹脂６０の下面６０Ｂから露出されている。外側接続端子３３の下面３３Ｂは、例えば、絶縁樹脂６０の下面６０Ｂよりも上方側（リードフレーム４０側）に凹んだ位置に形成されている。外側接続端子３３の下面３３Ｂは、例えば、マザーボード等の実装用基板と接続される外部電極として機能する。
外側接続端子３３の下面３３Ｂには、金属層７３が形成されている。金属層７３は、例えば、外側接続端子３３の下面３３Ｂ全面を被覆するように形成されている。金属層７３の下面は、例えば、絶縁樹脂６０の下面６０Ｂよりも下方に突出するように形成されている。金属層７３は、例えば、外装めっき層として機能する。金属層７３の例としては、錫（Ｓｎ）層やはんだ層を挙げることができる。はんだ層の材料としては、例えば、鉛（Ｐｂ）を含む合金、錫（Ｓｎ）と金（Ａｕ）の合金、ＳｎとＣｕの合金、Ｓｎと銀（Ａｇ）の合金、ＳｎとＡｇとＣｕの合金等を用いることができる。Ｓｎ層やはんだ層は、例えば、電解めっき法により形成することができる。また、金属層７３の他の例としては、Ａｇ層、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、Ｎｉ層／Ａｇ層を挙げることができる。なお、金属層７３の代わりに、例えば、外側接続端子３３の下面３３Ｂに、ＯＳＰ処理などの酸化防止処理を施して形成されるＯＳＰ膜を形成するようにしてもよい。ＯＳＰ膜としては、アゾール化合物やイミダゾール化合物等の有機被膜を用いることができる。
各配線３１は、接続部３４（金属層７１）の周囲を囲むように形成された酸化膜３６を有している。酸化膜３６は、接続部３５（金属層７２）の周囲を囲むように形成されている。酸化膜３６は、例えば、接続部３４，３５の上面と外側接続端子３３の外側面３３Ａ及び下面３３Ｂを除いた配線３１の表面全面に形成されている。詳述すると、酸化膜３６は、接続部３４，３５の上面を除いた配線３１の上面全面に形成されている。酸化膜３６は、外側接続端子３３の外側面３３Ａを除いた配線３１の側面全面に形成されている。酸化膜３６は、外側接続端子３３の下面３３Ｂを除いた配線３１の下面全面（つまり、内側接続端子３２の下面全面）に形成されている。
酸化膜３６は、例えば、水酸化物を含む酸化銅の皮膜である。酸化膜３６は、例えば、微細な針状結晶から構成されている。針状結晶は、例えば、約０．５μｍ以下の粒径を有している。酸化膜３６は、自然酸化膜ではなく、リードフレーム３０に対して酸化処理を施して意図的に形成した酸化膜である。例えば、酸化膜３６は、リードフレーム３０に対して陽極酸化処理を施して形成された酸化膜である。このような酸化膜３６は、リードフレーム３０の基材（例えば、Ｃｕ材）自体が酸化されることにより形成される。
図１（ｂ）に示すように、酸化膜３６の上面は、例えば、接続部３４の上面と同一平面上に形成されている、又は接続部３４の上面よりも下方側に凹んだ位置に形成されている。このため、接続部３４の上面に形成された金属層７１は、酸化膜３６の上面よりも上方に突出して形成されている。また、酸化膜３６の表面は、例えば、粗化面である。酸化膜３６の表面は、例えば、接続部３４の上面よりも表面粗度の大きい粗化面に形成されている。同様に、図１（ａ）に示した接続部３５の上面に形成された金属層７２は、酸化膜３６の上面よりも上方に突出して形成されている。酸化膜３６の表面は、例えば、接続部３５の上面よりも表面粗度の大きい粗化面に形成されている。酸化膜３６の厚さは、例えば、０．１μｍ～０．２μｍ程度とすることができる。
ここで、はんだ層５２等を利用したはんだ接続時には、フラックスが使用される。このフラックスは、はんだの濡れ性を確保するために、金属層の表面の自然酸化膜を還元して除去する機能を有する。このため、例えば金属層７１，７２の周囲にフラックスが流出する際に、そのフラックスが金属層７１，７２の周囲に形成された酸化膜３６を還元することになる。これにより、酸化膜３６においてフラックスの活性力を低下させることができる。この結果、酸化膜３６では、はんだの濡れ性が得られず、はんだの濡れ広がりが抑制される。すなわち、酸化膜３６は、はんだの濡れ広がりを抑制する機能を有している。但し、酸化膜３６の厚さが薄すぎる場合、例えば酸化膜３６の厚さが０．１μｍ未満である場合には、フラックスの活性力をほとんど低下させることができないため、はんだの濡れ広がりを好適に抑制できない。また、酸化膜３６の厚さが厚すぎる場合、例えば酸化膜３６の厚さが０．２μｍよりも厚くなる場合には、酸化膜３６の内部で剥離が生じやすくなるおそれがある。酸化膜３６の内部で剥離が生じると、リードフレーム３０と絶縁樹脂６０との密着性が低下するという問題が生じる。そこで、本実施形態では、酸化膜３６の厚さを、０．１μｍ～０．２μｍの範囲の厚さに設定している。
なお、接続部３４，３５の上面には、酸化膜３６が形成されていない。換言すると、接続部３４，３５の上面は、酸化膜３６から露出されている。外側接続端子３３の下面３３Ｂには、酸化膜３６が形成されていない。外側接続端子３３の外側面３３Ａには、酸化膜３６が形成されていない。但し、外側接続端子３３の外側面３３Ａには、酸化膜３６とは別の酸化膜（例えば、自然酸化膜）が形成されている場合がある。この自然酸化膜は、例えば、水酸化物を含まない酸化膜である。
（電子部品５０の構造）
次に、電子部品５０の構造について説明する。
電子部品５０は、リードフレーム３０の上面に実装されている。電子部品５０は、例えば、配線３１の内側接続端子３２の上面に実装されている。電子部品５０としては、例えば、半導体チップ、トランジスタやダイオードなどの能動部品や、チップコンデンサ、チップインダクタやチップ抵抗などの受動部品を用いることができる。電子部品５０としては、例えば、シリコン製の部品やセラミック製の部品を用いることができる。本実施形態の電子部品５０は半導体チップである。半導体チップとしては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体チップとしては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることができる。
本例の電子部品５０（半導体チップ）は、回路形成面（ここでは、下面）に配設された複数の端子部５１と、それら端子部５１の下面に形成されたはんだ層５２とを有している。電子部品５０では、例えば、回路形成面とその回路形成面の反対側の背面（ここでは、上面）のうち回路形成面のみに端子部５１が形成されている。すなわち、電子部品５０の背面には、リードフレーム３０，４０と接続される端子部が形成されていない。
各端子部５１としては、例えば、アルミニウム（Ａｌ）、Ａｌ合金、ＣｕやＣｕ合金などからなるパッドを用いることができる。各端子部５１は、例えば、電子部品５０の回路形成面に設けられた接続端子である。各端子部５１は、リードフレーム３０の上面に形成された金属層７１の各々に対向するように設けられている。
はんだ層５２としては、例えば、はんだバンプを用いることができる。はんだ層５２の材料としては、例えば、Ｐｂを含む合金、ＳｎとＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
本例の電子部品５０は、配線３１の内側接続端子３２にフリップチップ実装されている。例えば、電子部品５０の回路形成面（ここでは、下面）に配設された端子部５１が、はんだ層５２を介して、内側接続端子３２の接続部３４の上面に形成された金属層７１に接合されている。これにより、電子部品５０は、端子部５１とはんだ層５２と金属層７１とを介して、内側接続端子３２（配線３１）と電気的に接続されている。
（リードフレーム４０の構造）
次に、図１及び図４に従って、リードフレーム４０の構造について説明する。
図４に示すように、リードフレーム４０は、複数の配線４１を有している。複数の配線４１は、例えば、同一平面上に形成されている。リードフレーム４０には、そのリードフレーム４０を厚さ方向に貫通して、複数の配線４１を画定する開口部４０Ｘが形成されている。なお、図４は、リードフレーム４０及び絶縁樹脂６０を上方から視た平面図であり、リードフレーム４０上に形成された絶縁樹脂６０が透視的に描かれている。
複数の配線４１は、互いに離間して形成されている。複数の配線４１は、例えば、電子部品装置１０（基板２０）の外周領域に形成されている。複数の配線４１は、例えば、電子部品装置１０の外周縁に沿って所定の間隔を空けて設けられている。本例では、基板２０の外形をなす各辺に沿って８つの配線４１が所定の間隔を空けて設けられている。図１（ａ）に示すように、各配線４１は、例えば、配線３１と平面視で部分的に重なるように形成されている。
図４に示すように、一部の配線４１は、例えば、内側接続端子４２と、内側接続端子４２よりも電子部品装置１０の外周縁側に位置する外側接続端子４３とを有している。配線４１では、内側接続端子４２と外側接続端子４３とが連続して一体に形成されている。内側接続端子４２は、例えば、直方体状に形成されている。外側接続端子４３は、例えば、直方体状に形成されている。内側接続端子４２の幅寸法は、例えば、外側接続端子４３の幅寸法と同じ寸法に設定されている。なお、一部の配線４１は、外側接続端子４３のみを有している。すなわち、一部の配線４１は、内側接続端子４２を有していない。
図１（ａ）に示すように、外側接続端子４３の厚さは、例えば、内側接続端子４２の厚さよりも薄く形成されている。外側接続端子４３の厚さは、例えば、内側接続端子４２の厚さの０．３倍～０．７倍程度の厚さに設定することができる。外側接続端子４３は、内側接続端子４２の上面側から下方側（リードフレーム３０側）に凹むように形成されている。これにより、各配線４１の側面は、階段状に形成されている。本実施形態では、外側接続端子４３の下面が内側接続端子４２の下面と略面一に形成される一方で、外側接続端子４３の上面が内側接続端子４２の上面よりも下方側の位置に形成されている。外側接続端子４３の上面は、例えば、絶縁樹脂６０によって被覆されている。
外側接続端子４３の電子部品装置１０外周縁側の外側面４３Ａは、絶縁樹脂６０の外側面６０Ａから露出されている。外側接続端子４３の外側面４３Ａは、例えば、絶縁樹脂６０の外側面６０Ａ及び外側接続端子３３の外側面３３Ａと面一になるように形成されている。
内側接続端子４２を有する各配線４１は、例えば、電子部品９０搭載用の配線である。例えば、配線４１の内側接続端子４２の上面が電子部品９０の搭載面となる。各内側接続端子４２は、例えば、電子部品９０の端子部９１とはんだ層９２を介して電気的に接続される接続部４４を有している。接続部４４は、内側接続端子４２の上面の一部によって構成されている。接続部４４の上面には、金属層７４が形成されている。各金属層７４は、例えば、内側接続端子４２の上面に部分的に形成されている。換言すると、内側接続端子４２の上面のうち金属層７４によって被覆された部分が接続部４４になる。各金属層７４は、例えば、電子部品９０の端子部９１に対応して形成されている。各金属層７４は、例えば、平面視円形状や平面視矩形状に形成されている。各金属層７４としては、Ａｇ層、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、Ｎｉ層／Ａｇ層などを用いることができる。各金属層７４は、電子部品９０と電気的に接続するための電子部品搭載用パッドとして機能する。
金属層７４の上面は、絶縁樹脂６０の上面から露出されている。金属層７４の上面は、例えば、絶縁樹脂６０の上面と面一になるように形成されている。内側接続端子４２の上面及び側面は、絶縁樹脂６０によって被覆されている。
各配線４１の外側接続端子４３は、例えば、はんだボール８０を介してリードフレーム３０と接続される接続部４５を有している。接続部４５は、外側接続端子４３の下面の一部によって構成されている。接続部４５の下面には、金属層７５が形成されている。各金属層７５は、例えば、外側接続端子４３の下面に部分的に形成されている。換言すると、外側接続端子４３の下面のうち金属層７５によって被覆された部分が接続部４５になる。各金属層７５は、例えば、リードフレーム３０の接続部３５の上面に形成された金属層７２に対応して形成されている。各金属層７５は、金属層７２の各々に対向するように設けられている。図４に示すように、複数の金属層７５は、例えば、電子部品装置１０（基板２０）の外周縁に沿って形成されている。各金属層７５は、例えば、平面視円形状に形成されている。各金属層７５としては、Ａｇ層、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、Ｎｉ層／Ａｇ層などを用いることができる。各金属層７５は、図１（ａ）に示したリードフレーム３０と電気的に接続するための基板接続用パッドとして機能する。
図１（ａ）に示すように、各配線４１は、接続部４４（金属層７４）の周囲を囲むように形成された酸化膜４６を有している。酸化膜４６は、接続部４５（金属層７５）の周囲を囲むように形成されている。酸化膜４６は、例えば、接続部４４の上面と接続部４５の下面と外側接続端子４３の外側面４３Ａを除いた配線４１の表面全面に形成されている。詳述すると、酸化膜４６は、接続部４４を除いた配線４１の上面全面に形成されている。酸化膜４６は、外側接続端子４３の外側面４３Ａを除いた配線４１の側面全面に形成されている。酸化膜４６は、接続部４５の下面を除いた配線４１の下面全面に形成されている。
酸化膜４６は、例えば、酸化膜３６と同様の酸化膜である。すなわち、酸化膜４６は、例えば、水酸化物を含む酸化銅の皮膜である。酸化膜４６は、例えば、約０．５μｍ以下の粒径を有する微細な針状結晶から構成されている。酸化膜４６は、自然酸化膜ではなく、リードフレーム４０に対して酸化処理を施して意図的に形成した酸化膜である。例えば、酸化膜４６は、リードフレーム４０に対して陽極酸化処理を施して形成された酸化膜である。
酸化膜４６の表面は、例えば、粗化面である。酸化膜４６の表面は、例えば、接続部４４，４５の表面よりも表面粗度の大きい粗化面に形成されている。酸化膜４６の厚さは、例えば、０．１μｍ～０．２μｍ程度とすることができる。酸化膜４６は、酸化膜３６と同様に、はんだの濡れ広がりを抑制する機能を有している。
なお、接続部３４の上面及び接続部３５の下面には、酸化膜４６が形成されていない。換言すると、接続部３４の上面及び接続部３５の下面は、酸化膜４６から露出されている。外側接続端子４３の外側面４３Ａには、酸化膜４６が形成されていない。但し、外側接続端子４３の外側面４３Ａには、酸化膜４６とは別の酸化膜（例えば、自然酸化膜）が形成されている場合がある。この自然酸化膜は、例えば、水酸化物を含まない酸化膜である。
（リードフレーム３０，４０の接合形態）
リードフレーム４０は、各配線４１の下面がリードフレーム３０の各配線３１の上面と対向するように、リードフレーム３０の上方に配置されている。リードフレーム４０は、はんだボール８０を介して、リードフレーム３０に接合されている。
リードフレーム４０の下面に形成された各金属層７５上には、はんだボール８０が接合されている。各はんだボール８０は、リードフレーム３０の上面に形成された各金属層７２にも接合されている。すなわち、はんだボール８０は、リードフレーム３０とリードフレーム４０との間に介在して設けられ、その一端が金属層７２に接合され、他端が金属層７５に接合されている。はんだボール８０は、金属層７２（リードフレーム３０）と金属層７５（リードフレーム４０）とを電気的に接続する接続端子として機能するとともに、リードフレーム３０とリードフレーム４０との間の距離（離間距離）を規定値に保持するスペーサとして機能する。
はんだボール８０は、例えば、球形状の銅コアボール８１と、その銅コアボール８１の周囲を覆うはんだ８２とを有している。はんだボール８０では、はんだ８２が接合材として機能する。このため、はんだボール８０は、はんだ８２によって金属層７２と接合されるとともに、はんだ８２によって金属層７５と接合されている。これにより、各配線３１の外側接続端子３３と各配線４１の外側接続端子４３とがはんだボール８０を介して電気的に接続される。また、はんだボール８０では、銅コアボール８１がスペーサとして機能する。このため、銅コアボール８１の厚さ（直径）により、リードフレーム３０とリードフレーム４０との間の空間の厚さが設定され、はんだボール８０のピッチが設定される。このような銅コアボール８１の厚さは、例えば、電子部品５０の厚さよりも厚く設定されている。例えば、銅コアボール８１の厚さは、端子部５１の厚さとはんだ層５２の厚さとを含む電子部品５０の厚さよりも高く設定されている。例えば、銅コアボール８１の厚さ（直径）は、１００μｍ～８００μｍ程度とすることができる。はんだ８２の材料としては、例えば、Ｐｂを含む合金、ＳｎとＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
（絶縁樹脂６０の構造）
次に、絶縁樹脂６０の構造について説明する。
絶縁樹脂６０は、リードフレーム３０とリードフレーム４０との間の空間、及びリードフレーム３０，４０と電子部品５０との間の空間を充填するように形成されている。絶縁樹脂６０は、例えば、リードフレーム３０，４０にそれぞれ形成された開口部３０Ｘ，４０Ｘを充填するように形成されている。詳述すると、絶縁樹脂６０は、各配線３１間及び各配線４１間を充填するように形成されている。絶縁樹脂６０は、例えば、電子部品５０と端子部５１とはんだ層５２とを全体的に被覆するように形成されている。絶縁樹脂６０は、例えば、はんだボール８０を全体的に被覆するように形成されている。絶縁樹脂６０は、例えば、リードフレーム３０の内側接続端子３２を全体的に被覆するように形成されている。絶縁樹脂６０は、外側接続端子３３の上面を被覆するように形成されている。絶縁樹脂６０は、例えば、外側接続端子３３の外側面３３Ａ及び下面３３Ｂを露出するように形成されている。絶縁樹脂６０は、例えば、リードフレーム４０の内側接続端子４２を全体的に被覆するように形成されている。絶縁樹脂６０は、外側接続端子４３の外側面４３Ａを除いて外側接続端子４３を全体的に被覆するように形成されている。絶縁樹脂６０は、外側接続端子４３の外側面４３Ａと金属層７４の上面とを露出するように形成されている。
絶縁樹脂６０の材料としては、例えば、ポリイミド系樹脂やエポキシ系樹脂などの絶縁性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁樹脂６０の下面から上面までの厚さは、例えば、０．３ｍｍ～１．５ｍｍ程度とすることができる。
（電子部品９０の構造）
次に、電子部品９０の構造について説明する。
図２に示すように、基板２０のリードフレーム４０の上面には、１つ又は複数（ここでは、１１個）の電子部品９０が実装されている。電子部品９０は、例えば、配線４１の上面に実装されている。電子部品９０は、電子部品装置１０（基板２０）の平面視中央部に設けられた電子部品９０Ａと、電子部品９０Ａよりも電子部品装置１０の外周側に設けられた電子部品９０Ｂとを有している。電子部品９０Ａ，９０Ｂとしては、例えば、チップコンデンサ、チップインダクタやチップ抵抗などの受動部品や、半導体チップ、トランジスタやダイオードなどの能動部品を用いることができる。電子部品９０Ａ，９０Ｂとしては、例えば、シリコン製の部品やセラミック製の部品を用いることができる。本実施形態では、電子部品９０Ａが半導体チップであり、電子部品９０Ｂがチップコンデンサである。
電子部品９０Ａは、例えば、複数（ここでは、８つ）の配線４１の上面に実装されている。本例の電子部品９０Ａは、電子部品装置１０の外周方向に沿って所定の間隔を空けて設けられた４つの配線４１の上面と、それら４つの配線４１と対向する４つの配線４１の上面とに実装されている。電子部品９０Ａは、８つの配線４１の間に形成された開口部４０Ｘを跨がるように、８つの配線４１の上面に実装されている。
図１（ａ）に示すように、本例の電子部品９０Ａ（半導体チップ）は、回路形成面（ここでは、下面）に配設された複数の端子部９１と、それら端子部９１の下面に形成されたはんだ層９２とを有している。
各端子部９１としては、例えば、Ａｌ、Ａｌ合金、ＣｕやＣｕ合金などからなるパッドを用いることができる。各端子部９１は、例えば、電子部品９０の回路形成面に設けられた接続端子である。各端子部９１は、リードフレーム４０の上面に形成された金属層７４の各々に対向するように設けられている。
はんだ層９２としては、例えば、はんだバンプを用いることができる。はんだ層９２の材料としては、例えば、Ｐｂを含む合金、ＳｎとＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
本例の電子部品９０Ａは、配線４１の内側接続端子４２にフリップチップ実装されている。例えば、電子部品９０Ａの回路形成面（ここでは、下面）に配設された端子部９１が、はんだ層９２を介して、内側接続端子４２の接続部４４の上面に形成された金属層７４に接合されている。これにより、電子部品９０Ａは、端子部９１とはんだ層９２と金属層７４とを介して、内側接続端子４２（配線４１）と電気的に接続されている。ここで、電子部品９０Ａは、例えば、電子部品５０の一部と平面視で重なるように形成されている。
図２に示すように、各電子部品９０Ｂは、例えば、電子部品装置１０の外周方向に沿って所定の間隔を空けて設けられた２つの配線４１の間に形成された開口部４０Ｘを跨がるように、その開口部４０Ｘの両側に形成された２つの配線４１の上面に実装されている。各電子部品９０Ｂは、配線４１の上面に形成された金属層７４（図４参照）上に実装されている。例えば、各電子部品９０Ｂは、図示は省略するが、金属層７４上にはんだ実装されている。各電子部品９０Ｂは、例えば、その一部が電子部品５０と平面視で重なるように形成されている。
（封止樹脂１００の構造）
次に、封止樹脂１００の構造について説明する。
図１（ａ）に示すように、封止樹脂１００は、電子部品９０を封止するように基板２０の絶縁樹脂６０の上面に形成されている。封止樹脂１００は、例えば、電子部品９０を全体的に被覆するように形成されている。封止樹脂１００は、例えば、端子部９１及びはんだ層９２を含む電子部品９０を全体的に被覆するように形成されている。封止樹脂１００は、例えば、電子部品９０の回路形成面、背面及び側面を被覆するように形成されている。
封止樹脂１００の材料としては、例えば、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。封止樹脂１００の材料としては、ポリイミド系樹脂やエポキシ系樹脂などの絶縁性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。封止樹脂１００としては、例えば、モールド樹脂を用いることができる。
本実施形態において、リードフレーム３０は第１リードフレームの一例、リードフレーム４０は第２リードフレームの一例、電子部品５０は第１電子部品の一例、酸化膜３６は第１酸化膜の一例、酸化膜４６は第２酸化膜の一例、絶縁樹脂６０は絶縁樹脂の一例である。接続部３５は第１接続部の一例、接続部４５は第２接続部の一例、接続部３４は第３接続部の一例、接続部４４は第５接続部の一例である。はんだボール８０は接続部材の一例、銅コアボール８１はスペーサの一例、はんだ８２ははんだの一例、電子部品９０は第２電子部品の一例である。外側接続端子３３の下面３３Ｂは外部電極の一例である。
（適用例）
次に、図５に従って、電子部品装置１０の実装形態の一例について説明する。
電子部品装置１０は、例えば、マザーボード等の実装用の基板２００に実装される。ここで、基板２００の上面には、複数の配線層２０１が形成されている。電子部品装置１０は、外側接続端子３３がはんだ層２０２によって配線層２０１に接合されている。例えば、外側接続端子３３の下面３３Ｂに形成された金属層７３は、はんだ層２０２により配線層２０１に接合されている。
配線層２０１の材料としては、例えば、銅や銅合金を用いることができる。はんだ層２０２の材料としては、例えば、鉛フリーはんだを用いることができる。鉛フリーはんだとしては、例えば、Ｓｎ－Ａｇ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｚｎ－Ｂｉ系のはんだを用いることができる。
（電子部品装置１０の製造方法）
次に、電子部品装置１０の製造方法について説明する。なお、説明の便宜上、最終的に電子部品装置１０の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
まず、図６（ａ）に示す工程では、大判のリードフレーム３０Ａを準備する。リードフレーム３０Ａは、例えば、リードフレーム３０が形成される個別領域Ａ１がマトリクス状（ここでは、２×２）に複数個連設されている。なお、図６（ａ）に示した例では、リードフレーム３０Ａが４個の個別領域Ａ１を有するが、個別領域Ａ１の数は特に制限されない。以下では、説明の簡略化のために、１つの個別領域Ａ１に着目して説明を行う。
図６（ａ）に示すように、リードフレーム３０Ａの各個別領域Ａ１には、平面視格子状に形成されたセクションバー３７と、セクションバー３７から個別領域Ａ１の平面視中央部に向かって延在された櫛歯状の配線３１とを画定する開口部３０Ｘが形成されている。このとき、各個別領域Ａ１に形成された配線３１は、セクションバー３７を介して、隣接する個別領域Ａ１に形成された配線３１と連結されている。なお、個別領域Ａ１は、図１に示した電子部品装置１０に相当する構造体が形成された後、最終的に一点鎖線で示した切断線に沿って切断されて個片化され、各々個別の電子部品装置１０となる。すなわち、各個別領域Ａ１において一点鎖線で囲まれた領域よりも外側の部分、つまりセクションバー３７は、最終的に廃棄される部分である。なお、図面の簡略化のために、図６（ａ）、図８（ａ）及び図９（ａ）では、図中左上の１つの個別領域Ａ１内のみに一点鎖線で切断線を示している。また、図６（ａ）は、図６（ｂ）に示した構造体を上方から視た平面図である。
本例では、図６（ｂ）に示すように、配線３１の内側接続端子３２の下面に凹部３０Ｙが形成されている。すなわち、本例の内側接続端子３２は下面側から薄化されている。以上説明した開口部３０Ｘ及び凹部３０Ｙは、例えば、以下に説明するエッチング加工により形成することができる。なお、図６（ｂ）は、図６（ａ）に示した６ｂ－６ｂ断面における左上の１つの個別領域Ａ１の断面構造を主に示した断面図である。また、これ以降の図７、図８（ｂ）、図８（ｃ）、図９（ｂ）、図１２～図１６に示した断面図も同様の部分の断面構造を主に示している。
まず、図７（ａ）に示す工程では、平板状の金属板３０Ｂを準備する。
次に、図７（ｂ）に示す工程では、金属板３０Ｂの上面に開口パターン１２０Ｘを有するレジスト層１２０を形成するとともに、金属板３０Ｂの下面に開口パターン１２１Ｘを有するレジスト層１２１を形成する。開口パターン１２０Ｘは、開口部３０Ｘ（図１（ａ）参照）の形成領域に対応する部分の金属板３０Ｂの上面をそれぞれ露出するように形成される。開口パターン１２１Ｘは、開口部３０Ｘ（図１（ａ）参照）及び凹部３０Ｙ（図６（ｂ）参照）の形成領域に対応する部分の金属板３０Ｂの下面を露出するように形成される。
レジスト層１２０，１２１の材料としては、例えば、感光性のドライフィルム又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。例えば、感光性のドライフィルムを用いる場合には、金属板３０Ｂの上面又は下面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングしてレジスト層１２０，１２１を形成する。なお、液状のフォトレジストを用いる場合にも、液状のフォトレジストを塗布後、同様の工程を経て、レジスト層１２０，１２１を形成することができる。
続いて、図７（ｃ）に示す工程では、レジスト層１２０，１２１をエッチングマスクとして、金属板３０Ｂを両面からウェットエッチングして開口部３０Ｘ及び凹部３０Ｙを形成する。詳述すると、レジスト層１２０の開口パターン１２０Ｘとレジスト層１２１の開口パターン１２１Ｘとが平面視で重なる部分では、開口パターン１２０Ｘ，１２１Ｘから露出された金属板３０Ｂを両面からエッチング除去して開口部３０Ｘを形成する。この開口部３０Ｘの形成により、各個別領域Ａ１に、セクションバー３７と、内側接続端子３２及び外側接続端子３３を有する配線３１とが画定される。また、本工程では、開口パターン１２１Ｘがレジスト層１２０と平面視で重なる部分では、開口パターン１２１Ｘから露出された金属板３０Ｂを下面からエッチング（ハーフエッチング）し、金属板３０Ｂを下面側から所要の深さまで除去して薄化する。これにより、金属板３０Ｂに凹部３０Ｙが形成され、各配線３１の内側接続端子３２が下面側から薄化される。なお、本工程で使用されるエッチング液は、金属板３０Ｂの材料に応じて適宜選択することができる。例えば、金属板３０Ｂとして銅板を用いる場合には、エッチング液として塩化第二鉄水溶液や塩化第二銅水溶液を使用することができ、金属板３０Ｂの両面からスプレーエッチングにて本工程を実施することができる。以上の製造工程により、金属板３０Ｂから、各個別領域Ａ１にセクションバー３７及び配線３１が形成されたリードフレーム３０Ａを得ることができる。
次いで、レジスト層１２０，１２１を例えばアルカリ性の剥離液（例えば、有機アミン系剥離液、苛性ソーダ、アセトン、エタノールなど）により除去する。これにより、図６（ｂ）に示すように、開口部３０Ｘ及び凹部３０Ｙが形成されたリードフレーム３０が各個別領域Ａ１に形成される。以上の製造工程により、図６（ａ）及び図６（ｂ）に示した構造体を製造することができる。
なお、本例では、開口部３０Ｘ及び凹部３０Ｙをエッチング加工により形成するようにしたが、例えば、プレス加工により開口部３０Ｘ及び凹部３０Ｙを形成することもできる。
次に、図８（ａ）及び図８（ｂ）に示す工程では、配線３１の内側接続端子３２の上面に金属層７１を形成するとともに、配線３１の外側接続端子３３の上面に金属層７２を形成する。本例では、図８（ｂ）に示すように、内側接続端子３２の上面の一部（つまり、接続部３４）に部分的に金属層７１を形成するとともに、外側接続端子３３の上面の一部（つまり、接続部３５）に部分的に金属層７２を形成する。金属層７１，７２は、例えば、リードフレーム３０Ａを給電層に利用する電解めっき法により形成することができる。例えば、金属層７１，７２の形成領域以外のリードフレーム３０Ａの表面全面を被覆するレジスト層を形成し、そのレジスト層をめっきマスクとした電解めっき法により、レジスト層から露出されるリードフレーム３０Ａ上に金属層７１，７２を形成する。また、スパージャ方式により金属層７１，７２を形成してもよい。本実施形態の金属層７１，７２の最表層は、Ａｕ層、Ａｇ層やＰｄ層などの貴金属めっき層によって構成されている。なお、図８（ａ）は、図８（ｂ）に示した構造体を上方から視た平面図である。
続いて、図８（ｃ）に示す工程では、金属層７１，７２の周囲を囲むリードフレーム３０Ａの表面に酸化膜３６を形成する。酸化膜３６は、例えば、陽極酸化法を用いて形成することができる。陽極酸化法は、例えば、図８（ｂ）に示したリードフレーム３０Ａを陽極として電解液である陽極酸化処理液中に浸漬し、このリードフレーム３０Ａに対向配置される白金（Ｐｔ）等の電極を陰極として通電（パルス電圧を印加）する方法である。
陽極酸化法は、例えば、リードフレーム３０Ａが銅板である場合には、陽極酸化処理液の組成及び処理条件を以下のように設定して行うことができる。
陽極酸化処理液：
亜塩素酸ナトリウム（ＮａＣｌＯ２） ０～１００ｇ／Ｌ
水酸化ナトリウム（ＮａＯＨ） ５～６０ｇ／Ｌ
リン酸三ナトリウム（Ｎａ３ＰＯ４） ０～２００ｇ／Ｌ
処理条件：
浴温 約５０～８０℃
処理時間 約１～２０秒間
電流密度 約０．２～１０Ａ／ｄｍ２
このような陽極酸化法により、リードフレーム３０Ａの表面全体に酸化膜３６が形成される。但し、金属層７１，７２は、貴金属めっき層からなるため、陽極酸化されない。また、金属層７１，７２にそれぞれ被覆された接続部３４，３５の上面も陽極酸化されない。このため、酸化膜３６は、金属層７１，７２（接続部３４，３５）の周囲を囲むように、接続部３４，３５を除いたリードフレーム３０Ａの表面全面に形成される。この酸化膜３６は、水酸化物を含む銅酸化膜であり、針状結晶を有する陽極酸化膜である。このとき、陽極酸化法では、リードフレーム３０Ａの基材（ここでは、銅板）自体が陽極酸化されて酸化膜３６が形成される。このため、例えば、酸化膜３６の上面は、接続部３４，３５の上面と同一平面上に形成されている、又は接続部３４，３５の上面よりも下方側に凹んだ位置に形成されている。したがって、接続部３４，３５の上面に形成された金属層７１，７２は、酸化膜３６の上面よりも上方側に突出して形成されている。また、陽極酸化法では、陽極酸化処理液の組成、電圧や処理時間などの処理条件を調整することにより、酸化膜３６の厚さを調整することができる。すなわち、陽極酸化法では、酸化膜３６の厚さを所望の厚さ、つまり０．１μｍ～０．２μｍの範囲に容易に調整することができる。換言すると、陽極酸化法では、０．１μｍ～０．２μｍの所望の厚さを有する酸化膜３６を安定して形成することができる。
次いで、図９（ａ）及び図９（ｂ）に示す工程では、電子部品５０を準備する。図９（ｂ）に示すように、電子部品５０は、回路形成面（ここでは、下面）に形成された端子部５１と、その端子部５１の下面に形成されたはんだ層５２とを有する。続いて、各個別領域Ａ１の配線３１の上面に電子部品５０を実装する。例えば、各個別領域Ａ１の配線３１の上面に形成された金属層７１上に、電子部品５０の端子部５１をフリップチップ接合する。具体的には、金属層７１上に適宜フラックス（図示略）を塗布し、金属層７１と端子部５１とを位置合わせした後に、２３０℃～２６０℃程度の温度でリフロー処理を行ってはんだ層５２を溶融させ、端子部５１を金属層７１に電気的に接続する。このように、電子部品５０の端子部５１が金属層７１にはんだ層５２によって接続される。このとき、金属層７１の周囲には、その金属層７１を囲むように酸化膜３６が形成されている。このため、酸化膜３６においてフラックスの活性が低下され、はんだ層５２が酸化膜３６上に濡れ広がることが抑制される。これにより、金属層７１以外の部分へのはんだ層５２の濡れ広がりを抑制できるため、例えば隣り合う配線３１の金属層７１に接続されたはんだ層５２同士が接触することを抑制できる。
次に、図１０（ａ）及び図１０（ｂ）に示す工程では、大判のリードフレーム４０Ａを準備する。リードフレーム４０Ａは、例えば、リードフレーム４０が形成される個別領域Ａ２がマトリクス状（ここでは、２×２）に複数個連設されている。なお、図１０（ａ）に示した例では、リードフレーム４０Ａが４個の個別領域Ａ２を有するが、個別領域Ａ２の数は特に制限されない。以下では、説明の簡略化のために、１つの個別領域Ａ２に着目して説明を行う。
図１０（ａ）に示すように、リードフレーム４０Ａの各個別領域Ａ２には、平面視格子状に形成されたセクションバー４７と、セクションバー４７から個別領域Ａ２の平面視中央部に向かって延在された櫛歯状の配線４１とを画定する開口部４０Ｘが形成されている。このとき、各個別領域Ａ２に形成された配線４１は、セクションバー４７を介して、隣接する個別領域Ａ２に形成された配線４１と連結されている。各個別領域Ａ２は、図６（ａ）に示したリードフレーム３０Ａの個別領域Ａ１に対応して形成されている。各個別領域Ａ２の平面形状は、各個別領域Ａ１（図６（ａ）参照）の平面形状と同じ大きさに形成されている。各個別領域Ａ２は、図１に示した電子部品装置１０に相当する構造体が形成された後、最終的に一点鎖線で示した切断線に沿って切断されて個片化され、各々個別の電子部品装置１０となる。このため、各個別領域Ａ２において一点鎖線で囲まれた領域よりも外側の部分、つまりセクションバー４７は、最終的に廃棄される部分である。図１０（ａ）では、図面の簡略化のために、図中左上の１つの個別領域Ａ２内のみに一点鎖線で切断線を示している。なお、図１０（ａ）は、図１０（ｂ）に示した構造体を上方から視た平面図である。
本例では、図１０（ｂ）に示すように、配線４１の外側接続端子４３の上面に凹部４０Ｙが形成されている。すなわち、本例の外側接続端子４３は上面側から薄化されている。これら開口部４０Ｘ及び凹部４０Ｙは、図７（ａ）～図７（ｃ）に示した工程と同様の工程を実施することによって形成することができる。なお、図１０（ｂ）は、図１０（ａ）に示した１０ｂ－１０ｂ断面における左上の１つの個別領域Ａ１の断面構造を主に示した断面図である。また、これ以降の図１１（ｂ），（ｃ）、図１２～図１６に示した断面図も同様の部分の断面構造を主に示している。
次に、図１１（ａ）及び図１１（ｂ）に示す工程では、配線４１の内側接続端子４２の上面に金属層７４を形成するとともに、配線４１の外側接続端子４３の下面に金属層７５を形成する。本例では、内側接続端子４２の上面の一部（つまり、接続部４４）に部分的に金属層７４を形成するとともに、外側接続端子４３の下面の一部（つまり、接続部４５）に部分的に金属層７５を形成する。金属層７４，７５は、例えば、リードフレーム４０Ａを給電層に利用する電解めっき法により形成することができる。例えば、金属層７４，７５の形成領域以外のリードフレーム４０Ａの表面全面を被覆するレジスト層を形成し、そのレジスト層をめっきマスクとした電解めっき法により、レジスト層から露出されるリードフレーム４０Ａ上に金属層７４，７５を形成する。また、スパージャ方式により金属層７４，７５を形成してもよい。本実施形態の金属層７４，７５の最表層は、Ａｕ層、Ａｇ層やＰｄ層などの貴金属めっき層によって構成されている。なお、図１１（ａ）は、図１１（ｂ）に示した構造体を上方から視た平面図である。
続いて、図１１（ｃ）に示す工程では、金属層７４，７５の周囲を囲むリードフレーム４０Ａの表面に酸化膜４６を形成する。酸化膜４６は、例えば、酸化膜３６と同様に、陽極酸化法を用いて形成することができる。陽極酸化法により、リードフレーム４０Ａの表面全体に酸化膜４６が形成される。但し、金属層７４，７５は、貴金属めっき層からなるため、陽極酸化されない。また、金属層７４に被覆された接続部４４の上面と金属層７５に被覆された接続部４５の下面も陽極酸化されない。このため、酸化膜４６は、金属層７４，７５（接続部４４，４５）の周囲を囲むように、接続部４４，４５を除いたリードフレーム４０Ａの表面全面に形成される。この酸化膜４６は、水酸化物を含む銅酸化膜であり、針状結晶を有する陽極酸化膜である。このとき、陽極酸化法では、リードフレーム４０Ａの基材（ここでは、銅板）自体が陽極酸化されて酸化膜４６が形成される。このため、酸化膜４６の上面は、接続部４４の上面と同一平面上に形成されている、又は接続部４４の上面よりも下方側に凹んだ位置に形成されている。また、酸化膜４６の下面は、接続部４５の下面と同一平面上に形成されている、又は接続部４５の下面よりも上方側に凹んだ位置に形成されている。したがって、接続部４４の上面に形成された金属層７４は、酸化膜４６の上面よりも上方側に突出して形成されている。また、接続部４５の下面に形成された金属層７５は、酸化膜４６の下面よりも下方側に突出して形成されている。なお、陽極酸化法では、０．１μｍ～０．２μｍの所望の厚さを有する酸化膜４６を安定して形成することができる。
次に、図１２（ａ）に示す工程では、金属層７５上に、はんだボール８０を搭載（接合）する。例えば、金属層７５上に、適宜フラックスを塗布した後、はんだボール８０を搭載し、２３０℃～２６０℃程度の温度でリフロー処理を行って金属層７５上にはんだボール８０を固定する。このとき、金属層７５の周囲には、その金属層７５を囲むように酸化膜４６が形成されている。このため、酸化膜４６においてフラックスの活性が低下され、はんだボール８０のはんだ８２が酸化膜４６上に濡れ広がることが抑制される。これにより、金属層７５以外の部分へのはんだ８２の濡れ広がりを抑制できるため、例えばはんだボール８０同士が接触することを抑制できる。
続いて、図１２（ｂ）に示す工程では、リードフレーム３０Ａの上方に、リードフレーム４０Ａを配置する。このとき、個別領域Ａ１，Ａ２が互いに平面視で重なるように、リードフレーム３０Ａ，４０Ａを配置する。すなわち、個別領域Ａ１，Ａ２が上下に整列するように、リードフレーム３０Ａ，４０Ａを配置する。具体的には、リードフレーム３０Ａの上面に形成された金属層７２と、リードフレーム４０Ａの下面に形成された金属層７５とが対向するように、リードフレーム３０Ａ，４０Ａを配置する。
次いで、図１３（ａ）に示す工程では、金属層７２の上面に、はんだボール８０を接合する。例えば、金属層７２の上面に、適宜フラックスを塗布した後に、図１３（ａ）に示すように、リードフレーム４０Ａを、はんだボール８０を間に挟んだ状態で、リードフレーム３０Ａ上に配置する。このように重ね合わされたリードフレーム３０Ａ，４０Ａを２３０℃～２６０℃程度の温度で加熱しつつ加圧して接合を行う。これにより、はんだボール８０のはんだ８２が溶融し、はんだボール８０が金属層７２に接合される。このとき、金属層７２の周囲には、その金属層７２を囲むように酸化膜３６が形成されている。このため、酸化膜３６においてフラックスの活性が低下され、はんだボール８０のはんだ８２が酸化膜３６上に濡れ広がることが抑制される。これにより、金属層７２以外の部分へのはんだ８２の濡れ広がりを抑制できるため、例えばはんだボール８０同士が接触することを抑制できる。本工程により、はんだボール８０を介してリードフレーム４０Ａがリードフレーム３０Ａに固定されるとともに、はんだボール８０を介して金属層７２と金属層７５とが電気的に接続される。なお、本工程では、リードフレーム４０Ａをリードフレーム３０Ａに対して押圧しながらリフローが行われるが、はんだボール８０の銅コアボール８１がスペーサとして機能するため、リードフレーム３０Ａとリードフレーム４０Ａとの間の間隔が所定の距離に維持される。
次に、図１３（ｂ）に示す工程では、リードフレーム３０Ａとリードフレーム４０Ａと電子部品５０との間を充填する絶縁樹脂６０を形成する。絶縁樹脂６０は、開口部３０Ｘ，４０Ｘ及び凹部３０Ｙ，４０Ｙを充填し、電子部品５０を全体的に被覆するように形成される。また、絶縁樹脂６０は、例えば、リードフレーム３０Ａの外側接続端子３３の下面３３Ｂ及び金属層７４の上面を露出するように形成される。絶縁樹脂６０は、例えば、樹脂モールド成形法により形成することができる。例えば、絶縁樹脂６０の材料として熱硬化性を有したモールド樹脂を用いる場合には、図１３（ａ）に示した構造体を金型内に収容し、その金型内に、圧力（例えば、５～１０ＭＰａ）を印加して流動化したモールド樹脂を導入する。その後、モールド樹脂を１８０℃程度の温度で加熱して硬化させることにより、絶縁樹脂６０を形成する。そして、所要の封止処理を終えると、絶縁樹脂６０で覆われた構造体を上記金型から取り出す。なお、モールド樹脂を充填する方法としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いることができる。
次に、図１４（ａ）に示す工程では、絶縁樹脂６０から露出する外側接続端子３３の下面３３Ｂに形成された酸化膜３６を除去する。これにより、外側接続端子３３の下面３３Ｂが外部に露出される。酸化膜３６の除去は、酸処理又はアルカリ処理によって行うことができる。
続いて、図１４（ｂ）に示す工程では、絶縁樹脂６０から露出された外側接続端子３３の下面に金属層７３を形成する。金属層７３は、例えば、リードフレーム３０Ａ，４０Ａを給電層に利用する電解めっき法により形成することができる。
以上の製造工程により、各個別領域Ａ１，Ａ２に基板２０に相当する構造体を製造することができる。
次いで、図１５（ａ）に示す工程では、各個別領域Ａ２の配線４１の上面に電子部品９０を実装する。例えば、配線４１の内側接続端子４２の上面に形成された金属層７４上に、電子部品９０を実装する。例えば、配線４１の内側接続端子４２の上面に形成された金属層７４上に、電子部品９０Ａの端子部９１をフリップチップ接合する。具体的には、金属層７４上に適宜フラックス（図示略）を塗布し、金属層７４と端子部９１とを位置合わせした後に、２３０℃～２６０℃程度の温度でリフロー処理を行ってはんだ層９２を溶融させ、端子部９１を金属層７４に電気的に接続する。
次に、図１５（ｂ）に示す工程では、絶縁樹脂６０の上面に、複数の電子部品９０を封止する封止樹脂１００を形成する。封止樹脂１００は、例えば、端子部９１及びはんだ層９２を含む電子部品９０を全体的に被覆するように形成される。封止樹脂１００は、例えば、絶縁樹脂６０と同様に、樹脂モールド成形法により形成することができる。
以上の製造工程により、各個別領域Ａ１，Ａ２に電子部品装置１０に相当する構造体を製造することができる。
次いで、ダイシングソー等により、図中の一点鎖線で示す切断位置における金属層７３、セクションバー３７，４７、絶縁樹脂６０及び封止樹脂１００を切断し、個別の電子部品装置１０に個片化する。本工程により、図１６に示すように、切断面である、金属層７３の外側面と外側接続端子３３の外側面３３Ａと絶縁樹脂６０の外側面６０Ａと外側接続端子４３の外側面４３Ａと封止樹脂１００の外側面とが略面一に形成される。
以上の製造工程により、複数の電子部品装置１０を一括して製造することができる。なお、個片化後の電子部品装置１０は、天地逆の状態で用いることができ、又は任意の角度で配置することができる。
次に、本実施形態の作用効果を説明する。
（１）電子部品装置１０は、リードフレーム３０と、リードフレーム３０上に設けられたリードフレーム４０と、リードフレーム３０とリードフレーム４０との間に設けられた電子部品５０と、を有する。電子部品装置１０は、リードフレーム３０とリードフレーム４０との間に設けられたはんだボール８０と、リードフレーム３０とリードフレーム４０との間に充填され、電子部品５０とはんだボール８０とを被覆する絶縁樹脂６０と、を有する。リードフレーム３０の表面に酸化膜３６が設けられ、リードフレーム４０の表面に酸化膜４６が設けられている。はんだボール８０の厚さが、電子部品５０の厚さよりも厚く形成されている。はんだボール８０により、リードフレーム３０とリードフレーム４０とが電気的に接続されている。
この構成によれば、例えばはんだ８２を有するはんだボール８０によってリードフレーム３０とリードフレーム４０とが接続される場合に、リードフレーム３０，４０の表面にそれぞれ設けられた酸化膜３６，４６によって、フラックスの活性を低下させることができる。これにより、はんだ８２が酸化膜３６，４６上に濡れ広がることを抑制できるため、例えば接続部３５，４５以外の部分にはんだ８２が濡れ広がることを抑制できる。この結果、隣り合うはんだボール８０同士が接触することを抑制できる。
（２）また、はんだボール８０の厚さが、リードフレーム３０，４０の間に配置される電子部品５０の厚さよりも厚く設定されている。このはんだボール８０によって、リードフレーム３０とリードフレーム４０との間の離間距離を、電子部品５０の厚さよりも長い距離に保持することができる。これにより、リードフレーム３０とリードフレーム４０との間に電子部品５０を好適に内蔵させることができる。
（３）はんだボール８０と電気的に接続される外側接続端子３３の接続部３５の周囲に酸化膜３６が形成されている。はんだボール８０と電気的に接続される外側接続端子４３の接続部４５の周囲に酸化膜４６が形成されている。はんだボール８０は、スペーサとして機能する銅コアボール８１とはんだ８２とを有している。銅コアボール８１は、はんだ８２によって接続部３５と接続部４５とに接合されている。
この構成によれば、接続部３５，４５にはんだボール８０を接続する場合に、接続部３５，４５の周囲にそれぞれ形成された酸化膜３６，４６によって、フラックスの活性を低下させることができる。これにより、はんだボール８０のはんだ８２が酸化膜３６，４６上に濡れ広がることを抑制できるため、接続部３５，４５以外の部分にはんだ層５２が濡れ広がることを抑制できる。この結果、隣り合うはんだボール８０同士が接触することを抑制できる。
（４）また、表面が平坦（平板状）なリードフレーム３０Ａ，４０Ａにはんだボール８０を搭載すると、リフロー時に溶融したはんだ８２の濡れ広がりによりはんだボール８０が流され、はんだボール８０の搭載位置にずれが生じるおそれがある。
これに対し、本実施形態では、接続部３５，４５の周囲に酸化膜３６，４６が設けられる。これら酸化膜３６，４６によってはんだ８２の濡れ広がりを抑制できるため、はんだボール８０が流されることを抑制できる。これにより、はんだボール８０の搭載位置精度を向上できる。この結果、電子部品装置１０の組み立て精度を向上できる。
（５）リードフレーム３０の内側接続端子３２は、電子部品５０と電気的に接続される接続部３４と、接続部３４の周囲を囲むように形成された酸化膜３６とを有する。この構成によれば、例えば電子部品５０がはんだ層５２によって接続部３４に接続される場合に、接続部３４の周囲に形成された酸化膜３６によって、フラックスの活性を低下させることができる。これにより、はんだ層５２が酸化膜３６上に濡れ広がることを抑制できるため、接続部３４以外の部分にはんだ層５２が濡れ広がることを抑制できる。この結果、隣り合う接続部３４に接続されたはんだ層５２同士が接触することを抑制できる。
（６）酸化膜３６，４６を陽極酸化法により形成した。これにより、リードフレーム３０，４０の表面に、所望の厚さ（ここでは、０．１μｍ～０．２μｍ）を有する酸化膜３６，４６を安定して形成することができる。
（７）リードフレーム４０の内側接続端子４２の接続部４４上に実装された電子部品９０を、リードフレーム３０，４０間に内蔵した電子部品５０と平面視で部分的に重なるように設けた。これにより、複数の電子部品５０，９０を平面視で部分的に重ねた状態でリードフレーム３０，４０に実装することができる。このため、リードフレーム上に複数の電子部品を横並びに実装する場合に比べて、電子部品装置１０の平面形状を小型化することができる。
（８）リードフレーム３０とリードフレーム４０とを個別に製造することが可能である。このため、リードフレーム３０，４０の材料を個々に選択することができ、広い用途に対応することができる。
（他の実施形態）
上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・上記実施形態における内側接続端子３２の幅寸法を、外側接続端子３３の幅寸法よりも小さく形成してもよい。これにより、隣接する配線３１同士において、内側接続端子３２同士のピッチを、外側接続端子３３同士のピッチよりも狭くすることができる。この結果、より狭ピッチの端子部５１を有する電子部品５０を内側接続端子３２に搭載することができる。
・上記実施形態における内側接続端子４２の幅寸法を、外側接続端子４３の幅寸法よりも小さく形成してもよい。これにより、隣接する配線４１同士において、内側接続端子４２同士のピッチを、外側接続端子４３同士のピッチよりも狭くすることができる。この結果、より狭ピッチの端子部９１を有する電子部品９０を内側接続端子４２に搭載することができる。
・上記実施形態における製造方法に特に限定されない。例えば個片化するタイミングを適宜変更してもよい。
例えば図１７（ａ）に示すように、まず、図６～図１４に示した工程を実施することにより、各個別領域Ａ１，Ａ２に基板２０が形成された構造体を製造する。
次に、ダイシングソー等により、図中の一点鎖線で示す切断位置における金属層７３、セクションバー３７，４７及び絶縁樹脂６０を切断する。これにより、図１７（ｂ）に示すように、個別の基板２０に個片化する。すなわち、本変更例では、基板２０に電子部品９０（図１（ａ）参照）を実装する前に、基板２０を個片化する。その後、個片化された基板２０に電子部品９０を実装するようにしてもよい。
なお、図１７（ｂ）に示した個片化された基板２０を本発明の電子部品装置としてもよい。
・図１８に示すように、図１（ａ）に示した金属層７１，７２は、それら金属層７１，７２を構成する金属、例えば金属層７１，７２がＡｕ層である場合にはＡｕが、はんだ層５２及びはんだ８２にそれぞれ拡散して消失する場合がある。同様に、図１（ａ）に示した金属層７４，７５は、それら金属層７４，７５を構成する金属（例えば、Ａｕ）が、はんだ層９２及びはんだ８２にそれぞれ拡散して消失する場合がある。この場合には、リードフレーム３０の接続部３４上にはんだ層５２が直接接合され、リードフレーム３０の接続部３５上にはんだ８２が直接接合される。また、リードフレーム４０の接続部４４上にはんだ層９２が直接接合され、リードフレーム４０の接続部４５上にはんだ８２が直接接合される。
・図１９に示すように、接続部３４，３５，４４，４５の構造を変更してもよい。本変更例の接続部３４，３５の上面は、酸化膜３６の上面よりも下方に凹んだ位置に形成されている。本変更例の接続部４４の上面は、酸化膜４６の上面よりも下方に凹んだ位置に形成されている。本変更例の接続部４５の下面は、酸化膜４６の下面よりも上方に凹んだ位置に形成されている。このような接続部３４，３５，４４，４５の形成方法の一例について以下に説明する。
まず、リードフレーム３０Ａ，４０Ａの表面に貴金属めっき層である金属層７１，７２，７４，７５を設けない状態において、リードフレーム３０Ａ，４０Ａの表面全体に陽極酸化処理による酸化膜３６，４６を形成する。続いて、レーザ加工により接続部３４，３５，４４，４５に対応する部分の酸化膜３６，４６を除去し、酸化膜３６，４６から接続部３４，３５，４４，４５を露出させる。これにより、酸化膜３６の表面と接続部３４，３５の表面との間に段差が形成されるとともに、酸化膜４６の表面と接続部４４，４５との間に段差が形成される。このとき、リードフレーム３０の基材（例えば、Ｃｕ材）の表面自体が接続部３４，３５となり、リードフレーム４０の基材（例えば、Ｃｕ材）の表面自体が接続部４４，４５となる。その後、図１２～図１６に示した工程と同様の工程を実施することにより、図１９に示した電子部品装置１０を得ることができる。
本変更例では、貴金属めっき層である金属層７１，７２，７４，７５が不要となるため、電解めっき工程を省略できるとともに、貴金属の使用を省略することができる。これにより、電子部品装置１０の製造コストを低減することができる。
・上記実施形態の電子部品装置１０の製造方法において、図１３の後の工程を以下に説明する工程に変更してもよい。
図２０（ａ）に示す工程では、図６～図１３に示した工程を実施して得られた構造体に対して、ダイシングソー等により、リードフレーム３０Ａに所定の深さの溝部３０Ｚを形成する。溝部３０Ｚは、リードフレーム３０Ａの下面側から形成される。溝部３０Ｚは、例えば、各個別領域Ａ１の切断線（図中の一点鎖線参照）からその内側の部分に、電子部品装置１０となる領域の外周を囲むように形成される。すなわち、溝部３０Ｚは、リードフレーム３０Ａ，４０Ａの切断領域（図中の一点鎖線で囲まれた領域）に形成されるとともに、その切断領域の外周を囲むように切断領域より個別領域Ａ１の内側の部分に形成される。溝部３０Ｚは、切断領域よりも幅が広く形成される。溝部３０Ｚの深さは、例えば、リードフレーム３０Ａにおいて、セクションバー３７と配線３１とが分離しない程度の深さに設定される。これにより、後工程の電解めっき工程の際に、リードフレーム３０Ａ（セクションバー３７及び配線３１）を給電層として利用することができる。このような溝部３０Ｚの形成により、外側接続端子３３の外側面３３Ｃが外部に露出される。
続いて、絶縁樹脂６０から露出する外側接続端子３３の下面３３Ｂに形成された酸化膜３６を除去する。これにより、図２０（ａ）に示すように、外側接続端子３３の下面３３Ｂが外部に露出される。本工程により、めっき処理前の被めっき面のクリーニングを行うこともできる。なお、例えば次工程の電解めっき工程に支障がない場合には、溝部３０Ｚの形成前に酸化膜３６を除去するようにしてもよい。
次いで、図２０（ｂ）に示す工程では、絶縁樹脂６０から露出されたリードフレーム３０Ａの表面に金属層７３を形成する。金属層７３は、外側接続端子３３の下面３３Ｂに形成されるとともに、溝部３０Ｚの内面を構成するリードフレーム３０Ａの表面に形成される。このため、外側接続端子３３の外側面３３Ｃにも金属層７３が形成される。なお、金属層７３は、例えば、リードフレーム３０Ａを給電層に利用する電解めっき法により形成することができる。
次に、図２１（ａ）に示す工程では、図１５（ａ）に示した工程と同様に、各個別領域Ａ２の配線４１の上面に電子部品９０を実装する。
続いて、図２１（ｂ）に示す工程では、図１５（ｂ）に示した工程と同様に、絶縁樹脂６０の上面に、複数の電子部品９０を封止する封止樹脂１００を形成する。
次いで、ダイシングソー等により、図中の一点鎖線で示す切断位置における金属層７３、セクションバー３７，４７、絶縁樹脂６０及び封止樹脂１００を切断し、個別の電子部品装置１０に個片化する。本工程により、図２２に示すように、外側接続端子３３の外側面３３Ｃに金属層７３が形成された電子部品装置１０を得ることができる。
次に、図２３に従って、図２２に示した電子部品装置１０の実装形態の一例について説明する。
電子部品装置１０は、例えば、複数の配線層２０１を有する基板２００に実装される。電子部品装置１０は、外側接続端子３３がはんだ層２０２によって配線層２０１に接合されている。例えば、外側接続端子３３の下面３３Ｂ及び外側面３３Ｃに形成された金属層７３は、はんだ層２０２により配線層２０１に接合されている。このとき、金属層７３の材料としては、はんだに対する濡れ性がリードフレーム３０よりも高い金属材料が用いられる。このため、外側接続端子３３の外側面３３Ｃに金属層７３が形成されていると、電子部品装置１０を基板２００に実装した際に、はんだ層２０２のはんだが外側接続端子３３の外側面３３Ｃを覆う金属層７３にも這い上がり、はんだのメニスカスが形成される。これにより、金属層７３とはんだ層２０２とが立体的に接合され、好適なフィレットを有するはんだ層２０２が形成される。このため、外側接続端子３３とはんだ層２０２との接合面積を増加させることができ、外側接続端子３３とはんだ層２０２との相互の接合強度を向上させることができる。この結果、電子部品装置１０の実装信頼性を向上させることができる。
・図２４に示すように、電子部品５０とリードフレーム３０との接続構造を変更してもよい。具体的には、はんだバンプからなるはんだ層５２に代えて、電子部品５０の端子部５１の下面に形成された金属柱５３と、金属柱５３の下面に形成されたはんだ層５４とを有する構造を採用するようにしてもよい。金属柱５３は、例えば、端子部５１の下面から下方に延びるように柱状に形成されている。金属柱５３は、例えば、円柱状や角柱状に形成されている。金属柱５３の材料としては、例えば、ＣｕやＣｕ合金を用いることができる。はんだ層５４としては、例えば、はんだめっきを用いることができる。はんだ層５４の材料としては、例えば、Ｐｂを含む合金、ＳｎとＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
この構成によれば、金属柱５３によって電子部品５０とリードフレーム３０との間隔を確保できるため、はんだ層５４の体積（つまり、はんだの量）を、図１に示したはんだ層５２よりも少なくできる。これにより、電子部品５０をリードフレーム３０に搭載する際に、はんだの流れ出しをより抑制することができる。
・図２４に示すように、電子部品９０とリードフレーム４０との接続構造を変更してもよい。具体的には、はんだバンプからなるはんだ層９２に代えて、電子部品９０の端子部９１の下面に形成された金属柱９３と、金属柱９３の下面に形成されたはんだ層９４とを有する構造を採用するようにしてもよい。金属柱９３は、例えば、端子部９１の下面から下方に延びるように柱状に形成されている。金属柱９３は、例えば、円柱状や角柱状に形成されている。金属柱９３の材料としては、例えば、ＣｕやＣｕ合金を用いることができる。はんだ層９４としては、例えば、はんだめっきを用いることができる。はんだ層９４の材料としては、例えば、Ｐｂを含む合金、ＳｎとＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
この構成によれば、金属柱９３によって電子部品９０とリードフレーム４０との間隔を確保できるため、はんだ層９４の体積（つまり、はんだの量）を、図１に示したはんだ層９２よりも少なくできる。これにより、電子部品９０をリードフレーム４０に搭載する際に、はんだの流れ出しをより抑制することができる。
・図２５に示すように、図１（ａ）に示した封止樹脂１００を省略してもよい。例えば、基板２０に実装される電子部品９０の全てがチップキャパシタやチップインダクタ等の封止の不要な電子部品である場合には、封止樹脂１００を省略することができる。図２５に示した電子部品９０は、直方体状のキャパシタ本体９５と、そのキャパシタ本体９５の長手方向の両端に形成された２つの端子部９６とを有するチップキャパシタである。この電子部品９０は、配線４１の内側接続端子４２の上面に形成された金属層７４上に実装されている。電子部品９０は、例えば、導電性を有する接合材９７を介して金属層７４に接合されている。例えば、電子部品９０の端子部９６は、接合材９７を介して金属層７４と電気的に接続されている。
接合材９７としては、例えば、はんだ、銀ペースト等の導電性ペーストや金属ろう材を用いることができる。はんだの材料としては、例えば、Ｐｂを含む合金、ＳｎとＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
なお、電子部品９０として半導体チップを用いる場合であっても、電子部品９０とリードフレーム４０との接続信頼性等を確保できる場合には、封止樹脂１００を省略してもよい。
・図２６に示すように、図１（ａ）に示した封止樹脂１００の代わりに、基板２０と電子部品９０との間の隙間を充填するアンダーフィル樹脂１０１を形成するようにしてもよい。アンダーフィル樹脂１０１の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。
・図２６に示した電子部品装置１０に対して更に封止樹脂１００を設けるようにしてもよい。
・上記実施形態のコア付きのはんだボール８０の導電性コアボールとして銅コアボール８１を用いるようにした。これに限らず、銅コアボール８１の代わりに、例えば金やニッケル等の銅以外の金属により形成した導電性コアボールを用いるようにしてもよいし、樹脂により形成した樹脂コアボールを用いるようにしてもよい。あるいは、コア付きのはんだボール８０の代わりに、導電性コアボールや樹脂コアボールなどのコアボールを省略したはんだボールを用いるようにしてもよい。
・上記実施形態では、リードフレーム３０とリードフレーム４０を接続する接続部材としてはんだボール８０に具体化したが、これに限定されない。例えば、接続部材として金属柱に具体化してもよい。
例えば図２７に示すように、リードフレーム３０の上面に形成された金属層７２と、リードフレーム４０の下面に形成された金属層７５とを、接続部材８５により接続してもよい。接続部材８５は、例えば、金属柱８６と、金属柱８６の下面に形成されたはんだ層８７と、金属柱８６の上面に形成されたはんだ層８８とを有している。はんだ層８７は、金属層７２に接合されるとともに、金属柱８６に接合されている。はんだ層８８は、金属層７５に接合されるとともに、金属柱８６に接合されている。金属柱８６は、例えば、円柱状や角柱状に形成されている。金属柱８６は、例えば、リードフレーム３０，４０の積層方向に延びる厚さ寸法が、その積層方向と断面視において直交する平面方向に延びる幅寸法よりも大きくなるように形成されている。すなわち、金属柱８６は、平面方向よりも積層方向に延びるように形成されている。これにより、リードフレーム３０とリードフレーム４０との間の離間距離を容易に広く確保することができる。本変更例では、金属柱８６が、リードフレーム３０とリードフレーム４０との間の離間距離を規定値に保持するスペーサとして機能する。
金属柱８６の材料としては、例えば、ＣｕやＣｕ合金を用いることができる。はんだ層８７，８８の材料としては、Ｐｂを含む合金、ＳｎとＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
・図２７に示した変更例において、接続部材８５を、金属柱８６の表面全面（つまり、上面全面、下面全面及び側面全面）がはんだ層で覆われた構造に変更してもよい。この場合には、例えば、バレルめっきにより金属柱８６の表面全面にはんだ層を形成することができる。はんだ層の厚さは、例えば、５μｍ程度とすることができる。
・図２７に示した変更例において、はんだ層８７，８８の代わりに、銀ペーストや金属ろう材などの導電性を有する接合材を用いるようにしてもよい。
・図２７に示した変更例において、はんだ層８７，８８を省略し、金属層７２と金属柱８６とを拡散接合により接合し、金属層７５と金属柱８６とを拡散接合により接合してもよい。ここで、拡散接合とは、接合する金属材料同士を密着させ、真空や不活性ガス等の雰囲気中で、加圧・加熱することで金属材料同士の接合面に生じる原子の拡散を利用して金属材料同士を原子レベルで接合する技術である。
・図２８に示すように、図１（ａ）に示したはんだボール８０の代わりに、リードフレーム４０に接続端子４８を形成するようにしてもよい。接続端子４８は、例えば、外側接続端子４３の下面から下方側（リードフレーム３０側）に向かって突出して延びる柱状に形成されている。接続端子４８は、例えば、円柱状や角柱状に形成されている。接続端子４８は、例えば、リードフレーム３０，４０の積層方向に延びる厚さ寸法が、その積層方向と断面視において直交する平面方向に延びる幅寸法よりも大きくなるように形成されている。すなわち、接続端子４８は、平面方向よりも積層方向に延びるように形成されている。接続端子４８は、例えば、金属板のハーフエッチングにより形成することができる。接続端子４８の下面には、金属層７６が形成されている。金属層７６は、例えば、酸化膜４６の下面を含む接続端子４８の下面全面を被覆するように形成されている。金属層７６は、例えば、はんだ層８９を介して金属層７２と電気的に接続されている。本変更例では、接続端子４８が、リードフレーム３０とリードフレーム４０との間の離間距離を規定値に保持するスペーサとして機能する。
金属層７６の例としては、Ａｇ層、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、Ｎｉ層／Ａｇ層を挙げることができる。はんだ層８９としては、例えば、はんだバンプ、はんだペーストやはんだめっきを用いることができる。はんだ層８９の材料としては、例えば、Ｐｂを含む合金、ＳｎとＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
この構成によれば、リードフレーム４０自体に形成した接続端子４８によって、リードフレーム３０とリードフレーム４０との間の離間距離を広く確保することができる。これにより、はんだボール８０（図１（ａ）参照）を省略することができる。
・上記実施形態では、電子部品５０をリードフレーム３０の上面に実装するようにしたが、これに限定されない。
例えば図２９に示すように、電子部品５０をリードフレーム４０の下面に実装するようにしてもよい。この場合には、リードフレーム４０の上下両面に複数の電子部品５０，９０が実装される。この場合のリードフレーム４０は、接続部４４，４５に加えて、電子部品５０の端子部５１とはんだ層５２を介して電気的に接続される接続部４９を有している。接続部４９は、各配線４１の下面の一部によって構成されている。接続部４９の下面には、金属層７１が形成されている。各金属層７１は、例えば、配線４１の下面に部分的に形成されている。換言すると、配線４１の下面のうち金属層７１によって被覆された部分が接続部４９になる。各金属層７１は、例えば、電子部品５０の端子部５１に対応して形成されている。酸化膜４６は、接続部４９（金属層７１）の周囲を囲むように形成されている。本変更例のリードフレーム３０では、接続部３４の形成が省略されている。
電子部品５０は、リードフレーム４０の下面に実装されている。電子部品５０は、例えば、配線４１の外側接続端子４３に設けられた接続部４９の下面に実装されている。本変更例の電子部品５０は、配線４１の接続部４９にフリップチップ実装されている。例えば、電子部品５０の回路形成面（ここでは、上面）に配設された端子部５１が、はんだ層５２を介して、接続部４９の下面に形成された金属層７１に接合されている。これにより、電子部品５０は、端子部５１とはんだ層５２と金属層７１とを介して、配線４１と電気的に接続されている。
なお、電子部品５０では、例えば、回路形成面とその回路形成面の反対側の背面（ここでは、下面）のうち回路形成面のみに端子部５１が形成されている。すなわち、電子部品５０の背面には、リードフレーム３０，４０と接続される端子部が形成されていない。
本変更例において、接続部４９は第４接続部の一例である。
・図３０に示すように、リードフレーム４０に、放熱板１１０を設けるようにしてもよい。すなわち、本変更例のリードフレーム４０は、複数の配線４１と、それら複数の配線４１と離間して設けられた放熱板１１０とを有している。
放熱板１１０は、例えば、複数の配線４１と同一平面上に形成されている。放熱板１１０は、例えば、複数の配線４１よりも基板２０内周側に設けられている。放熱板１１０は、例えば、電子部品５０と平面視で重なる位置に形成されている。放熱板１１０は、例えば、平面視矩形状に形成されている。放熱板１１０の平面形状は、例えば、電子部品５０の平面形状と同程度の大きさに形成されている。放熱板１１０は、その放熱板１１０の上面を除いた表面全面に形成された酸化膜４６を有している。
放熱板１１０は、例えば、電子部品５０に熱的に接続されている。放熱板１１０の下面（具体的には、酸化膜４６の下面）は、例えば、接着層１１１を介して電子部品５０の背面（ここでは、上面）に接合されている。接着層１１１としては、例えば、エポキシ系、ポリイミド系やシリコーン系などの熱硬化性の接着剤や、熱伝導部材（ＴＩＭ：Thermal Interface Material）を用いることができる。熱伝導部材の材料としては、インジウム（Ｉｎ）、銀等の軟質金属、シリコーンゲル、又は金属フィラー、グラファイト等を含有した有機系の樹脂バインダー等を用いることができる。接着層１１１は、例えば、電子部品５０と放熱板１１０とを接着する機能と、電子部品５０と放熱板１１０とを熱的に接続する機能とを有している。なお、接着層１１１の厚さは、例えば、２０～５０μｍ程度とすることができる。
放熱板１１０の上面は、例えば、絶縁樹脂６０の上面から露出されている。放熱板１１０の上面には、金属層７７が形成されている。金属層７７は、例えば、酸化膜４６の上面を含む放熱板１１０の上面全面を被覆するように形成されている。金属層７７の上面は、絶縁樹脂６０の上面から露出されている。金属層７７の上面は、例えば、絶縁樹脂６０の上面と面一になるように形成されている。なお、金属層７７の例としては、Ａｇ層、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、Ｎｉ層／Ａｇ層を挙げることができる。
本変更例では、配線４１の内側接続端子４２の上面に形成された金属層７４上に、キャパシタ本体９５と端子部９６とを有するチップキャパシタからなる電子部品９０が実装されている。
この構成によれば、放熱板１１０を設けたことにより、電子部品５０で発生する熱を効率良く放熱することができる。また、放熱板１１０を設けたことにより、電子部品５０の上下両面にリードフレーム３０，４０を配置することができる。このため、電子部品装置１０を反りに強い構造とすることができる。したがって、電子部品装置１０に反りが発生することを好適に抑制できる。
・図３０に示した変更例において、放熱板１１０の上面に、酸化膜４６を残した状態としてもよい。この場合には、放熱板１１０の上面に金属層７７が形成されない。
・上記実施形態において、外側接続端子３３の外側面３３Ａと下面３３Ｂとを連続して被覆するように金属層７３を形成するようにしてもよい。
・上記実施形態における基板２０の構造は特に限定されない。例えば、上記実施形態では、２層のリードフレーム３０，４０を積層するようにしたが、３層以上の金属板を積層するようにしてもよい。また、配線３１，４１の配置や平面形状などは様々に変形・変更することが可能である。
・上記実施形態及び上記各変更例では、金属層７１～７７を電解めっき法により形成するようにした。これに限らず、例えば、金属層７１～７７を無電解めっき法により形成するようにしてもよい。
・上記実施形態の基板２０に内蔵する電子部品５０の数は特に限定されない。例えば、リードフレーム３０の上面に２つ以上の電子部品５０を実装するようにしてもよい。また、リードフレーム３０に１つ又は複数の電子部品５０を実装するとともに、リードフレーム４０に１つ又は複数の電子部品５０を実装するようにしてもよい。また、基板２０に内蔵する電子部品は１種類に限らず、複数種類の電子部品を内蔵するようにしてもよい。
・上記実施形態のリードフレーム４０の上面に実装する電子部品９０の数は特に限定されない。例えば、リードフレーム４０の上面に１つの電子部品９０を実装するようにしてもよい。
・上記実施形態における電子部品５０，９０の実装の形態は、様々に変形・変更することが可能である。電子部品５０，９０の実装の形態としては、例えば、フリップチップ実装、ワイヤボンディング実装、はんだ実装又はこれらを組み合わせた形態が挙げられる。
・上記実施形態では、多数個取りの製造方法に具体化したが、単数個取り（一個取り）の製造方法に具体化してもよい。
１０ 電子部品装置
２０ 基板
３０，３０Ａ リードフレーム
３１ 配線
３２ 内側接続端子
３３ 外側接続端子
３４ 接続部
３５ 接続部
３６ 酸化膜
４０，４０Ａ リードフレーム
４１ 配線
４２ 内側接続端子
４３ 外側接続端子
４４ 接続部
４５ 接続部
４６ 酸化膜
４９ 接続部
５０ 電子部品
５１ 端子部
５２ はんだ層
５３ 金属柱
５４ はんだ層
６０ 絶縁樹脂
７１～７７ 金属層
８０ はんだボール
８１ 銅コアボール
８２ はんだ
８５ 接続部材
８６ 金属柱
８７，８８ はんだ層
９０，９０Ａ，９０Ｂ 電子部品
９１ 端子部
９２ はんだ層
９３ 金属柱
９４ はんだ層
９７ 接合材
１００ 封止樹脂

Claims (18)

  1. 第１リードフレームと、
    前記第１リードフレーム上に設けられた第２リードフレームと、
    前記第１リードフレームと前記第２リードフレームとの間に設けられた第１電子部品と、
    前記第１リードフレームと前記第２リードフレームとの間に設けられた接続部材と、
    前記第１リードフレームと前記第２リードフレームとの間に充填され、前記第１電子部品と前記接続部材とを被覆する絶縁樹脂と、を有し、
    前記第１リードフレームの表面には、第１酸化膜と、前記第１酸化膜から露出する第１接続部とが設けられており、
    前記第２リードフレームの表面には、第２酸化膜と、前記第２酸化膜から露出する第２接続部とが設けられており、
    前記第１接続部の表面粗度は、前記第１酸化膜の表面粗度よりも小さく、
    前記第２接続部の表面粗度は、前記第２酸化膜の表面粗度よりも小さく、
    前記接続部材は、はんだを有し、
    前記接続部材の厚さが、前記第１電子部品の厚さよりも厚く形成されており、
    前記接続部材により、前記第１接続部と前記第２接続部とが電気的に接続されている電子部品装置。
  2. 前記第１接続部上に設けられた第１金属層と、
    前記第２接続部上に設けられた第２金属層と、を有し、
    前記第１金属層により被覆された部分の前記第１接続部の表面粗度は、前記第１酸化膜の表面粗度よりも小さく、
    前記第２金属層により被覆された部分の前記第２接続部の表面粗度は、前記第２酸化膜の表面粗度よりも小さい請求項１に記載の電子部品装置。
  3. 前記接続部材は、前記第１金属層と前記第２金属層とに接合されている請求項２に記載の電子部品装置。
  4. 前記接続部材は、スペーサと、前記はんだとを有し、
    前記スペーサは、前記はんだによって前記第１接続部と前記第２接続部とに接合されている請求項１から請求項３のいずれか１項に記載の電子部品装置。
  5. 前記スペーサは、コアボールである請求項４に記載の電子部品装置。
  6. 前記スペーサは、金属柱である請求項４に記載の電子部品装置。
  7. 前記第１リードフレームの表面には、前記第１酸化膜から露出する第３接続部が設けられており、
    前記第１電子部品は、前記第３接続部に電気的に接続されている請求項１から請求項６のいずれか１項に記載の電子部品装置。
  8. 前記第２リードフレームの表面には、前記第２酸化膜から露出する第４接続部が設けられており、
    前記第１電子部品は、前記第４接続部に電気的に接続されている請求項１から請求項６のいずれか１項に記載の電子部品装置。
  9. 前記第２リードフレームの上面には、前記絶縁樹脂及び前記第２酸化膜から露出する第５接続部が設けられており、
    前記第５接続部の上面に実装され、前記第５接続部に電気的に接続された第２電子部品を更に有する請求項１から請求項８のいずれか１項に記載の電子部品装置。
  10. 前記第２リードフレームは、第２内側接続端子と、前記第２内側接続端子よりも前記電子部品装置の外周縁側に設けられるとともに前記第２内側接続端子よりも薄く形成された第２外側接続端子とを有し、
    前記第２内側接続端子は、前記第５接続部を有する請求項９に記載の電子部品装置。
  11. 前記第１リードフレームは、第１内側接続端子と、前記第１内側接続端子よりも前記電子部品装置の外周縁側に設けられた第１外側接続端子と、前記第１外側接続端子の下面に設けられた溝部とを有し、
    前記第１外側接続端子の下面には、前記絶縁樹脂及び前記第１酸化膜から露出する外部電極が設けられており、
    前記外部電極は、前記第１外側接続端子の下面と前記溝部の内面を構成する前記第１外側接続端子の外側面とを被覆する第３金属層を有する請求項１から請求項１０のいずれか１項に記載の電子部品装置。
  12. 前記第１リードフレーム及び前記第２リードフレームは、銅又は銅合金からなり、
    前記第１酸化膜及び前記第２酸化膜は、水酸化物を含む酸化銅の皮膜である請求項１から請求項１１のいずれか１項に記載の電子部品装置。
  13. 第１リードフレームの表面に、第１酸化膜と、前記第１酸化膜から露出する第１接続部とを形成する工程と、
    第２リードフレームの表面に、第２酸化膜と、前記第２酸化膜から露出する第２接続部とを形成する工程と、
    前記第１リードフレーム上に、第１電子部品を搭載する工程と、
    前記第１リードフレーム上に、はんだを含む接続部材を介して前記第２リードフレームを積層する工程と、
    前記第１リードフレームと前記第２リードフレームとの間に、前記第１電子部品と前記接続部材とを被覆する絶縁樹脂を充填する工程と、を有し、
    前記第１接続部の表面粗度は、前記第１酸化膜の表面粗度よりも小さく形成され、
    前記第２接続部の表面粗度は、前記第２酸化膜の表面粗度よりも小さく形成され、
    前記接続部材の厚さは、前記第１電子部品の厚さよりも厚く形成され、
    前記接続部材により、前記第１接続部と前記第２接続部とが電気的に接続される電子部品装置の製造方法。
  14. 前記第１酸化膜と前記第１接続部とを形成する工程は、
    前記第１接続部上に第１金属層を形成する工程と、
    陽極酸化法により、前記第１金属層から露出する前記第１リードフレームの表面に前記第１酸化膜を形成する工程と、を有し、
    前記第２酸化膜と前記第２接続部とを形成する工程は、
    前記第２接続部上に第２金属層を形成する工程と、
    陽極酸化法により、前記第２金属層から露出する前記第２リードフレームの表面に前記第２酸化膜を形成する工程と、を有し、
    前記第１金属層により被覆された部分の前記第１接続部の表面粗度は、前記第１酸化膜の表面粗度よりも小さく形成され、
    前記第２金属層により被覆された部分の前記第２接続部の表面粗度は、前記第２酸化膜の表面粗度よりも小さく形成される請求項１３に記載の電子部品装置の製造方法。
  15. 前記接続部材は、前記第１金属層と前記第２金属層とに接合される請求項１４に記載の電子部品装置の製造方法。
  16. 前記接続部材は、スペーサと、前記はんだとを有し、
    前記スペーサは、前記はんだによって前記第１接続部と前記第２接続部とに接合される請求項１３から請求項１５のいずれか１項に記載の電子部品装置の製造方法。
  17. 第１金属板をパターニングして、第１内側接続端子と、前記第１内側接続端子よりも前記電子部品装置の外周縁側に設けられた第１外側接続端子とを有する前記第１リードフレームを形成する工程を更に有し、
    前記絶縁樹脂を充填する工程の後に、
    前記第１外側接続端子の下面に溝部を形成し、前記溝部の内面を構成する前記第１外側接続端子の外側面を前記絶縁樹脂及び前記第１酸化膜から露出させる工程と、
    前記第１外側接続端子の下面に形成された前記第１酸化膜を除去し、前記第１外側接続端子の下面を前記絶縁樹脂及び前記第１酸化膜から露出させる工程と、
    前記絶縁樹脂及び前記第１酸化膜から露出された前記第１外側接続端子の下面及び外側面を被覆する第３金属層を形成する工程と、を更に有する請求項１３から請求項１６のいずれか１項に記載の電子部品装置の製造方法。
  18. 第２金属板をパターニングして、第２内側接続端子と、前記第２内側接続端子よりも前記電子部品装置の外周縁側に設けられるとともに前記第２内側接続端子よりも薄く形成された第２外側接続端子とを有する前記第２リードフレームを形成する工程を更に有し、
    前記絶縁樹脂を充填する工程の後に、前記第２リードフレーム上に第２電子部品を搭載する工程を更に有し、
    前記第２内側接続端子は、前記絶縁樹脂及び前記第２酸化膜から露出する第５接続部を有し、
    前記第２電子部品は、前記第５接続部に電気的に接続される請求項１３から請求項１７のいずれか１項に記載の電子部品装置の製造方法。
JP2019119539A 2019-06-27 2019-06-27 電子部品装置及び電子部品装置の製造方法 Active JP7271337B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019119539A JP7271337B2 (ja) 2019-06-27 2019-06-27 電子部品装置及び電子部品装置の製造方法
US16/912,969 US11444006B2 (en) 2019-06-27 2020-06-26 Electronic component apparatus having a first lead frame and a second lead frame and an electronic component provided between the first lead frame and the second lead frame
US17/874,898 US11955410B2 (en) 2019-06-27 2022-07-27 Electronic component apparatus having a first lead frame and a second lead frame and an electronic component provided between the first lead frame and the second lead frame

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019119539A JP7271337B2 (ja) 2019-06-27 2019-06-27 電子部品装置及び電子部品装置の製造方法

Publications (2)

Publication Number Publication Date
JP2021005670A JP2021005670A (ja) 2021-01-14
JP7271337B2 true JP7271337B2 (ja) 2023-05-11

Family

ID=74042618

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019119539A Active JP7271337B2 (ja) 2019-06-27 2019-06-27 電子部品装置及び電子部品装置の製造方法

Country Status (2)

Country Link
US (2) US11444006B2 (ja)
JP (1) JP7271337B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7271337B2 (ja) * 2019-06-27 2023-05-11 新光電気工業株式会社 電子部品装置及び電子部品装置の製造方法
US11121105B2 (en) 2019-07-06 2021-09-14 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
JP7463909B2 (ja) * 2020-08-25 2024-04-09 株式会社デンソー 半導体装置及びその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223289A (ja) 2000-02-08 2001-08-17 Sony Corp リードフレームと、その製造方法と、半導体集積回路装置と、その製造方法
JP2001358280A (ja) 2000-04-12 2001-12-26 Sony Corp リードフレームと、その製造方法と、半導体集積回路装置と、その製造方法
JP2013219213A (ja) 2012-04-10 2013-10-24 Shinko Electric Ind Co Ltd 積層型半導体装置及びその製造方法
JP2015154055A (ja) 2014-02-19 2015-08-24 イビデン株式会社 プリント配線板
JP2019096694A (ja) 2017-11-21 2019-06-20 新光電気工業株式会社 リードフレーム、半導体装置、リードフレームの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3691993B2 (ja) * 1999-10-01 2005-09-07 新光電気工業株式会社 半導体装置及びその製造方法並びにキャリア基板及びその製造方法
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
JP2007242692A (ja) * 2006-03-06 2007-09-20 Matsushita Electric Ind Co Ltd 光学装置および光学装置の製造方法
JP5417128B2 (ja) * 2008-11-27 2014-02-12 新光電気工業株式会社 リードフレーム及びその製造方法、及び半導体装置
US8222716B2 (en) * 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US8421210B2 (en) * 2010-05-24 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with dual side connection and method of manufacture thereof
US8361899B2 (en) * 2010-12-16 2013-01-29 Monolithic Power Systems, Inc. Microelectronic flip chip packages with solder wetting pads and associated methods of manufacturing
US9842797B2 (en) * 2011-03-07 2017-12-12 Texas Instruments Incorporated Stacked die power converter
TWI538112B (zh) * 2013-11-01 2016-06-11 南茂科技股份有限公司 一種引線框架之封裝結構及其製造方法
JP6386746B2 (ja) * 2014-02-26 2018-09-05 株式会社ジェイデバイス 半導体装置
CN207217523U (zh) 2014-11-12 2018-04-10 株式会社村田制作所 复合电子部件、电路模块以及dcdc转换器模块
CN107004673B (zh) * 2014-11-27 2020-01-03 三菱电机株式会社 半导体驱动装置
JP6325975B2 (ja) * 2014-12-19 2018-05-16 新光電気工業株式会社 リードフレーム、半導体装置
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법
KR20170067426A (ko) * 2015-12-08 2017-06-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 이를 이용한 반도체 패키지
TWM523189U (zh) * 2016-03-14 2016-06-01 Chang Wah Technology Co Ltd 導線架預成形體及導線架封裝結構
JP6566927B2 (ja) * 2016-12-01 2019-08-28 三菱電機株式会社 半導体装置および電力変換装置
US11088055B2 (en) * 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe
JP7271337B2 (ja) * 2019-06-27 2023-05-11 新光電気工業株式会社 電子部品装置及び電子部品装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223289A (ja) 2000-02-08 2001-08-17 Sony Corp リードフレームと、その製造方法と、半導体集積回路装置と、その製造方法
JP2001358280A (ja) 2000-04-12 2001-12-26 Sony Corp リードフレームと、その製造方法と、半導体集積回路装置と、その製造方法
JP2013219213A (ja) 2012-04-10 2013-10-24 Shinko Electric Ind Co Ltd 積層型半導体装置及びその製造方法
JP2015154055A (ja) 2014-02-19 2015-08-24 イビデン株式会社 プリント配線板
JP2019096694A (ja) 2017-11-21 2019-06-20 新光電気工業株式会社 リードフレーム、半導体装置、リードフレームの製造方法

Also Published As

Publication number Publication date
US11955410B2 (en) 2024-04-09
US11444006B2 (en) 2022-09-13
JP2021005670A (ja) 2021-01-14
US20220367326A1 (en) 2022-11-17
US20200411419A1 (en) 2020-12-31

Similar Documents

Publication Publication Date Title
US10008437B2 (en) Lead frame and electronic component device
US11955410B2 (en) Electronic component apparatus having a first lead frame and a second lead frame and an electronic component provided between the first lead frame and the second lead frame
TW201737430A (zh) 引線框架、半導體裝置及引線框架的製造方法
JP2019016705A (ja) 電子部品装置及びその製造方法
JP2010103161A (ja) 半導体装置及び電子部品
US10096539B2 (en) Lead frame and electronic component device
JP7239342B2 (ja) 電子装置及び電子装置の製造方法
JP5539453B2 (ja) 電子部品搭載多層配線基板及びその製造方法
US20180138107A1 (en) Lead frame and electronic component device
US11452210B2 (en) Wiring substrate and electronic device
JP7463191B2 (ja) 半導体装置及び半導体装置の製造方法
US11552004B2 (en) Wiring structure having stacked first and second electrodes
US11929342B2 (en) Semiconductor device with leads having step surfaces
JP4190659B2 (ja) 配線基板とその製造方法
JP2009099816A (ja) 半導体装置とその製造方法および半導体装置の実装方法
JP7286450B2 (ja) 電子装置及び電子装置の製造方法
JP2006351950A (ja) 半導体装置及び半導体装置の製造方法
JP2020077747A (ja) リードフレーム、半導体装置及びリードフレームの製造方法
CN112701050B (zh) 一种内嵌元件的封装方法及封装结构
US20240312868A1 (en) Semiconductor device
JP7430988B2 (ja) 電子装置
JP5943386B2 (ja) リードフレーム及びその製造方法
JP2021034573A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230426

R150 Certificate of patent or registration of utility model

Ref document number: 7271337

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150