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JP7242908B2 - バックサイドアイソレーション構造体を備えた３次元メモリデバイス - Google Patents

バックサイドアイソレーション構造体を備えた３次元メモリデバイス Download PDF

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JP7242908B2 JP2021570976A JP2021570976A JP7242908B2 JP 7242908 B2 JP7242908 B2 JP 7242908B2 JP 2021570976 A JP2021570976 A JP 2021570976A JP 2021570976 A JP2021570976 A JP 2021570976A JP 7242908 B2 JP7242908 B2 JP 7242908B2
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Description

平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズにスケーリングされている。しかし、メモリセルの特徴サイズが下限に接近するにつれて、プレーナープロセスおよび製作技法は、困難でコストがかかるようになる。そうであるので、平面的なメモリセルのためのメモリ密度は、上限に接近している。３次元（３Ｄ）メモリアーキテクチャーは、平面的なメモリセルにおける密度の制限に対処することが可能である。
メモリデバイスのための３次元（３Ｄ）キャパシター構造体およびそれを形成するための方法の実施形態が、本開示において説明されている。
いくつかの実施形態において、方法は、少なくとも第１および第２の半導体デバイスを含む複数の半導体デバイスを第１の基板の第１の側に形成するステップを含む。方法は、第１の半導体デバイスと第２の半導体デバイスとの間にシャロートレンチアイソレーション（ＳＴＩ）構造体を形成するステップと、複数の半導体デバイスの上に第１のインターコネクト層を形成するステップとを含む。方法は、複数のメモリセルおよび第２のインターコネクト層を含むメモリアレイを第２の基板の上に形成するステップをさらに含む。方法は、第１および第２のインターコネクト層を接続するステップと、第１の基板を通してアイソレーショントレンチを形成し、ＳＴＩ構造体の一部分を露出させるステップとを含む。アイソレーショントレンチが、第１の側の反対側にある第１の基板の第２の側を通して形成される。方法は、アイソレーション材料を配設し、アイソレーショントレンチの中にアイソレーション構造体を形成するステップと、第１の基板の第２の側に配設されているアイソレーション材料の部分を除去するために平坦化プロセスを実施するステップとを含む。
いくつかの実施形態において、第１および第２の半導体デバイスは、高電圧ｎ型デバイスおよび高電圧ｐ型デバイスをそれぞれ含む。
いくつかの実施形態において、第１の基板は、第１および第２のインターコネクト層を接続するステップの後に、第２の側を通して薄くされる。
いくつかの実施形態において、第１の基板を薄くするステップは、第１の基板の第２の側にディープウェルを露出させるステップを含む。
いくつかの実施形態において、ライナー層が、アイソレーション材料を配設する前に、アイソレーショントレンチの中に配設される。
いくつかの実施形態において、誘電体層が、第１の基板の第２の側に配設される。
いくつかの実施形態において、第１および第２のインターコネクト層を接続するステップは、直接的なボンディングを通して第１および第２のインターコネクト層を結合するステップを含む。
いくつかの実施形態において、さらなるＳＴＩ構造体が、第１または第２の半導体デバイスに隣接して形成され、別のディープアイソレーショントレンチが、第１の基板を通して形成され、さらなるＳＴＩ構造体を露出させる。
いくつかの実施形態において、アイソレーション材料が、さらなるディープアイソレーショントレンチの中に配設される。
いくつかの実施形態において、トレンチが、第１の基板の中に形成され、コンタクトを露出させる。導電性材料が、トレンチの中におよびコンタクトの上に配設され、スルーシリコンコンタクト（ＴＳＣ： ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｃｏｎｔａｃｔ）を形成し、ここで、ＴＳＣは、コンタクトに電気的に連結される。
いくつかの実施形態において、少なくとも１つのコンタクトパッドが、ＴＳＣの上に形成され、ＴＳＣに電気的に連結される。
いくつかの実施形態において、アイソレーション材料を配設するステップは、酸化ケイ素材料を堆積させるステップを含む。
いくつかの実施形態において、第１および第２のインターコネクト層を結合するステップは、ボンディングインターフェースにおける誘電体－誘電体ボンディングおよび金属－金属ボンディングを含む。
いくつかの実施形態において、３次元メモリデバイスを形成するための方法は、複数の半導体デバイスおよび第１のインターコネクト層を含む周辺回路を第１の基板の第１の側に形成するステップを含む。また、方法は、第１の基板の中に複数のシャロートレンチアイソレーション（ＳＴＩ）構造体を形成するステップであって、複数のＳＴＩ構造体のそれぞれのＳＴＩ構造体が、複数の半導体デバイスの隣接する半導体デバイス同士の間に形成される、ステップを含む。方法は、複数のメモリセルおよび第２のインターコネクト層を含むメモリアレイを第２の基板の上に形成するステップをさらに含む。方法は、第１および第２のインターコネクト層を接続するステップであって、複数の半導体のうちの少なくとも１つの半導体デバイスが、複数のメモリセルの少なくとも１つのメモリセルに電気的に連結されるようになっている、ステップをさらに含む。方法は、第１の基板の第２の側を通して第１の基板を薄くするステップであって、第２の側は、第１の側の反対側にある、ステップをさらに含む。方法は、第１の基板を通して複数のアイソレーショントレンチを形成し、複数のＳＴＩ構造体のＳＴＩ構造体の一部分を露出させるステップであって、複数のアイソレーショントレンチは、第１の基板の第２の側を通して形成される、ステップをさらに含む。方法は、複数のアイソレーショントレンチの中にアイソレーション材料を配設するステップと、第１の基板の第２の側に配設されているアイソレーション材料の部分を除去するために平坦化プロセスを実施するステップとをさらに含む。
いくつかの実施形態において、第１および第２のインターコネクト層を接続するステップは、直接的なボンディングを通して第１および第２のインターコネクト層を結合するステップを含む。
いくつかの実施形態において、誘電体層が、第１の基板の第２の側に配設され、複数のアイソレーショントレンチは、誘電体層を通って延在する。
いくつかの実施形態において、ライナー層が、アイソレーション材料を配設する前に、アイソレーショントレンチの中に配設される。
いくつかの実施形態において、アイソレーション材料を配設するステップは、酸化ケイ素材料を配設するステップを含む。
いくつかの実施形態において、複数の半導体デバイスは、高電圧ｎ型およびｐ型デバイスを含む。
いくつかの実施形態において、トレンチが、第１の基板の中に形成され、コンタクトが露出される。導電性材料が、トレンチの中におよびコンタクトの上に配設され、スルーシリコンコンタクト（ＴＳＣ）を形成し、ここで、ＴＳＣは、コンタクトに電気的に連結される。
いくつかの実施形態において、３次元メモリデバイスは、周辺回路ウェハを含み、周辺回路ウェハは、第１の基板と、第１の基板の第１の側に形成された複数の半導体デバイスおよび第１のインターコネクト層とを含む。また、周辺回路ウェハは、第１の基板の中の複数のシャロートレンチアイソレーション（ＳＴＩ）構造体であって、少なくとも１つのＳＴＩ構造体は、複数の半導体デバイスの隣接する半導体デバイス同士の間に形成されている、複数のシャロートレンチアイソレーション（ＳＴＩ）構造体を含む。また、周辺回路ウェハは、第１の側の反対側にある第１の基板の第２の側に形成された複数のディープアイソレーション構造体であって、複数のディープアイソレーション構造体の少なくとも１つのディープアイソレーション構造体は、少なくとも１つのＳＴＩ構造体と物理的な接触をしている、複数のディープアイソレーション構造体を含む。また、３次元メモリデバイスは、メモリアレイウェハを含み、メモリアレイウェハは、複数のメモリセルであって、複数の半導体デバイスのうちの少なくとも１つの半導体デバイスは、複数のメモリセルの少なくとも１つのメモリセルに電気的に連結されている、複数のメモリセルを含む。また、メモリアレイウェハは、第１のインターコネクト層と物理的な接触をしている第２のインターコネクト層を含む。
いくつかの実施形態において、少なくとも１つのディープアイソレーション構造体は、ライナー層およびアイソレーション材料を含み、ライナー層は、アイソレーション材料と第１の基板との間にある。
いくつかの実施形態において、物理的な接触は、第１のインターコネクト層と第２のインターコネクト層との間に形成された化学結合を含む。
いくつかの実施形態において、少なくとも１つのディープアイソレーション構造体は、酸化ケイ素を含む。
いくつかの実施形態において、複数の半導体デバイスは、高電圧デバイスを含む。
いくつかの実施形態において、複数の半導体デバイスは、高電圧ｎ型およびｐ型デバイスを含む。
いくつかの実施形態において、第１の基板は、スルーシリコンコンタクト（ＴＳＣ）に電気的に連結されているコンタクトを含む。
いくつかの実施形態において、３次元メモリデバイスは、また、コンタクトパッドを含み、コンタクトパッドは、ＴＳＣと接触しており、ＴＳＣに電気的に連結されている。
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
本開示のいくつかの実施形態による、例示的な３次元（３Ｄ）メモリダイの概略上面図である。 本開示のいくつかの実施形態による、３Ｄメモリダイの領域の概略上面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリアレイ構造体の一部分の斜視図である。 本開示のいくつかの実施形態による、ディープアイソレーション構造体を備えた３Ｄメモリアレイを形成するフローダイアグラムである。 本開示のいくつかの実施形態による、高電圧ｎ型およびｐ型デバイスを有する周辺回路の断面図である。 本開示のいくつかの実施形態による、メモリアレイの断面図である。 本開示のいくつかの実施形態による、周辺回路およびメモリアレイを結合した後の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、さまざまなプロセス段階における３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、さまざまなプロセス段階における３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、さまざまなプロセス段階における３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの上面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの上面図である。
本発明の特徴および利点は、図面と併せて解釈されるときに、下記に記載されている詳細な説明からより明らかになることとなり、図面において、同様の参照符号は、全体を通して対応する要素を識別している。図面において、同様の参照数字は、一般的に、同一の、機能的に同様の、および／または構造的に同様の要素を示している。要素が最初に出現する図面は、対応する参照数字の中の最も左の数字によって示されている。
本開示の実施形態が、添付の図面を参照して説明されることとなる。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質を実現することは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっているということが容易に理解されるべきである。そのうえ、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別の要素または特徴に対する１つの要素または特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中またはプロセスステップ中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板は、「上部」表面および「底部」表面を含む。基板の上部表面は、典型的に、半導体デバイスが形成されている場所であり、したがって、半導体デバイスは、そうでないと述べられていない限り、基板の上部側に形成されている。底部表面は、上部表面に対して反対側にあり、したがって、基板の底部側は、基板の上部側に対して反対側にある。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウェハなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、上部側および底部側を有しており、ここで、層の底部側は、相対的に基板の近くにあり、上部側は、相対的に基板から離れている。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の範囲よりも小さい範囲を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意のセットの間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、インターコネクト層は、１つまたは複数の導電性層およびコンタクト層（コンタクト、インターコネクトライン、および／または垂直方向のインターコネクトアクセス（ＶＩＡ： ｖｅｒｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ ａｃｃｅｓｓ）が、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。
本開示において、説明を容易にするために、「階層（ｔｉｅｒ）」が、垂直方向に沿って実質的に同じ高さの要素を指すために使用されている。たとえば、ワードラインおよび下にあるゲート誘電体層が、「階層」と称され得、ワードラインおよび下にある絶縁層が、一緒に「階層」と称され得、実質的に同じ高さのワードラインが、「ワードラインの階層」またはそれに類するものと称され得、以下同様である。
本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセスステップに関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。
本開示において、「水平方向の／水平方向に／横方向の／横方向に」という用語は、基板の横方向の表面に対して公称的に平行であることを意味しており、「垂直方向の」または「垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であることを意味している。
本明細書で使用されているように、「３Ｄメモリ」という用語は、３次元（３Ｄ）半導体デバイスを指し、その３次元（３Ｄ）半導体デバイスは、横方向に配向された基板の上に、メモリセルトランジスターの垂直方向に配向されたストリング（本明細書で「メモリストリング」と称される（たとえば、ＮＡＮＤストリングなど））を備えており、メモリストリングが基板に対して垂直方向に延在するようになっている。
高電圧ｎ型またはｐ型デバイスなどのような高電圧デバイスが、３Ｄメモリセルの中に実装され、セル動作を促進させる。３Ｄメモリ回路において、高電圧ｎ型およびｐ型デバイスが、互いに隣接して設置され、動作の間に高電圧（たとえば、約１５Ｖ～２５Ｖ）にそれぞれ接続され得る。そうであるので、高電圧ｎ型およびｐ型デバイスの間の十分なアイソレーションが、隣接する高電圧デバイス同士の間のクロストークを防止するために実装される必要がある。３Ｄメモリ（たとえば、３Ｄ ＮＡＮＤフラッシュメモリ）の開発は、高密度および高容量メモリセルに向けて進行しており、デバイスの数および金属配線の数は、継続的に増加している。デバイス同士の間の分離が縮小し続けるにつれて、隣接するデバイス同士の間のクロストークを防止するために、高品質のアイソレーション構造体がより重要になっている。
本開示によるさまざまな実施形態は、３Ｄメモリ構造体の高電圧デバイス同士の間のアイソレーションを改善するアイソレーション構造体のための構造および製作方法を提供する。ＣＭＯＳデバイスを含有する周辺デバイスウェハは、３Ｄメモリアレイを含有するアレイウェハに結合され得る。アイソレーション構造体は、結合された周辺／メモリアレイウェハの中に実装され、隣接する構造体同士の間（たとえば、高電圧ｎ型デバイスおよび高電圧ｐ型デバイスなどのような高電圧デバイスのための異なるドーピングタイプのウェル同士の間など）のクロストークを防止することが可能である。アイソレーション構造体は、周辺ウェハの誘電体層を薄くすることによって、および、スルーシリコンアイソレーション（ＴＳＩ： ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｉｓｏｌａｔｉｏｎ）構造体を形成し、異なる機能的領域を効果的に分離することによって、形成され得る。デバイス同士の間のより大きい分離に依存するかまたはそれらの機能的領域のドーパントレベルを増加させるというよりもむしろ、アイソレーション構造体を使用することによって、３Ｄ ＮＡＮＤフラッシュメモリの全体的なメモリ密度および製造コストが改善され得る。
図１Ａは、本開示のいくつかの実施形態による例示的な３次元（３Ｄ）メモリデバイス１００の上面図を図示している。３Ｄメモリデバイス１００は、メモリチップ（パッケージ）、メモリダイ、または、メモリダイの任意の部分であることが可能であり、１つまたは複数のメモリ平面１０１を含むことが可能であり、メモリ平面１０１のそれぞれは、複数のメモリブロック１０３を含むことが可能である。同一のおよび同時の動作が、それぞれのメモリ平面１０１において行われ得る。メモリブロック１０３は、サイズがメガバイト（ＭＢ）であることが可能であり、メモリブロック１０３は、消去動作を実施するための最小のサイズであることが可能である。図１に示されているように、例示的な３Ｄメモリデバイス１００は、４つのメモリ平面１０１を含み、それぞれのメモリ平面１０１は、６つのメモリブロック１０３を含む。それぞれのメモリブロック１０３は、複数のメモリセルを含むことが可能であり、ここで、それぞれのメモリセルは、ビットラインおよびワードラインなどのようなインターコネクトを通してアドレス指定され得る。ビットラインおよびワードラインは、（たとえば、それぞれ、行および列で）垂直方向にレイアウトされ、金属ラインのアレイを形成することが可能である。ビットラインおよびワードラインの方向は、図１の中で「ＢＬ」および「ＷＬ」としてラベル付けされている。本開示において、メモリブロック１０３は、「メモリアレイ」または「アレイ」とも称される。メモリアレイは、メモリデバイスの中のコアエリアであり、ストレージ機能を実施する。
また、３Ｄメモリデバイス１００は、周辺部領域１０５（メモリ平面１０１を取り囲むエリア）を含む。周辺部領域１０５は、多くのデジタル、アナログ、および／または混合信号回路を含有し得、メモリアレイの機能（たとえば、ページバッファー、行デコーダーおよび列デコーダー、ならびにセンスアンプ）をサポートする。周辺回路は、当業者に明らかになることとなるように、アクティブおよび／またはパッシブ半導体デバイス（たとえば、トランジスター、ダイオード、キャパシター、抵抗器など）を使用する。
３Ｄメモリデバイス１００の中のメモリ平面１０１の配置、および、図１に図示されているそれぞれのメモリ平面１０１の中のメモリブロック１０３の配置は、単に例として提供されているに過ぎず、それは、本開示の範囲を限定するものではないということが留意される。
図１Ｂを参照すると、本開示のいくつかの実施形態による、図１Ａの中の領域１０８の拡大上面図が図示されている。３Ｄメモリデバイス１００の領域１０８は、階段領域２１０およびチャネル構造体領域２１１を含むことが可能である。チャネル構造体領域２１１は、メモリストリング２１２のアレイを含むことが可能であり、メモリストリング２１２のそれぞれが、複数のスタックされたメモリセルを含む。階段領域２１０は、階段構造体と、階段構造体の上に形成されたコンタクト構造体２１４のアレイを含むことが可能である。いくつかの実施形態において、複数のスリット構造体２１６が、チャネル構造体領域２１１および階段領域２１０を横切ってＷＬ方向に延在しており、複数のスリット構造体２１６は、メモリブロックを複数のメモリフィンガー２１８へと分割することが可能である。少なくともいくつかのスリット構造体２１６は、チャネル構造体領域２１１の中のメモリストリング２１２のアレイのためのコモンソースコンタクトとして機能することが可能である。上部選択ゲートカット２２０が、それぞれのメモリフィンガー２１８の中央に配設され、メモリフィンガー２１８の上部選択ゲート（ＴＳＧ： ｔｏｐ ｓｅｌｅｃｔ ｇａｔｅ）を２つの部分へと分割することが可能であり、それによって、メモリフィンガーを２つのプログラマブル（読み取り／書き込み）ページへと分割することが可能である。３Ｄ ＮＡＮＤメモリの消去動作は、メモリブロックレベルにおいて実施され得るが、読み取り動作および書き込み動作は、メモリページレベルにおいて実施され得る。ページは、サイズがキロバイト（ＫＢ）であることが可能である。いくつかの実施形態において、領域１０８は、また、製作の間のプロセス変動制御のための、および／または、追加的な機械的なサポートのためのダミーメモリストリングを含む。
図２は、本開示のいくつかの実施形態による例示的な３次元（３Ｄ）メモリアレイ構造体２００の一部分の斜視図を図示している。メモリアレイ構造体２００は、基板３３０と、基板３３０の上方の絶縁フィルム３３１と、絶縁フィルム３３１の上方の下側選択ゲート（ＬＳＧ）３３２の階層と、交互の導電性層および誘電体層のフィルムスタック３３５を形成するためにＬＳＧ３３２の上にスタックしている制御ゲート３３３の複数の階層（「ワードライン（ＷＬ）」とも称される）とを含む。制御ゲートの階層に隣接する誘電体層は、明確化のために図２に示されていない。
それぞれの階層の制御ゲートは、フィルムスタック３３５を通してスリット構造体２１６－１および２１６－２によって分離されている。また、メモリアレイ構造体２００は、制御ゲート３３３のスタックの上方に上部選択ゲート（ＴＳＧ）３３４の階層を含む。ＴＳＧ３３４のスタック、制御ゲート３３３、およびＬＳＧ３３２は、「ゲート電極」とも称される。メモリアレイ構造体２００は、メモリストリング２１２と、隣接するＬＳＧ３３２同士の間の基板３３０の部分の中にドープされたソースライン領域３４４とをさらに含む。それぞれのメモリストリング２１２は、絶縁フィルム３３１ならびに交互の導電性層および誘電体層のフィルムスタック３３５を通って延在するチャネルホール３３６を含む。また、メモリストリング２１２は、チャネルホール３３６の側壁部の上のメモリフィルム３３７と、メモリフィルム３３７の上方のチャネル層３３８と、チャネル層３３８によって取り囲まれているコア充填フィルム３３９とを含むことができる。メモリセル３４０は、制御ゲート３３３およびメモリストリング２１２の交差部に形成され得る。メモリアレイ構造体２００は、ＴＳＧ３３４の上方において、メモリストリング２１２に接続されている複数のビットライン（ＢＬ）３４１をさらに含む。また、メモリアレイ構造体２００は、複数のコンタクト構造体２１４を通してゲート電極と接続されている複数の金属インターコネクトライン３４３を含む。フィルムスタック３３５の縁部は、階段の形状で構成されており、ゲート電極のそれぞれの階層への電気的な接続を可能にする。
図２において、例示目的のために、制御ゲート３３３－１、３３３－２、および３３３－３の３つの階層が、ＴＳＧ３３４の１つの階層およびＬＳＧ３３２の１つの階層とともに示されている。この例では、それぞれのメモリストリング２１２は、３つのメモリセル３４０－１、３４０－２、および３４０－３を含むことが可能であり、それらは、制御ゲート３３３－１、３３３－２、および３３３－３にそれぞれ対応している。いくつかの実施形態において、制御ゲートの数およびメモリセルの数は、ストレージ容量を増加させるために３つよりも多くなっていることが可能である。また、メモリアレイ構造体２００は、たとえば、ＴＳＧカット、コモンソースコンタクト、およびダミーチャネル構造体など、他の構造体を含むことが可能である。これらの構造体は、簡単にするために、図２に示されていない。
より高いストレージ密度を実現するために、３Ｄメモリの垂直方向のＷＬスタックの数、または、１つのメモリストリング当たりのメモリセルの数は、たとえば、２４個のスタックされたＷＬ層（すなわち、２４Ｌ）から１２８層以上に大幅に増加されてきた。３Ｄメモリのサイズをさらに低減させるために、メモリアレイは、周辺回路の上にスタックされ得、または、その逆もまた同様に可能である。たとえば、周辺回路は、第１の基板の上に製作され得、メモリアレイは、第２の基板の上に製作され得る。次いで、メモリアレイおよび周辺回路は、第１および第２の基板を一緒に結合することによって、さまざまなインターコネクトを通して電気的に連結され得る（たとえば、電気的に接続されるかまたは物理的に接触して接続される）。そうであるので、３Ｄメモリ密度が増加され得るだけでなく、周辺回路とメモリアレイとの間の通信が、より高いバンド幅およびより低い電力消費を実現することが可能である。その理由は、インターコネクト長さが、基板（ウェハ）ボンディングを通してより短くなることができるからである。
３Ｄメモリデバイスの密度および性能の増加に伴い、メモリアレイのための機能的なサポート（たとえば、メモリセルのデータを読み取る、書き込む、および消去する）を提供するために、周辺回路の改善も必要とされる。アイソレーション構造体は、結合された周辺／メモリアレイウェハの中に実装され、隣接する構造体同士の間（たとえば、異なるドーピングタイプのウェル同士の間など）のクロストークを防止することが可能である。アイソレーション構造体は、周辺ウェハの誘電体層を薄くすることによって、および、スルーシリコンアイソレーション（ＴＳＩ）構造体を形成し、異なる機能的領域を効果的に分離することによって、形成され得る。
図３は、本開示のいくつかの実施形態による、３Ｄメモリデバイスの中にアイソレーション構造体を形成するための例示的な方法３００のフローダイアグラムである。３Ｄメモリデバイスは、ウェハボンディングを通して周辺回路ウェハをメモリアレイウェハと接続することによって、および、クロストークを防止するために周辺回路ウェハの中のディープアイソレーション構造体を形成することによって、形成され得る。方法３００の動作は、異なる順序で実施され得、および／または、変化することが可能であり、方法３００は、簡単にするために説明されていないより多くの動作を含むことが可能である。図３～図９は、アイソレーション構造体を組み込む例示的な半導体構造体３００を製作する断面図である。図３～図９は、例示的な断面図として提供され、方法３００の説明を促進させる。誘電体層の中にアイソレーション構造体を形成する製作プロセスがここで例として説明されているが、製作プロセスは、さまざまな他の層の上に（たとえば、層間誘電体、絶縁層、導電性層、および任意の他の適切な層などの上に）適用され得る。ここで提供される製作プロセスは、例示的なものであり、これらの図に示されていない本開示による代替的なプロセスが実施され得る。
動作３０２において、本開示のいくつかの実施形態による、３Ｄメモリデバイスの周辺回路ウェハが形成される。図４を参照すると、周辺回路４００は、３Ｄメモリデバイスのさまざまなコンポーネント、たとえば、第１の基板４３０、高電圧デバイス４５０Ａおよび４５０Ｂなどのような複数の周辺デバイス、シャロートレンチアイソレーション（ＳＴＩ）４５２、第１のウェル４５１、第２のウェル４５４、第３のウェル４５７、ゲートスタック４５６、ゲートスペーサー４５８、および周辺インターコネクト層４６２などを含むことが可能である。いくつかの実施形態において、高電圧デバイス４５０Ａおよび４５０Ｂは、それぞれ、高電圧ｐ型およびｎ型デバイスであることが可能である。いくつかの実施形態において、第１および第２のウェル４５１および４５４は、ｎ型ドーパントをドープされたｎ型ウェルであることが可能である。いくつかの実施形態において、第３のウェル４５７は、ｐ型ドーパントをドープされたｐ型ウェルであることが可能である。
第１の基板４３０は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、ゲルマニウムオンインシュレーター（ＧＯＩ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム、炭化ケイ素、ガラス、ＩＩＩ－Ｖ化合物、任意の他の適切な材料、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、第１の基板４３０は、周辺デバイス製作の前に両面研磨され得る。この例では、第１の基板４３０は、上部側および底部側（それぞれ、第１の側４３０－１および第２の側４３０－２、または、フロントサイドおよびバックサイドとも称される）に表面を含み、それらは、高品質の半導体デバイスのための滑らかな表面を提供するために研磨および処理の両方が行われる。第１および第２の側は、第１の基板４３０の反対の側である。
周辺回路４００は、第１の基板４３０の上に１つまたは複数の周辺デバイス４５０Ａおよび４５０Ｂを含むことが可能である。周辺デバイス４５０Ａおよび４５０Ｂは、互いに隣接しており、第１の基板４３０の上に形成され得、周辺デバイス４５０Ａおよび４５０Ｂの全体または一部が、第１の基板４３０の中に（たとえば、第１の基板４３０の上部表面の下方に）および／または直接的に第１の基板４３０の上に形成されている。周辺デバイス４５０Ａおよび４５０Ｂは、任意の適切な半導体デバイスを含むことが可能であり、たとえば、周辺デバイス４５０Ａは、高電圧ＰＦＥＴなどのような高電圧ｐ型デバイスであることが可能である。周辺デバイス４５０Ｂは、高電圧ＮＦＥＴなどのような高電圧ｎ型デバイスであることが可能である。また、周辺デバイス４５０Ａおよび４５０Ｂは、金属酸化物半導体電界効果トランジスター（ＭＯＳＦＥＴ）、バイポーラ接合トランジスター（ＢＪＴ）、ダイオード、抵抗器、キャパシター、インダクターなどであることが可能である。半導体デバイスの中でも、ｐ型および／またはｎ型ＭＯＳＦＥＴ（すなわち、ＣＭＯＳ）が、論理回路設計において広く実装されており、本開示における周辺デバイス４５０Ａおよび４５０Ｂに関する例として使用されている。したがって、周辺回路４００は、ＣＭＯＳウェハ４００とも称され得る。周辺デバイス４５０Ａおよび４５０Ｂは、ｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴのいずれかであることが可能であり、それに限定されないが、シャロートレンチアイソレーション（ＳＴＩ）４５２によって取り囲まれているアクティブデバイス領域、ゲート誘電体、ゲートコンダクター、および／またはゲートハードマスクを含むゲートスタック４５６を含むことが可能である。第１の、第２の、および第３のウェル４５１、４５４、および４５７は、周辺デバイス４５０Ａおよび４５０Ｂのための任意の適切なウェルであることが可能である。また、周辺デバイス４５０Ａおよび４５０Ｂは、ソース／ドレインエクステンションおよび／またはハロー領域（図４には示されていない）、ゲートスタックのそれぞれの側に位置付けされているゲートスペーサー４５８およびソース／ドレイン４６０を含むことが可能である。周辺デバイス４５０Ａおよび４５０Ｂは、ソース／ドレインの上部部分にシリサイド接触エリア（図示せず）をさらに含むことが可能である。また、他の適切なデバイスが、第１の基板４３０の上に形成され得る。
ＳＴＩ４５２は、リソグラフィーおよびエッチングを使用して基板をパターニングし、絶縁材料を充填し、絶縁材料を研磨し、第１の基板４３０の上に同一平面上の表面を形成することを通して形成され得る。ＳＴＩのための絶縁材料は、酸化ケイ素、酸窒化ケイ素、ＴＥＯＳ、低温酸化物（ＬＴＯ）、高温酸化物（ＨＴＯ）、窒化ケイ素などを含むことが可能である。ＳＴＩ４５２のための絶縁材料は、たとえば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、高密度プラズマ（ＨＤＰ）化学蒸着、急速熱化学蒸着（ＲＴＣＶＤ）、金属有機化学蒸着（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング、熱酸化もしくは熱窒化、または、それらの組み合わせなどのような技法を使用して配設され得る。また、ＳＴＩ４５２の形成は、高温アニーリングステップを含み、改善された電気的アイソレーションのために、配設された絶縁材料を高密度化することが可能である。
周辺デバイス４５０Ａおよび４５０Ｂの第１の、第２の、および第３のウェル４５１、４５４、および４５７は、ｎチャネルＭＯＳＦＥＴのためのｐ型ドーピング、または、ｐチャネルＭＯＳＦＥＴのためのｎ型ドーピングを含むことが可能である。たとえば、周辺デバイス４５０Ａは、ＨＶＰＦＥＴなどのような高電圧ｐ型デバイスであることが可能であり、第１のウェル４５１は、高電圧ｎ型ウェルであることが可能である。いくつかの実施形態において、周辺デバイス４５０Ｂは、ＨＶＮＦＥＴなどのような高電圧ｎ型デバイスであることが可能であり、第２および第３のウェルは、それぞれ、ｎ型およびｐ型ドーパントをドープされ得る。第１の、第２の、および第３のウェル４５１、４５４、および４７０のドーパントプロファイルおよび濃度は、周辺デバイス４５０Ａまたは４５０Ｂのデバイス特質に影響を与える可能性がある。低い閾値電圧（Ｖｔ）を伴うＭＯＳＦＥＴデバイスに関して、１つまたは複数の適切なウェルは、より低い濃度でドープされ得、低電圧ｐウェルまたは低電圧ｎウェルを形成することが可能である。高いＶｔを伴うＭＯＳＦＥＴに関して、１つまたは複数の適切なウェルは、より高い濃度でドープされ得、高電圧ｐウェルまたは高電圧ｎウェルを形成することが可能である。いくつかの実施形態において、ｐ型基板からの電気的アイソレーションを提供するために、ディープｎウェルが、高いＶｔを伴うｎチャネルＭＯＳＦＥＴのための高電圧ｐウェルの下に形成され得る。周辺デバイス４５０Ａおよび４５０Ｂは、任意の適切な条件のもとで動作させられるデバイスであることが可能である。たとえば、周辺デバイス４５０Ａは、低電圧デバイスであることが可能であり、一方では、周辺デバイス４５０Ｂは、高電圧デバイスであることが可能であり、適切なウェルは、基板４３０の中に埋め込まれているｎ型ウェルであることが可能であり、基板４３０は、ｐ型基板であることが可能である。いくつかの実施形態において、他のウェルおよび構造体が含まれ得る。
ｎウェルの形成は、任意の適切なｎ型ドーパント、たとえば、リン、ヒ素、アンチモンなど、および／または、それらの任意の組み合わせを含むことが可能である。ｐウェルの形成は、任意の適切なｐ型ドーパント、たとえば、ホウ素を含むことが可能である。ドーパント組み込みは、イオンインプランテーション（活性化アニールがそれに続く）を通して実現され得、または、アクティブデバイス領域に関するエピタキシーの間のインサイチュドーピング（ｉｎ－ｓｉｔｕ ｄｏｐｉｎｇ）を通して実現され得る。
周辺デバイス４５０Ａおよび４５０Ｂのゲートスタック４５６は、「ゲートファースト」スキームによって形成され得、そこでは、ゲートスタック４５６が、ソース／ドレインフォーメーションの前に配設およびパターニングされる。また、周辺デバイス４５０Ａおよび４５０Ｂのゲートスタック４５６は、「交換」スキームによって形成され得、そこでは、犠牲ゲートスタックが、最初に形成され得、次いで、ソース／ドレインフォーメーションの後に高ｋ誘電体層およびゲートコンダクターによって交換され得る。
いくつかの実施形態において、ゲート誘電体は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、および／または高ｋ誘電体フィルム、たとえば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化マグネシウム、もしくは酸化ランタンフィルム、および／または、それらの組み合わせなどから作製され得る。ゲート誘電体は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、スパッタリング、ＭＯＣＶＤ、ＡＬＤ、熱酸化もしくは熱窒化、または、それらの組み合わせなどのような、任意の適切な方法によって配設され得る。
いくつかの実施形態において、ゲートコンダクターは、金属または金属合金、たとえば、タングステン、コバルト、ニッケル、銅、もしくはアルミニウム、および／または、それらの組み合わせなどから形成され得る。いくつかの実施形態において、ゲートコンダクターは、導電性材料、たとえば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などを含むことが可能である。ゲートコンダクターは、任意の適切な堆積方法、たとえば、スパッタリング、熱蒸着、電子ビーム蒸着、ＡＬＤ、ＰＶＤ、および／または、それらの組み合わせによって形成され得る。
いくつかの実施形態において、ゲートコンダクターは、多結晶半導体、たとえば、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム－シリコン、および任意の他の適切な材料、ならびに／または、それらの組み合わせなどを含むことが可能である。いくつかの実施形態において、多結晶材料は、任意の適切なタイプのドーパント、たとえば、ホウ素、リン、またはヒ素などを組み込まれ得る。いくつかの実施形態において、ゲートコンダクターは、また、上述の材料を伴うアモルファス半導体であることが可能である。
いくつかの実施形態において、ゲートコンダクターは、金属シリサイド（ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、またはＡｌＳｉｘなどを含む）から形成され得る。金属シリサイド材料の形成は、上記に説明されている同様の技法を使用して金属層および多結晶半導体を形成することを含むことが可能である。金属シリサイドの形成は、堆積された金属層および多結晶半導体層の上にサーマルアニーリングプロセスを適用することをさらに含むことが可能であり、未反応の金属の除去がそれに続く。
ゲートスペーサー４５８は、絶縁材料を配設すること、および、次いで、異方性エッチングを実施することを通して形成され得る。ゲートスペーサー４５８のための絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、ＬＴＯ、ＨＴＯなどを含む、任意のインシュレーターであることが可能である。ゲートスペーサー４５８は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＡＬＤ、スパッタリング、またはそれらの組み合わせなどのような技法を使用して配設され得る。ゲートスペーサー４５８の異方性エッチングは、ドライエッチング、たとえば、反応性イオンエッチング（ＲＩＥ）を含む。
ソース／ドレイン４６０の間のゲートスタック４５６の長さは、ＭＯＳＦＥＴの重要な特徴である。ゲート長さＬは、ＭＯＳＦＥＴの駆動電流の大きさを決定し、したがって、論理回路のために積極的にスケールダウンされる。ゲート長さは、約１００ｎｍ未満であることが可能である。いくつかの実施形態において、ゲート長さは、約５ｎｍから約３０ｎｍの間の範囲にあることが可能である。そのような小さい寸法を有するゲートスタックのパターニングは、非常に困難であり、光学的近接効果補正、二重露光および／またはダブルエッチング、自己整合型ダブルパターニングなどを含む技法を使用することが可能である。
いくつかの実施形態において、周辺デバイス４５０Ａおよび４５０Ｂのソース／ドレイン４６０は、高濃度ドーパントを組み込まれている。ｎ型ＭＯＳＦＥＴに関して、ソース／ドレイン４６０のためのドーパントは、任意の適切なｎ型ドーパント、たとえば、リン、ヒ素、アンチモンなど、および／または、それらの任意の組み合わせを含むことが可能である。ｐ型ＭＯＳＦＥＴに関して、ソース／ドレイン４６０のためのドーパントは、任意の適切なｐ型ドーパント、たとえば、ホウ素を含むことが可能である。ドーパント組み込みは、ドーパント活性化アニールがその後に続くイオンインプランテーションを通して実現され得る。ソース／ドレイン４６０は、第１の基板４３０と同じ材料（たとえば、シリコン）から作製され得る。いくつかの実施形態において、周辺デバイス４５０Ａおよび４５０Ｂのソース／ドレイン４６０は、第１の基板４３０とは異なる材料から作製され、高性能を実現することが可能である。たとえば、シリコン基板の上で、ｐ型ＭＯＳＦＥＴのためのソース／ドレイン４６０は、ＳｉＧｅを含むことが可能であり、ｎ型ＭＯＳＦＥＴのためのソース／ドレイン４６０は、炭素を組み込まれ得る。異なる材料によるソース／ドレイン４６０の形成は、ソース／ドレインエリアの中の基板材料をエッチバックすること、および、エピタキシーなどのような技法を使用して新しいソース／ドレイン材料を配設することを含むことが可能である。また、ソース／ドレイン４６０のためのドーピングは、エピタキシーの間にインサイチュドーピングを通して実現され得る。
また、周辺デバイス４５０Ａおよび４５０Ｂは、ゲートスタック４５６のそれぞれの側に沿って、随意的なソース／ドレインエクステンションおよび／またはハロー領域（図２には示されていない）を有することが可能である。ソース／ドレインエクステンションおよび／またはハロー領域は、ゲートスタックの下方のアクティブデバイス領域の内側に位置付けしており、約０．５μｍ未満のチャネル長さを有する周辺デバイス４５０Ａおよび４５０Ｂのための改善されたショートチャネル制御のために主に実装されている。ソース／ドレインエクステンションおよび／またはハロー領域の形成は、ソース／ドレイン４６０の形成と同様であり得るが、異なるインプランテーション条件（たとえば、ドーズ、角度、エネルギー、種など）を使用し、最適化されたドーピングプロファイル、深さまたは濃度を取得することが可能である。
周辺デバイス４５０Ａおよび４５０Ｂは、（図４に示されているように）平面的なアクティブデバイス領域を備えた第１の基板４３０の上に形成され得、ここで、ＭＯＳＦＥＴのチャネルおよび電流の方向は、第１の基板４３０の表面に対して平行になっている。いくつかの実施形態において、周辺デバイス４５０Ａおよび４５０Ｂは、３Ｄアクティブデバイス領域（たとえば、「ＦＩＮ」のような形状のいわゆる「ＦＩＮＦＥＴ」（図示せず））を備えた第１の基板４３０の上に形成され得、ここで、ＭＯＳＦＥＴのゲートスタックは、ＦＩＮに包み込まれており、ＭＯＳＦＥＴのチャネルは、ＦＩＮの３つの側（ゲートの下の上部および２つの側壁部）に沿って横たわっている。
いくつかの実施形態において、周辺回路４００は、周辺デバイス４５０Ａおよび４５０Ｂの上方に、周辺インターコネクト層４６２（または、第１のインターコネクト層）を含み、異なる周辺デバイス４５０Ａおよび４５０Ｂと外部デバイス（たとえば、電力を供給する、別のチップ、Ｉ／Ｏデバイスなど）との間に電気的な接続を提供することが可能である。周辺インターコネクト層４６２は、１つまたは複数のインターコネクト構造体、たとえば、１つまたは複数の垂直方向のコンタクト構造体４６４および１つまたは複数の横方向の導電性ライン４６６を含むことが可能である。コンタクト構造体４６４および導電性ライン４６６は、任意の適切なタイプのインターコネクト、たとえば、ミドルオブライン（ＭＯＬ）インターコネクトおよびバックエンドオブライン（ＢＥＯＬ）インターコネクトなどを広く含むことが可能である。周辺回路４００の中のコンタクト構造体４６４および導電性ライン４６６は、任意の適切な導電性材料、たとえば、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル、シリサイド（ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＡｌＳｉｘなど）、金属合金、または、それらの任意の組み合わせなどを含むことが可能である。導電性材料は、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、スパッタリング、蒸着、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。
周辺インターコネクト層４６２は、絶縁層４６８をさらに含むことが可能である。周辺インターコネクト層４６２の中の絶縁層４６８は、絶縁材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素（たとえば、Ｆ、Ｃ、Ｎ、またはＨがドープされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオンガラス（ＳＯＧ）、多孔性のＳｉＣＯＨなどのような低ｋ誘電材料、シルセスキオサン（ＳＳＱ）、または、それらの任意の組み合わせなどを含むことが可能である。絶縁材料は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。
図４において、２つの導電性レベル４７０－１および４７０－２（「金属レベル」とも称される）が、例として図示されており、ここで、それぞれの金属レベルは、コンタクト構造体４６４および導電性ライン４６６を含み得、同じ金属レベルの導電性ライン４６６は、第１の基板４３０から同じ距離に位置付けされている。周辺回路４００のための金属レベル４７０の数は限定されず、３Ｄメモリの性能に関して最適化された任意の数であることが可能である。
周辺インターコネクト層４６２は、周辺回路４００の底部から上部へ金属レベル４７０をスタックさせることによって形成され得る。図４の周辺回路４００の例において、底部金属レベル４７０－１が、最初に形成され得、次いで、上側金属レベル４７０－２が、底部金属レベル４７０－１の上に形成され得る。それぞれの金属レベル４７０の製作プロセスは、それに限定されないが、金属レベルに要求される厚さを有する絶縁層４６８の一部分を配設することと、フォトリソグラフィーおよびドライ／ウェットエッチングを使用して絶縁層４６８の一部分をパターニングし、コンタクト構造体４６４および導電性ライン４６６のためのコンタクトホールを形成することと、コンタクト構造体４６４および導電性ライン４６６のためのコンタクトホールを充填するように導電性材料を配設することと、化学機械研磨（ＣＭＰ）または反応性イオンエッチング（ＲＩＥ）などのような平坦化プロセスを使用することによって、コンタクトホールの外側の過度の導電性材料を除去することとを含むことが可能である。
また、いくつかの実施形態において、周辺回路４００は、１つまたは複数の基板コンタクト４７２を含むことが可能であり、ここで、基板コンタクト４７２は、第１の基板４３０への電気的な接続を提供する。基板コンタクト４７２は、垂直方向のコンタクト構造体４６４および横方向の導電性ライン４６６の複数の階層を備えた１つまたは複数の導電性レベル４７０を含むことが可能である。図４において、コンタクト構造体および導電性ラインの１つの階層を備えた基板コンタクト４７２が、例として示されており、ここで、基板コンタクト４７２の垂直方向のコンタクト構造体は、絶縁層４６８を通って延在しており、第１の基板４３０に電気的に接触している。いくつかの実施形態において、また、周辺回路４００は、コンタクト４７１を含み、絶縁層４６８の中に埋め込まれている適切なデバイスへの電気的な接続を提供することが可能である。コンタクト４７１は、横方向の導電性ライン４６６に電気的に連結され得る。
いくつかの実施形態において、最上部の導電性ライン４６６（たとえば、図４の中の４６６－２）は、周辺回路４００の上部表面として露出され得、ここで、最上部の導電性ライン４６６－２は、別のチップまたは外部デバイスの上の導電性ラインと直接的に接続され得る。
いくつかの実施形態において、最上部の導電性ライン４６６－２は、（図４に示されているように）絶縁層４６８の内側に埋め込まれ得、ここで、導電性ライン４６６の上の絶縁材料は、出荷または取り扱いの間にスクラッチ保護を提供する。最上部の導電性ライン４６６への電気的な接続は、金属ＶＩＡを形成することによって、または、単にドライ／ウェットエッチングを使用して絶縁層４６８をエッチバックすることによって、その後に確立され得る。
しかし、周辺デバイス４５０Ａおよび４５０Ｂは、ＭＯＳＦＥＴに限定されない。他のデバイス（たとえば、ダイオード、抵抗器、キャパシター、インダクター、ＢＪＴなど）の構造体は、異なるマスク設計およびレイアウトを通してＭＯＳＦＥＴ製作の間に同時に形成され得る。ＭＯＳＦＥＴ以外のデバイスを形成するために、プロセスステップが、ＭＯＳＦＥＴのプロセスフローの中に追加または修正され得、それは、たとえば、異なるドーパントプロファイル、フィルム厚さ、または材料スタックなどを取得するためのプロセスである。また、いくつかの実施形態において、ＭＯＳＦＥＴ以外の周辺デバイス４５０Ａおよび４５０Ｂは、特定の回路要件を実現するために、追加的な設計および／またはリソグラフィーマスクレベルによって製作され得る。
いくつかの実施形態において、複数の周辺デバイス４５０Ａおよび４５０Ｂは、周辺回路４００の動作のための任意のデジタル、アナログ、および／または混合信号回路を形成するために使用され得る。周辺回路４００は、たとえば、メモリアレイのデータを行／列デコーディングすること、タイミングおよび制御すること、読み取ること、書き込むこと、および消去することなどを実施することが可能である。
いくつかの実施形態において、ディープウェル４５５が、ＭＯＳＦＥＴのためのウェルを形成しながら、第１の基板４３０の中に形成され得る。ディープウェル４５５は、ｐ型にドープされているかまたはｎ型にドープされ得る。ｎ型ドーパントは、リン、ヒ素、アンチモンなどであることが可能である。ｐ型ドーパントは、たとえば、ホウ素であることが可能である。ドーパント組み込みは、第１の基板４３０のイオンインプランテーション（活性化アニールがそれに続く）を通して実現され得る。いくつかの実施形態において、ディープウェル４５５は、エピタキシーおよびインサイチュドーピングを通して第１の基板４３０の上に形成され得る。ディープウェル４５５のためのインプランテーションは、他の適切なウェルのインプランテーションの直前または直後に実施され得る。ディープウェル４５５のためのドーパント活性化アニールは、他の適切なウェルのためのものと同時に実施され得る。いくつかの実施形態において、ディープウェルコンタクト４７３は、ディープウェル４５５への電気的な接続を提供するために形成され得る。いくつかの実施形態において、ディープウェルコンタクト４７３は、ディープウェル４５５とのオーミック接触を形成している。ディープウェルコンタクト４７３は、周辺インターコネクト層４６２の中のコンタクト構造体４６４および導電性ライン４６６を通して、周辺回路４００の対応する回路との電気的な接続を形成することが可能である。たとえば、ディープウェルコンタクト４７３は、地面、第１の基板４３０の基板コンタクト４７２、ソースもしくはドレイン４６０、または周辺デバイス４５０Ａおよび４５０Ｂのゲートスタック４５６などと接続され得る。
動作３０４において、本開示のいくつかの実施形態による３Ｄメモリアレイが形成される。図５を参照すると、３Ｄメモリアレイ５００は、３Ｄ ＮＡＮＤメモリアレイであることが可能であり、第２の基板５３０、メモリセル５４０、およびアレイインターコネクト層５６２（または、第２のインターコネクト層）を含むことが可能である。第２の基板５３０は、第１の基板４３０と同様であることが可能である。メモリセル５４０は、図２を参照して上記に説明されているメモリセル３４０－１、３４０－２、または３４０－３と同様であることが可能である。アレイインターコネクト層５６２は、周辺インターコネクト層４６２と同様であることが可能であり、同様の材料および同様のプロセスを使用して形成され得る。たとえば、アレイインターコネクト層５６２のインターコネクト構造体（たとえば、コンタクト構造体５６４および導電性ライン５６６）および絶縁層５６８は、それぞれ、周辺インターコネクト層４６２のインターコネクト構造体（たとえば、コンタクト構造体４６４、導電性ライン４６６）および絶縁層４６８と同様である。
いくつかの実施形態において、３Ｄメモリアレイ５００は、３Ｄ ＮＡＮＤフラッシュメモリのためのメモリアレイであることが可能であり、メモリセル５４０は、その中にメモリストリング２１２として垂直方向にスタックされ得る。メモリストリング２１２は、複数の導体層５７４および誘電体層５７６ペアを通って延在している。複数の導体／誘電体層ペアは、本明細書で「交互の導体／誘電体スタック」５７８とも称される。交互の導体／誘電体スタック５７８の中の導体層５７４および誘電体層５７６は、垂直方向に交互になっている。換言すれば、交互の導体／誘電体スタック５７８の上部または底部におけるものを除いて、それぞれの導体層５７４は、その両側において２つの誘電体層５７６によって挟まれ得、それぞれの誘電体層５７６は、その両側において２つの導体層５７４によって挟まれ得る。導体層５７４は、同じ厚さをそれぞれ有することが可能であり、または、異なる厚さを有することが可能である。同様に、誘電体層５７６は、同じ厚さをそれぞれ有することが可能であり、または、異なる厚さを有することが可能である。いくつかの実施形態において、交互の導体／誘電体スタック５７８は、導体／誘電体層ペアよりも、異なる材料および／または厚さを有する多くの導体層または多くの誘電体層を含む。導体層５７４は、タングステン、コバルト、銅、アルミニウム、チタン、タンタル、窒化チタン、窒化タンタル、ニッケル、ドープトシリコン、シリサイド（たとえば、ＮｉＳｉｘ、ＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ）または、それらの任意の組み合わせなどのような、導体材料を含むことが可能である。誘電体層５７６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせなどのような、誘電材料を含むことが可能である。
図５に示されているように、それぞれのメモリストリング２１２は、チャネル層３３８およびメモリフィルム３３７を含むことが可能である。いくつかの実施形態において、チャネル層３３８は、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリフィルム３３７は、トンネリング層、ストレージ層（「チャージトラップ／ストレージ層」としても知られる）、およびブロッキング層を含む、複合層である。それぞれのメモリストリング２１２は、シリンダー形状（たとえば、ピラー形状）を有することが可能である。いくつかの実施形態によれば、チャネル層３３８、トンネリング層、ストレージ層、およびブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、窒化ケイ素、または、それらの任意の組み合わせを含むことが可能である。ブロッキング層は、酸化ケイ素、窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組み合わせを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、メモリフィルム３３７は、ＯＮＯ誘電体（たとえば、酸化ケイ素を含むトンネリング層、窒化ケイ素を含むストレージ層、および、酸化ケイ素を含むブロッキング層）を含む。
いくつかの実施形態において、交互の導体／誘電体スタック５７８の中のそれぞれの導体層５７４は、メモリストリング２１２のそれぞれのメモリセルのための制御ゲート（たとえば、図３の制御ゲート３３３）としての役割を果たすことが可能である。図５に示されているように、メモリストリング２１２は、メモリストリング２１２の下側端部において下側選択ゲート３３２（たとえば、ソース選択ゲート）を含むことが可能である。また、メモリストリング２１２は、メモリストリング２１２の上側端部において上部選択ゲート３３４（たとえば、ドレイン選択ゲート）を含むことが可能である。本明細書で使用されているように、コンポーネント（たとえば、メモリストリング２１２）の「上側端部」は、ｚ方向に第２の基板５３０からより遠くに離れている端部であり、コンポーネント（たとえば、メモリストリング２１２）の「下側端部」は、ｚ方向に第２の基板５３０のより近くにある端部である。図５に示されているように、それぞれのメモリストリング２１２に関して、ドレイン選択ゲート３３４は、ソース選択ゲート３３２の上方にあることが可能である。いくつかの実施形態において、選択ゲート３３２／３３４は、タングステン、コバルト、銅、アルミニウム、ドープトシリコン、シリサイド、または、それらの任意の組み合わせなどのような、導体材料を含む。
いくつかの実施形態において、３Ｄメモリアレイ５００は、メモリストリング２１２のチャネル層３３８の下側端部において、エピタキシャル層５８０を含むことが可能である。エピタキシャル層５８０は、半導体材料（たとえば、シリコンなど）を含むことが可能である。エピタキシャル層５８０は、第２の基板５３０の上の半導体層５８２からエピタキシャル成長され得る。半導体層５８２は、ｐ型またはｎ型ドーパントによってドープされていないか、（厚さ方向および／または幅方向に）部分的にドープされているか、または完全にドープされていることが可能である。それぞれのメモリストリング２１２に関して、エピタキシャル層５８０は、本明細書で「エピタキシャルプラグ」と称される。それぞれのメモリストリング２１２の下側端部におけるエピタキシャルプラグ５８０は、チャネル層３３８および半導体層５８２のドープされた領域の両方に接触することが可能である。エピタキシャルプラグ５８０は、メモリストリング２１２の下側端部における下側選択ゲート３３２のチャネルとして機能することが可能である。
いくつかの実施形態において、アレイデバイスは、階段領域２１０の中に、ワードラインの複数のコンタクト構造体２１４（ワードラインコンタクトとも称される）をさらに含む。それぞれのワードラインコンタクト構造体２１４は、交互の導体／誘電体スタック５７８の中の対応する導体層５７４と電気的接触を形成し、メモリセル３４０を個別に制御することが可能である。ワードラインコンタクト構造体２１４は、コンタクトホールのドライ／ウェットエッチング（導体、たとえば、タングステン、チタン、窒化チタン、銅、窒化タンタル、アルミニウム、コバルト、ニッケル、または、それらの任意の組み合わせなどによって充填することがそれに続く）によって形成され得る。
図５に示されているように、３Ｄメモリアレイ５００は、また、ビットラインコンタクト５８４を含み、ビットラインコンタクト５８４は、メモリストリング２１２の上に形成され、メモリストリング２１２のチャネル層３３８への個々のアクセスを提供する。ワードラインコンタクト構造体２１４およびビットラインコンタクト５８４と接続されている導電性ラインは、それぞれ、３Ｄメモリアレイ５００のワードラインおよびビットラインを形成している。典型的に、ワードラインおよびビットラインは、（たとえば、それぞれ、行および列で）互いに対して垂直に置かれており、メモリの「アレイ」を形成している。
いくつかの実施形態において、３Ｄメモリアレイ５００は、また、第２の基板５３０の基板コンタクト５７２を含む。基板コンタクト５７２は、第１の基板４３０の基板コンタクト４７２と同様の材料およびプロセスを使用して形成され得る。基板コンタクト５７２は、３Ｄメモリアレイ５００の第２の基板５３０への電気的な接続を提供することが可能である。
動作３０６において、本開示のいくつかの実施形態による周辺回路ウェハおよび３Ｄメモリアレイウェハが接続される。図６を参照すると、３Ｄメモリデバイス６００は、第１の基板４３０の上に製作されている周辺回路４００と、第２の基板５３０の上に製作されている３Ｄメモリアレイ５００とをウェハボンディングすることによって形成される。図６に示されているように、周辺回路４００は、逆さまにひっくり返されており、適切なウェハボンディングプロセス（たとえば、直接的なボンディングまたはハイブリッドボンディングなど）を通して、３Ｄメモリアレイ５００と接合されている。いくつかの実施形態において、周辺回路ウェハおよび３Ｄメモリアレイウェハを接続するための他の方法が使用され得る。ボンディングインターフェース６８８において、周辺回路４００および３Ｄメモリアレイ５００は、複数のインターコネクトＶＩＡ４８６／５８６を通して電気的に接続されている。
いくつかの実施形態において、３Ｄメモリデバイス６００のボンディングインターフェース６８８は、周辺インターコネクト層４６２の絶縁層４６８とアレイインターコネクト層５６２の絶縁層５６８との間に位置している。インターコネクトＶＩＡ４８６および５８６は、ボンディングインターフェース６８８において接合され、周辺インターコネクト層４６２の任意の導電性ライン４６６またはコンタクト構造体４６４およびアレイインターコネクト層５６２の任意の導電性ライン５６６またはコンタクト構造体５６４を電気的に接続することが可能である。そうであるので、周辺回路４００および３Ｄメモリアレイ５００は、電気的に接続され得る。
いくつかの実施形態において、３Ｄメモリデバイス６００のボンディングインターフェース６８８は、ボンディング層６９０の内側に位置している。この例では、インターコネクトＶＩＡ４８６および５８６は、ボンディング層６９０を通って延在しており、また、周辺インターコネクト層４６２の任意の導電性ライン４６６またはコンタクト構造体４６４とアレイインターコネクト層５６２の導電性ライン５６６またはコンタクト構造体５６４との間に電気的な接続を形成している。そうであるので、周辺回路４００および３Ｄメモリアレイ５００は、また、電気的に接続され得る。
いくつかの実施形態において、ボンディング層６９０は、ボンディングプロセスの前に、周辺回路４００（図４）および／または３Ｄメモリアレイ５００（図５）の上に配設され得る。ボンディング層６９０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素または、それらの任意の組み合わせなどのような、誘電材料を含むことが可能である。また、ボンディング層６９０は、接着材料、たとえば、エポキシ樹脂、ポリイミド、ドライフィルム、感光性ポリマーなどを含むことが可能である。ボンディング層６９０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって形成され得る。
いくつかの実施形態において、ボンディング層６９０を形成した後に、インターコネクトＶＩＡ４８６および５８６が、それぞれ、周辺回路４００および３Ｄメモリアレイ５００のために形成され得る。インターコネクトＶＩＡ４８６／５８６は、金属または金属合金、たとえば、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）など、または、それらの任意の組み合わせを含むことが可能である。インターコネクトＶＩＡ４８６／５８６の金属または金属合金は、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、スパッタリング、蒸着、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって配設され得る。インターコネクトＶＩＡ４８６／５８６の製作プロセスは、それに限定されないが、フォトリソグラフィー、ウェット／ドライエッチング、平坦化（たとえば、ＣＭＰ、またはＲＩＥエッチバック）などをさらに含むことが可能である。
いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、製品設計および製造戦略に応じて、ダイレベル（たとえば、ダイ－ツー－ダイまたはチップ－ツー－チップ）において、または、ウェハレベル（たとえば、ウェハ－ツー－ウェハまたはチップ－ツー－ウェハ）において、一緒に接続され得る。ウェハレベルにおけるボンディングなどのようなウェハ接続は、高いスループットを提供することが可能であり、ここで、周辺回路４００を備えた第１の基板４３０の上のすべてのダイ／チップは、３Ｄメモリアレイ５００を備えた第２の基板５３０と同時に接合され得る。個々の３Ｄメモリデバイス６００は、ウェハボンディングの後にダイシングされ得る。他方では、ダイレベルにおけるボンディングは、ダイシングおよびダイ試験の後に実施され得、ここで、周辺回路４００および３Ｄメモリアレイ５００の機能的なダイが、最初に選択され、次いで、３Ｄメモリデバイス６００を形成するために結合され得、３Ｄメモリデバイス６００のより高い生産量を可能にする。
いくつかの実施形態において、ボンディングプロセスの間に、周辺インターコネクト層４６２は、周辺回路４００のインターコネクトＶＩＡ４８６が３Ｄメモリアレイ５００の対応するインターコネクトＶＩＡ５８６と整合させられているときに、アレイインターコネクト層５６２と整合させられ得る。結果として、対応するインターコネクトＶＩＡ４８６／５８６は、ボンディングインターフェース６８８において接続され得、３Ｄメモリアレイ５００は、周辺回路４００と電気的に接続され得る。
いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、ハイブリッドボンディングによって接合され得る。ハイブリッドボンディング、特に、金属／誘電体ハイブリッドボンディングは、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であり、それは、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得する。ボンディングプロセスの間に、化学結合が、金属－金属ボンディング表面および誘電体－誘電体表面において形成され得る。
いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、ボンディング層６９０を使用することによって結合され得る。ボンディングインターフェース６８８において、ボンディングは、金属と金属とのボンディングに加えて、窒化ケイ素と窒化ケイ素との間、酸化ケイ素と酸化ケイ素との間、または、窒化ケイ素と酸化ケイ素との間で行われ得る。いくつかの実施形態において、ボンディング層は、また、ボンディング強度を強化するための接着剤材料（たとえば、エポキシ樹脂、ポリイミド、ドライフィルムなど）を含むことが可能である。
いくつかの実施形態において、処理プロセスが、ボンディングインターフェース６８８におけるボンディング強度を強化するために使用され得る。処理プロセスは、絶縁層５６８／４６８の表面が化学結合を形成するように、アレイインターコネクト層５６２および周辺インターコネクト層４６２の表面を準備することが可能である。処理プロセスは、たとえば、プラズマ処理（たとえば、Ｆ、Ｃｌ、またはＨを含有するプラズマによる）または化学的プロセス（たとえば、ギ酸）を含むことが可能である。いくつかの実施形態において、処理プロセスは、熱的プロセスを含むことが可能であり、熱的プロセスは、真空または不活性環境（たとえば、窒素またはアルゴンによる）において、約２５０℃から約６００℃の温度で実施され得る。熱的プロセスは、インターコネクトＶＩＡ４８６とインターコネクトＶＩＡ５８６との間に金属相互拡散を引き起こすことが可能である。結果として、インターコネクトＶＩＡの対応するペアの中の金属材料は、互いに混合され得、または、ボンディングプロセスの後に合金を形成することが可能である。
周辺インターコネクト層およびアレイインターコネクト層を一緒に結合した後に、第１の基板４３０の上に製作される周辺回路４００の少なくとも１つの周辺デバイスは、第２の基板５３０の上に製作される３Ｄメモリアレイ５００の少なくとも１つのメモリセルと電気的に接続され得る。図６は、周辺回路４００が３Ｄメモリアレイ５００の上に結合されていることを図示しているが、３Ｄメモリアレイ５００は、また、周辺回路４００の上に結合され得る。
ボンディングなどのようなウェハ接続方法を通して、３Ｄメモリデバイス６００は、（図１に示されているように）周辺回路およびメモリアレイが同じ基板の上に製作される３Ｄメモリと同様に機能することが可能である。３Ｄメモリアレイ５００および周辺回路４００を重ね合ってスタックすることによって、３Ｄメモリデバイス６００の密度は増加され得る。一方で、スタックされた設計を使用することによって、周辺回路４００と３Ｄメモリアレイ５００との間のインターコネクト距離が低減され得ることに起因して、３Ｄメモリデバイス６００のバンド幅が増加され得る。ボンディングプロセスの後に、周辺回路４００は、露出されて後続のプロセッシングのための準備ができているバックサイド４３０－２を有する。
動作３０８において、本開示のいくつかの実施形態によれば、周辺回路ウェハは薄くされ、誘電体層が配設される。図７を参照すると、３Ｄメモリデバイス７００は、図６の３Ｄメモリデバイス６００に似るように図示されており、また、周辺回路４００および３Ｄメモリアレイ５００を含む。周辺回路４００は、ボンディングインターフェース６８８において３Ｄメモリアレイ５００に結合される。３Ｄメモリデバイス７００は、ボンディングを通して３Ｄメモリデバイス６００を形成した後に、周辺回路４００の第１の基板４３０を薄くすることによって形成され得る。
いくつかの実施形態において、周辺回路４００の第１の基板４３０は、バックサイド４３０－２から薄くされ得る。いくつかの実施形態において、基板を薄くするプロセスは、研削、ドライエッチング、ウェットエッチング、および化学機械研磨（ＣＭＰ）のうちの１つまたは複数を含むことが可能である。薄くした後の第１の基板４３０の厚さＴは、約１μｍから約５μｍの範囲にあることが可能である。たとえば、厚さＴは、約２μｍから約４μｍの間にあることが可能である。いくつかの実施形態において、薄くするプロセスは、ディープウェル４５５が露出されるまで継続することが可能である。
第１の基板４３０が薄くされた後に、誘電体層７９２が、第１の基板４３０のバックサイド４３０－１（または、第２の側）に配設され得る。誘電体層７９２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素（たとえば、Ｆ、Ｃ、Ｎ、またはＨがドープされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオンガラス（ＳＯＧ）、多孔性のＳｉＣＯＨなどのような低ｋ誘電材料、シルセスキオサン（ＳＳＱ）、または、それらの任意の組み合わせなどの任意の適切な半導体材料であることが可能である。絶縁材料は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。堆積の後に、誘電体層７９２は、第１の基板４３０の全面をカバーする。いくつかの実施形態において、誘電体層７９２の厚さｔは、約１００ｎｍから約１μｍの間にあることが可能である。いくつかの実施形態において、厚さｔは、約３００ｎｍから約６００ｎｍの間にあることが可能である。たとえば、厚さｔは、約５００ｎｍであることが可能である。
動作３１０において、ディープアイソレーショントレンチが、周辺回路ウェハの中におよび隣接するデバイス同士の間に形成される。図８を参照すると、３Ｄメモリデバイス８００は、第１の基板４３０のバックサイド４３０－２に形成された複数のディープアイソレーショントレンチ８９４を含む。アイソレーショントレンチは、ＳＴＩ４５２がアイソレーショントレンチ８９４の底部において露出されるまで、誘電体層７９２および第１の基板４３０の一部分を貫通する。いくつかの実施形態において、ディープアイソレーショントレンチ８９４は、また、周辺デバイス４５０Ａおよび４５０Ｂのウェルおよび他の構造体の一部分を露出させる。
ディープアイソレーショントレンチの断面形状および数は、さまざまな要因（たとえば、デバイスアイソレーションのための必要性の量およびデバイスのタイプなど）によって決定され得る。たとえば、単一のディープアイソレーション構造体が、ＳＴＩ４５２の上に形成され得る。いくつかの実施形態において、２つ以上のディープアイソレーション構造体が、ＳＴＩ４５２の上に形成され得る。いくつかの実施形態において、任意の適切な数のディープアイソレーショントレンチが使用され得る。また、ディープアイソレーショントレンチは、任意の適切な断面形状を有することが可能である。たとえば、図８に図示されているディープアイソレーショントレンチ８９４の断面形状は、台形形状を有することが可能であり、ディープアイソレーショントレンチ８９４の上部において測定される上部幅Ｗ１、および、ディープアイソレーショントレンチ８９４の底部において測定される底部幅Ｗ２を有している。図８に図示されているように、ディープアイソレーショントレンチ８９４は、構造体の底部よりも上部において、大きい幅を有することが可能であり、そのような構成は、その後に配設されるアイソレーション材料の中のボイドを防止することが可能である。いくつかの実施形態において、幅Ｗ１は、約０．１μｍから約５μｍの間の範囲にあることが可能である。いくつかの実施形態において、幅Ｗ２は、約０．０５μｍから約０．２５μｍの間の範囲にあることが可能である。いくつかの実施形態において、幅Ｗ１およびＷ２は、実質的に同じであることが可能である。たとえば、幅Ｗ１およびＷ２は、約０．２μｍであることが可能である。いくつかの実施形態において、Ｗ２に対するＷ１の上部－底部比率Ｒ１は、約１．５から約２．５の間にあることが可能である。たとえば、Ｒ１は、約２であることが可能である。いくつかの実施形態において、ディープアイソレーショントレンチ８９４が誘電体層７９２および第１の基板４３０の一部分の両方を貫通することが可能であるとき、ディープアイソレーショントレンチ８９４の深さＤは、約１μｍから約６μｍの間の範囲にあることが可能である。いくつかの実施形態において、ＳＴＩ４５２の深さは、約３００ｎｍから約４５０ｎｍの間の範囲にあることが可能である。いくつかの実施形態において、薄くされた第１の基板４３０および誘電体層７９２の組み合わせられた厚さ（厚さＴおよびｔ）に対する深さＤの比率は、約６０％から約９５％の間の範囲にあることが可能である。いくつかの実施形態において、ディープアイソレーション構造体のアスペクト比は、約１０から約２０の間の範囲にあることが可能である。いくつかの実施形態において、アスペクト比は、約２０よりも大きくなっていることが可能である。いくつかの実施形態において、ディープアイソレーショントレンチ８９４の底部表面と側壁部表面との間の角度αは、約９０°から約４５°の間の範囲にあることが可能である。いくつかの実施形態において、ディープアイソレーショントレンチ８９４は、その底部表面に対して実質的に垂直の側壁部を有することが可能である。
いくつかの実施形態において、トレンチ８９６は、ディープアイソレーショントレンチ８９４とともに同時に形成され得る。トレンチ８９６は、誘電体層７９２および第１の基板４３０を通して形成され得る。トレンチ８９６は、下にあるコンタクト４７１に整合させられ得、トレンチ８９６を形成するために使用されるエッチングプロセスは、図８に示されているように、下にあるコンタクト４７１の表面が露出されるまで継続することが可能である。いくつかの実施形態において、トレンチ８９６は、ディープアイソレーショントレンチ８９４を形成するための異なるプロセスを使用して形成され得る。
動作３１２において、アイソレーション材料が、ディープアイソレーショントレンチの中に配設され、本開示のいくつかの実施形態によれば、平坦化プロセスが実施される。図９を参照すると、ディープアイソレーション構造体９９４が、アイソレーション材料を堆積させることおよび平坦化プロセスを実施することによって、３Ｄメモリデバイス９００のディープアイソレーショントレンチ８９４の中に形成される。ディープアイソレーション構造体９９４は、第１の基板４３０を通して隣接するデバイス（たとえば、周辺デバイス４５０Ａおよび４５０Ｂなど）同士の間に起こり得るクロストークを防止するために使用され得る。また、ディープアイソレーション構造体９９４は、周辺デバイス４５０Ａおよび４５０Ｂが任意の他の周囲のデバイスに影響を与えることを防止することが可能である。たとえば、ディープアイソレーション構造体９９４は、異なるタイプの隣接するウェル同士の間の（たとえば、ｎ型ウェルとｐ型ウェルとの間などの）電気的短絡を防止することが可能である。いくつかの実施形態において、ディープアイソレーション構造体は、異なるバイアス電圧に連結されているウェル同士の間の電気的短絡を防止することが可能である。たとえば、高電圧（たとえば、約２０Ｖ）に連結されている第１のウェルとグランド電圧参照レベル（たとえば、約０Ｖ）に連結されている第２のウェルとの間の短絡が防止され得る。いくつかの実施形態において、ディープアイソレーション構造体９９４は、同じウェルの中に埋め込まれている異なるデバイスの端子同士の間の電気的短絡を防止することが可能である。たとえば、ディープアイソレーション構造体９９４は、第１のデバイスのソース／ドレイン端子と第２のデバイスのソース／ドレイン端子との間の電気的短絡を防止することが可能であり、両方のデバイスが、同じウェル（たとえば、ｎ型ウェルまたはｐ型ウェル）の中に形成されている。ディープアイソレーション構造体９９４は、ＳＴＩ構造体４５２と物理的な接触をしていることが可能である。アイソレーション材料は、隣接するデバイス同士の間のクロストークを防止する任意の適切な材料であることが可能である。たとえば、アイソレーション材料は、低ｋ材料（たとえば、約３．９未満の誘電率を有する）であることが可能である。いくつかの実施形態において、アイソレーション材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、フッ化物がドープされたケイ酸塩ガラス（ＦＳＧ）、任意の適切な誘電材料、および／または、それらの組み合わせであることが可能である。いくつかの実施形態において、ライナー層は、アイソレーション材料の堆積の前に、ディープアイソレーショントレンチ８９４の中に配設され得る。たとえば、ライナー層（図９に図示されていない）は、その後に配設されるアイソレーション材料の接着を推進する触媒層であるか、または、アイソレーション材料のその後の堆積に起因する第１の基板の汚染の可能性を防止することができるバリア層であることが可能である。たとえば、ライナー層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、炭化窒化ケイ素、窒化チタン、窒化タンタル、任意の適切な材料、および／または、それらの組み合わせであることが可能である。いくつかの実施形態において、ライナー層は、アイソレーション材料と第１の基板４３０との間に位置決めされている。
いくつかの実施形態において、アイソレーション材料は、ディープアイソレーショントレンチ８９４がアイソレーション材料によって完全に充填されるまで、ブランケット堆積プロセスによって配設され得、平坦化プロセスがそれに続き、平坦化プロセスは、誘電体層７９２の上部表面の上に配設されている任意の過度のアイソレーション材料を除去する。平坦化プロセスは、化学機械研磨（ＣＭＰ）、反応性イオンエッチング（ＲＩＥ）プロセス、ウェットエッチングプロセス、適切なプロセス、および／または、それらの組み合わせであることが可能である。平坦化プロセスは、ディープアイソレーション構造体９９４および誘電体層７９２の上部表面が実質的に同一平面上に（たとえば、水平に）なるまで実施され得る。いくつかの実施形態において、ディープアイソレーション構造体９９４は、デバイスアイソレーションが必要とされる３Ｄメモリデバイス９００の任意の適切な場所の中に形成され得る。
導電性材料は、スルーシリコンコンタクト（ＴＳＣ）９９６を形成するために、トレンチ８９６の中へ堆積され得る。ＴＳＣ９９６は、電力および／または電気信号を伝導するためのコンタクト４７１に電気的に連結され得る（たとえば、電気的に接続されている）。いくつかの実施形態において、トレンチ８９６は、タングステン、銅、銀、アルミニウム、他の適切な導電材料、および／または、それらの組み合わせによって充填され得る。導電性材料は、ＣＶＤ、ＰＶＤ、スパッタリング、電気めっき、無電解めっき、任意の適切な堆積方法、および／または、それらの組み合わせを使用して形成され得る。ＣＭＰプロセスは、誘電体層７９２およびトレンチ８９６の中に配設されている導電性材料の上に実施され得、ＴＳＣ９９６、誘電体層７９２、およびディープアイソレーション構造体９９４の上部表面が、実質的に同一平面上に（たとえば、水平に）なるようになっている。
誘電体層９９７は、ＴＳＣ９９６、誘電体層７９２、およびディープアイソレーション構造体９９４の上部表面の上に配設され得る。いくつかの実施形態において、誘電体層９９７は、低ｋ誘電材料（たとえば、約３．９よりも低い誘電率を有する誘電材料）などのような任意の適切な誘電材料を使用して形成され得る。いくつかの実施形態において、誘電体層９９７は、酸化ケイ素、窒化ケイ素、任意の適切な誘電材料、および／または、それらの組み合わせを使用して形成され得る。
１つまたは複数のコンタクトパッド９９８が、誘電体層９９７の中に形成され得、下にあるＴＳＣ９９６に電気的に連結され得る。コンタクトパッド９９８は、タングステン、アルミニウム、銅、銀、任意の適切な導電性材料、および／または、それらの組み合わせを使用して形成され得る。１つまたは複数のコンタクトパッド９９８は、３Ｄメモリデバイス９００を電気的にアクセスおよび制御するために、外部制御のためのアクセスポイントとして提供することが可能である。いくつかの実施形態において、コンタクトパッド９９８は、パターニングおよびエッチングプロセス（たとえば、ダマシンプロセスなど）によって形成され得る。
図１０Ａ～図１０Ｂは、本開示のいくつかの実施形態による例示的な３次元（３Ｄ）メモリデバイス１０００の一部分の上面図を図示している。３Ｄメモリデバイス１０００は、誘電体層１０９７と、誘電体層１０９７の下に形成されている周辺デバイス１０１０Ａおよび１０１０Ｂとを含む。周辺デバイス１０１０Ａおよび１０１０Ｂは、高電圧ｐ型デバイスおよびｎ型デバイスなどのような、高電圧デバイスであることが可能である。誘電体層１０９７、周辺デバイス１０１０Ａ、および１０１０Ｂは、それぞれ、図９に図示されている誘電体層９９７ならびに周辺デバイス４５０Ａおよび４５０Ｂと同様であることが可能であり、簡単にするためにここでは詳細に説明されない。図９を参照すると、周辺デバイス４５０Ａおよび４５０Ｂは、誘電体層９９７の下方に形成されており、したがって、直接的な上面図では見ることができない。図示目的のために、周辺デバイス１０１０Ａおよび１０１０Ｂは、図１０Ａ～図１０Ｂの中に見ることができ、明確化のために破線によって外形を描かれている。
図１０Ａ～図１０Ｂに示されているように、周辺デバイス１０１０Ｂは、ディープアイソレーション構造体１０９４によって取り囲まれ得、ディープアイソレーション構造体１０９４は、アイソレーションを提供し、隣接するデバイス同士の間のクロストーク（たとえば、周辺デバイス１０１０Ｂと周辺デバイス１０１０Ａとの間の、および／または、隣接する周辺デバイス１０１０Ｂ同士の間のクロストークなど）を防止する。ディープアイソレーション構造体１０９４は、図９に図示されているディープアイソレーション構造体９９４と同様であることが可能である。たとえば、ディープアイソレーション構造体１０９４は、異なるタイプの隣接するウェル同士の間の（たとえば、ｎ型ウェルとｐ型ウェルとの間などの）電気的短絡を防止することが可能である。いくつかの実施形態において、ディープアイソレーション構造体は、異なるバイアス電圧に連結されているウェル同士の間の電気的短絡を防止することが可能である。たとえば、高電圧（たとえば、約２０Ｖ）に連結されている第１のウェルとグランド電圧参照レベル（たとえば、約０Ｖ）に連結されている第２のウェルとの間の短絡が防止され得る。いくつかの実施形態において、ディープアイソレーション構造体１０９４は、同じウェルの中に埋め込まれている異なるデバイスの端子同士の間の電気的短絡を防止することが可能である。たとえば、ディープアイソレーション構造体１０９４は、第１のデバイスのソース／ドレイン端子と第２のデバイスのソース／ドレイン端子との間の電気的短絡を防止することが可能であり、両方のデバイスが、同じウェル（たとえば、ｎ型ウェルまたはｐ型ウェル）の中に形成されている。いくつかの実施形態において、周辺デバイス１０１０Ａおよび１０１０Ｂの両方が、ディープアイソレーション構造体１０９４によって取り囲まれ得る。いくつかの実施形態において、周辺デバイス１０１０Ａは、ディープアイソレーション構造体１０９４によって取り囲まれ得る。周辺デバイス１０１０Ａおよび１０１０Ｂは、ゲートスタック１０５６を含むことが可能であり、ゲートスタック１０５６は、図４において上記に説明されているゲートスタック４５６と同様である。いくつかの実施形態において、ゲートスタック４５６は、ｘ方向に延在し、および／または、ｙ方向に延在することが可能である。
本開示によるさまざまな実施形態は、３Ｄメモリ構造体の構造体同士の間のアイソレーションを改善するアイソレーション構造体のための構造および製作方法を提供する。ＣＭＯＳデバイスを含有する周辺デバイスウェハは、３Ｄメモリアレイを含有するアレイウェハに結合され得る。アイソレーション構造体は、結合された周辺／メモリアレイウェハの中に実装され、隣接する構造体同士の間（たとえば、異なるドーピングタイプのウェル同士の間など）のクロストークを防止することが可能である。アイソレーション構造体は、周辺ウェハの誘電体層を薄くすることによって、および、スルーシリコンアイソレーション（ＴＳＩ）構造体を形成し、異なる機能的領域を効果的に分離することによって、形成され得る。
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を完全に明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている開示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、開示および指針に照らして当業者によって解釈されることとなっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみに従って定義されるべきである。
１００ ３次元（３Ｄ）メモリデバイス
１０１ メモリ平面
１０３ メモリブロック
１０５ 周辺部領域
１０８ 領域
２００ メモリアレイ構造体
２１０ 階段領域
２１１ チャネル構造体領域
２１２ メモリストリング
２１４ コンタクト構造体
２１６ スリット構造体
２１６－１ スリット構造体
２１６－２ スリット構造体
２１８ メモリフィンガー
２２０ 上部選択ゲートカット
３００ 例示的な方法
３３０ 基板
３３１ 絶縁フィルム
３３２ 下側選択ゲート（ＬＳＧ）
３３３、３３３－１、３３３－２、３３３－３ 制御ゲート
３３４ 上部選択ゲート（ＴＳＧ）
３３５ フィルムスタック
３３６ チャネルホール
３３７ メモリフィルム
３３８ チャネル層
３３９ コア充填フィルム
３４０、３４０－１、３４０－２、３４０－３ メモリセル
３４１ ビットライン（ＢＬ）
３４３ 金属インターコネクトライン
３４４ ソースライン領域
４００ 周辺回路、ＣＭＯＳウェハ
４３０ 第１の基板
４３０－１ 第１の側
４３０－２ 第２の側
４５０Ａ、４５０Ｂ 周辺デバイス、高電圧デバイス
４５１ 第１のウェル
４５２ シャロートレンチアイソレーション（ＳＴＩ）
４５４ 第２のウェル
４５６ ゲートスタック
４５７ 第３のウェル
４５８ ゲートスペーサー
４６０ ソース／ドレイン
４６２ 周辺インターコネクト層
４６４ コンタクト構造体
４６６、４６６－２ 導電性ライン
４６８ 絶縁層
４７０ 金属レベル
４７０－１ 底部金属レベル、導電性レベル
４７０－２ 上側金属レベル、導電性レベル
４７１ コンタクト
４７２ 基板コンタクト
４７３ ディープウェルコンタクト
５００ メモリアレイ
５３０ 第２の基板
５４０ メモリセル
５６２ アレイインターコネクト層
５６４ コンタクト構造体
５６６ 導電性ライン
５６８ 絶縁層
５７２ 基板コンタクト
５７４ 導体層
５７６ 第１の誘電体層
５７８ 交互の導体／誘電体スタック
５８０ エピタキシャル層、エピタキシャルプラグ
５８２ 半導体層
５８４ ビットラインコンタクト
５８６ インターコネクトＶＩＡ
６００ ３Ｄメモリデバイス
６８８ ボンディングインターフェース
６９０ ボンディング層
７００ ３Ｄメモリデバイス
７０１ 領域
７９２ 誘電体層
８００ ３Ｄメモリデバイス
８９４ ディープアイソレーショントレンチ
８９６ トレンチ
９００ ３Ｄメモリデバイス
９９４ ディープアイソレーション構造体
９９６ スルーシリコンコンタクト（ＴＳＣ）
９９７ 誘電体層
９９８ コンタクトパッド
１０００ ３Ｄメモリデバイス
１０１０Ａ、１０１０Ｂ 周辺デバイス
１０５６ ゲートスタック
１０９４ ディープアイソレーション構造体
１０９７ 誘電体層
Ｄ 深さ
Ｌ 長さ
Ｔ、ｔ 厚さ
Ｗ１ 上部幅
Ｗ２ 底部幅
α 角度

Claims (21)

  1. ３次元メモリデバイスを形成するための方法であって、
    少なくとも第１および第２の半導体デバイスを含む複数の半導体デバイスを第１の基板の第１の側に形成するステップと、
    前記第１の半導体デバイスと前記第２の半導体デバイスとの間にシャロートレンチアイソレーション（ＳＴＩ）構造体を形成するステップと、
    前記複数の半導体デバイスの上に第１のインターコネクト層を形成するステップと、
    複数のメモリセルおよび第２のインターコネクト層を含むメモリアレイを第２の基板の上に形成するステップと、
    前記第１および第２のインターコネクト層を接続するステップと、
    前記第１の基板を通してアイソレーショントレンチを形成し、前記ＳＴＩ構造体の一部分を露出させるステップであって、前記アイソレーショントレンチが、前記第１の側の反対側にある前記第１の基板の第２の側を通して形成される、ステップと、
    アイソレーション材料を配設し、前記アイソレーショントレンチの中にアイソレーション構造体を形成するステップと
    を含む、方法。
  2. 前記第１および第２の半導体デバイスは、高電圧ｎ型デバイスおよび高電圧ｐ型デバイスをそれぞれ含む、請求項１に記載の方法。
  3. 前記第１および第２のインターコネクト層を接続する前記ステップの後に、前記第２の側を通して前記第１の基板を薄くするステップをさらに含む、請求項１に記載の方法。
  4. 前記第１の基板を薄くする前記ステップは、前記第１の基板の前記第２の側にディープウェルを露出させるステップを含む、請求項３に記載の方法。
  5. 前記アイソレーション材料を配設する前に、前記アイソレーショントレンチの中にライナー層を配設するステップをさらに含む、請求項１に記載の方法。
  6. 前記第１の基板の前記第２の側に配設されている前記アイソレーション材料の部分を除去するために平坦化プロセスを実施するステップと、前記第１の基板の前記第２の側に誘電体層を配設するステップとをさらに含む、請求項１に記載の方法。
  7. 前記第１および第２のインターコネクト層を接続する前記ステップは、直接的なボンディングを通して前記第１および第２のインターコネクト層を結合するステップを含む、請求項１に記載の方法。
  8. 前記第１または第２の半導体デバイスに隣接して別のＳＴＩ構造体を形成するステップと、前記第１の基板を通して別のディープアイソレーショントレンチを形成するステップと、前記別のＳＴＩ構造体を露出させるステップとをさらに含む、請求項１に記載の方法。
  9. 前記別のディープアイソレーショントレンチの中に前記アイソレーション材料を配設するステップをさらに含む、請求項８に記載の方法。
  10. 前記第１の基板の中にトレンチを形成し、コンタクトを露出させるステップと、
    前記トレンチの中におよび前記コンタクトの上に導電性材料を配設し、スルーシリコンコンタクト（ＴＳＣ）を形成するステップであって、前記ＴＳＣは、前記コンタクトに電気的に連結される、ステップと
    をさらに含む、請求項１に記載の方法。
  11. 前記ＴＳＣの上に少なくとも１つのコンタクトパッドを形成するステップであって、前記少なくとも１つのコンタクトパッドは、前記ＴＳＣに電気的に連結される、ステップをさらに含む、請求項１０に記載の方法。
  12. 前記アイソレーション材料を配設するステップは、酸化ケイ素材料を配設するステップを含む、請求項１に記載の方法。
  13. 前記第１および第２のインターコネクト層を結合するステップは、ボンディングインターフェースにおける誘電体－誘電体ボンディングおよび金属－金属ボンディングを含む、請求項７に記載の方法。
  14. ３次元メモリデバイスを形成するための方法であって、
    複数の半導体デバイスを含む周辺回路を第１の基板の第１の側に形成するステップと、
    前記周辺回路の上に第１のインターコネクト層を形成するステップと、
    前記第１の基板の中に複数のシャロートレンチアイソレーション（ＳＴＩ）構造体を形成するステップであって、前記複数のＳＴＩ構造体のそれぞれのＳＴＩ構造体が、前記複数の半導体デバイスの隣接する半導体デバイス同士の間に形成される、ステップと、
    複数のメモリセルおよび第２のインターコネクト層を含むメモリアレイを第２の基板の上に形成するステップと、
    前記第１および第２のインターコネクト層を接続するステップであって、前記複数の半導体デバイスのうちの少なくとも１つの半導体デバイスが、前記複数のメモリセルの少なくとも１つのメモリセルに電気的に連結されるようになっている、ステップと、
    前記第１の基板の第２の側を通して前記第１の基板を薄くするステップであって、前記第２の側は、前記第１の側の反対側にある、ステップと、
    前記第１の基板を通して複数のアイソレーショントレンチを形成し、前記複数のＳＴＩ構造体のＳＴＩ構造体の一部分を露出させるステップであって、前記複数のアイソレーショントレンチは、前記第１の基板の前記第２の側を通して形成される、ステップと、
    前記複数のアイソレーショントレンチの中にアイソレーション材料を配設するステップと
    を含む、方法。
  15. 前記第１および第２のインターコネクト層を接続する前記ステップは、直接的なボンディングを通して前記第１および第２のインターコネクト層を結合するステップを含む、請求項１４に記載の方法。
  16. 前記第１の基板の前記第２の側に配設されている前記アイソレーション材料の部分を除去するために平坦化プロセスを実施するステップと、前記第１の基板の前記第２の側に誘電体層を配設するステップであって、前記複数のアイソレーショントレンチは、前記誘電体層を通って延在する、ステップとをさらに含む、請求項１４に記載の方法。
  17. 前記アイソレーション材料を配設する前に、前記アイソレーショントレンチの中にライナー層を配設するステップをさらに含む、請求項１４に記載の方法。
  18. 前記アイソレーション材料を配設するステップは、酸化ケイ素材料を配設するステップを含む、請求項１４に記載の方法。
  19. 前記複数の半導体デバイスは、高電圧ｎ型およびｐ型デバイスを含む、請求項１４に記載の方法。
  20. 前記第１の基板の中にトレンチを形成し、コンタクトを露出させるステップと、
    前記トレンチの中におよび前記コンタクトの上に導電性材料を配設し、スルーシリコンコンタクト（ＴＳＣ）を形成するステップであって、前記ＴＳＣは、前記コンタクトに電気的に連結される、ステップと
    をさらに含む、請求項１４に記載の方法。
  21. 前記ＴＳＣの上に少なくとも１つのコンタクトパッドを形成するステップであって、前記少なくとも１つのコンタクトパッドは、前記ＴＳＣに電気的に連結される、ステップをさらに含む、請求項２０に記載の方法。
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