JP7240541B2 - 半導体装置 - Google Patents

Description

この発明は、パワーモジュール等の半導体装置に関する。

パワーモジュールは、電源に一対のスイッチング素子を直列に接続し、その一対のスイッチング素子の間から出力を得る装置である。このようなパワーモジュールは、たとえば、電動モータを駆動するための駆動回路を構成するインバータ回路に用いられる。電動モータは、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として用いられる。パワーモジュールは、また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路にも適用される。

パワーモジュールのスイッチング素子には、従来から、Ｓｉ（シリコン）半導体を用いたデバイスが用いられてきた。しかし、電力変換時におけるデバイスでの損失が問題となっており、Ｓｉ材料を用いたデバイスでは、さらなる高効率化はもはや困難な状況に立ち至っている。
そこで、ＳｉＣ（炭化シリコン）半導体を用いたパワーデバイスをスイッチング素子として用いたパワーモジュールが提案されている。ＳｉＣパワーデバイスは、スイッチング速度が高速であるため、高速なオン／オフ動作が可能である。したがって、オフ時に電流が速やかに減少するので、スイッチング損失を低減することができる。

特開２００３－１３３５１５号公報 特開２００４－９５７６９号公報

ところが、ＳｉＣパワーデバイスによる高速スイッチングは、スイッチング時のサージ電圧の増加という新たな問題をもたらす。
サージ電圧Ｖは、次式（Ａ）に示すとおり、パワーモジュール内部の配線が有する自己インダクタンスＬと、電流ｉの時間ｔによる微分（di/dt）（時間当たりの電流変化率）との積で与えられる。

Ｖ＝Ｌ・（di/dt） ……（Ａ）
スイッチング速度が速いほど、電流ｉの変化率（di/dt）が大きくなるから、サージ電圧Ｖが大きくなる。このサージ電圧によって、デバイスに耐圧以上の電圧が負荷されると、デバイスが破壊されるおそれがある。また、サージ電圧が大きいと、ＥＭＩ（電磁気妨害）ノイズの増大や信頼性の低下の懸念もある。

そこで、ＳｉＣデバイス等の高速スイッチング素子を適用しながら、サージ電圧を低減するために、パワーモジュールの内部配線が有する自己インダクタンスＬを低減する必要がある。この課題は、パワーモジュールのみならず、スイッチング素子を有する半導体装置に共通している。むろん、Ｓｉ半導体を用いたスイッチング素子を有する半導体装置においても、サージ電圧の低減は重要な課題である。

この発明の目的は、新規な構成のパワーモジュールを実現できる半導体装置を提供することである。

この発明の一実施形態は、平面視において、所定の一方向に隣接して配置された第１電源端子および第２電源端子と、前記第１電源端子と前記第２電源端子との間に電気的に接続された回路素子とを含み、前記第１電源端子は、第１内部配線接続部および第１外部配線接続部と、前記第１内部配線接続部および前記第１外部配線接続部における前記第２電源端子側の縁部どうしを連結する第１連結部とを含み、前記第２電源端子は、第２内部配線接続部および第２外部配線接続部と、前記第２内部配線接続部と前記第２外部配線接続部とを連結しかつ前記第１連結部に隣接して配置された第２連結部を含み、前記第１連結部および前記第２連結部は、それぞれ端子台に埋め込まれている部分を有しており、前記第１連結部における前記端子台に埋め込まれている部分と前記第２連結部における前記端子台に埋め込まれている部分との間の間隔は、前記第１外部配線接続部と前記第２外部配線接続部との間の最小間隔よりも小さい、半導体装置を提供する。

この発明の一実施形態では、前記回路素子は、縦続接続された第１および第２のスイッチング素子を有し、前記第１および前記第２のスイッチング素子の接続部から出力が取り出される。
この発明の一実施形態では、前記第１内部配線接続部および前記第１外部配線接続部は、所定の間隔を空けて互いに対向配置されており、前記第２内部配線接続部および前記第２外部配線接続部は、所定の間隔を空けて互いに対向配置されている。

この発明の一実施形態では、前記第１内部配線接続部、前記第２内部配線接続部および前記回路素子は、ケース内に封止されている。
この発明の一実施形態では、前記第１および第２のスイッチング素子は、それぞれ、逆方向に並列接続されたダイオードを含む。
この発明の一実施形態では、前記第１および第２のスイッチング素子は、ＳｉＣ ＭＯＳＦＥＴまたはＩＧＢＴからなる。

この発明の一実施形態では、前記第１連結部と前記第２連結部は、上下方向に延びかつ所定の間隔を空けて互いに対向する対向部分と、これらの対向部分から上方に向かって互いの間隔が徐々に大きくなるように延びた傾斜部とをそれぞれ含んでいる。
この発明の一実施形態では、前記第１連結部の前記対向部分と前記第２連結部の前記対向部分との間隔は、２ｍｍ以下である。
この発明の一実施形態では、前記第１連結部と前記第２連結部は、上下方向に延びかつ所定の間隔を空けて互いに対向する対向部分をそれぞれ含んでおり、前記第１連結部の前記対向部分と前記第２連結部の前記対向部分との間隔は、前記出力が接続される出力端子と、前記第１電源端子または前記第２電源端子との間の最小間隔よりも小さい。

この発明の一実施形態では、前記回路素子が取り付けられた回路基板を含み、前記回路基板は平面視略長方形であり、前記第１電源端子の前記内部配線接続部および前記第２電源端子の前記内部配線接続部は、前記回路基板の長手方向の端部に取り付けられている。
この発明の一実施形態では、前記第１のスイッチング素子は、並列接続された複数のスイッチング素子を有し、前記第２のスイッチング素子は、並列接続された複数のスイッチング素子を有する。

この発明の一実施形態では、前記端子台の表面における前記第１外部配線接続部と前記第１外部配線接続部との間領域には、凸部が形成されている。
この発明の一実施形態では、前記凸部の表面に複数の溝が形成されている。

この発明の一実施形態では、前記凸部および前記溝は、前記第１連結部の前記対向部分と前記第２連結部の前記対向部分とが対向している方向と直交する方向であって、前記端子台の表面に沿う方向に延びている。
この発明の一実施形態では、前記凸部および前記溝の長さは、前記第１連結部および前記第２連結部の前記対向部分における前記凸部および前記溝が延びている方向の長さよりも大きい。

図１は、この発明の一実施形態に係るパワーモジュールの内部構造を示す図解的な平面図である。 図２は、図１の右側面図である。 図３は、図１の背面図である。 図４は、図１のIV－IV線に沿う図解的な断面図である。 図５は、図１のV－V線に沿う図解的な断面図である。 図６は、図１のVI－VI線に沿う図解的な拡大断面図である。 図７は、ケース内に収容されたパワーモジュール回路の構成を説明するための図解的な斜視図である。 図８は、図７のVIII－VIII線に沿う図解的な拡大断面図である。 図９は、放熱板の裏面を研削することにより、放熱板の厚さを薄くすることを説明する説明図である。 図１０は、パワーモジュールの電気的構成を説明するための電気回路図である。 図１１は、パワーモジュールがＨブリッジ回路に利用された場合の電気回路を示す電気回路図である。 図１２は、平板状の接続金属部材の代わりにワイヤを用いた場合のパワーモジュールの熱抵抗に対する、平板状の接続金属部材を用いたときのパワーモジュールの熱抵抗の比を熱抵抗比として表したグラフである。 図１３は、放熱板の裏面を研削しなかった場合のパワーモジュールの熱抵抗に対する、放熱板の裏面を研削した場合のパワーモジュールの熱抵抗の比を熱抵抗比として示すグラフである。 図１４は、スイッチング素子を導体層に接合するための半田層の厚さが基準値である場合のパワーモジュールの熱抵抗に対する、半田層の厚さを基準値よりも薄くした場合のパワーモジュールの熱抵抗の比を熱抵抗比として示すグラフである。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係るパワーモジュールの内部構造を示す図解的な平面図であり、天板を取り除いた状態が示されている。図２は、図１の右側面図である。図３は、図１の背面図である。図４は、図１のIV－IV線に沿う図解的な断面図である。図５は、図１のV－V線に沿う図解的な断面図である。図６は、図１のVI－VI線に沿う図解的な拡大断面図である。図７は、ケース内に収容されたパワーモジュール回路の構成を説明するための図解的な斜視図である。図８は、図７のVIII－VIII線に沿う図解的な拡大断面図である。図７では、明確化のために、ワイヤ５９，６０；６９，７０；９９，１００；１０９，１１０に関しては、一部のみ（それぞれ１組のみ）図示している。

パワーモジュール１は、放熱板２と、ケース３と、ケース３に組み付けられた複数の端子とを含んでいる。複数の端子は、第１電源端子（この例では正極側電源端子）Ｐと、第２電源端子（この例では負極側電源端子）Ｎと、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２とを含んでいる。さらに、複数の端子は、ドレインセンス端子ＤＳと、第１ソースセンス端子ＳＳ１と、第１ゲート端子Ｇ１と、第１および第２サーミスタ端子Ｔ１，Ｔ２と、第２ソースセンス端子ＳＳ２と、第２ゲート端子Ｇ２とを含んでいる。第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２とを総称する場合には、「出力端子ＯＵＴ」ということにする。

説明の便宜上、以下では、図１に示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向と、図４に示した＋Ｚ方向および－Ｚ方向とを用いることがある。＋Ｘ方向および－Ｘ方向は、平面視略矩形のケース３（放熱板２）の長辺に沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向はケース３の短辺に沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。＋Ｚ方向および－Ｚ方向は放熱板２の法線に沿う２つの方向であり、これらを総称するときには単に「Ｚ方向」という。放熱板２を水平面においたとき、Ｘ方向およびＹ方向は互いに直交する２つの水平な直線（Ｘ軸およびＹ軸）に沿う２つの水平方向（第１水平方向および第２水平方向）となり、Ｚ方向は鉛直な直線（Ｚ軸）に沿う鉛直方向（高さ方向）となる。

放熱板２は、平面視長方形の一様厚さの板状体であり、熱伝導率の高い材料で構成されている。より具体的には、放熱板２は、銅で構成された銅板であってもよい。この銅板は、表面にニッケルめっき層が形成されたものであってもよい。放熱板２の－Ｚ方向側の表面には、必要に応じて、ヒートシンクその他の冷却手段が取り付けられる。
ケース３は、略直方体形状に形成されており、樹脂材料で構成されている。特に、ＰＰＳ（ポリフェニレンサルファイド）等の耐熱性樹脂を用いることが好ましい。ケース３は、平面視において放熱板２とほぼ同じ大きさの矩形をなしており、放熱板２の一表面（＋Ｚ方向側表面）に固定された枠部４と、この枠部４に固定された天板（図示略）とを備えている。天板は、枠部４の一方側（＋Ｚ方向側）を閉鎖し、枠部４の他方側（－Ｚ方向側）を閉鎖する放熱板２の一表面と対向している。これにより、放熱板２、枠部４および天板によって、回路収容空間がケース３の内部に区画されている。この実施形態では、枠部４と前記複数の端子とは、同時成形により作られている。

枠部４は、一対の側壁６，７と、これら一対の側壁６，７の両端をそれぞれ結合する一対の端壁８，９とを備えている。枠部４の＋Ｚ方向側表面における４つのコーナ部には、外方に向かって開放した凹部１０が形成されている。各凹部１０の外方開放部と反対側にある壁は内方に突出するように湾曲している。凹部１０の底壁には、底壁を貫通する取付用貫通孔１１が形成されている。取付用貫通孔１１には、筒状金属部材１２が嵌め込まれた状態で固定されている。放熱板２には、各取付用貫通孔１１に連通する取付用貫通孔１３（図７参照）が形成されている。パワーモジュール１は、ケース３および放熱板２の取付用貫通孔１１，１３を挿通するボルト（図示略）によって、取付対象の所定の固定位置に固定される。これらの取付用貫通孔１１，１３を利用して、前述のヒートシンク等の冷却手段が取り付けられてもよい。

端壁９の外面には、平面視でＹ方向に長い矩形の電源端子用端子台１４が形成されている。電源端子用端子台１４は、端壁９と一体的に形成されている。端壁９および電源端子用端子台１４の表面（＋Ｚ方向側表面）の長さ方向中央部には、Ｘ方向に延びた凸部１５が形成されている。この凸部１５の表面には、Ｘ方向に延びた複数の溝１６が形成されている。電源端子用端子台１４における長さ方向中央から＋Ｙ方向側の部分が、第１電源端子Ｐ用の端子台２１である。電源端子用端子台１４における長さ方向中央から－Ｙ方向側の部分が、第２電源端子Ｎ用の端子台２２である。

端壁８の外面には、平面視でＹ方向に長い矩形の出力端子用端子台１７が形成されている。出力端子用端子台１７は、端壁８と一体的に形成されている。端壁８および出力端子用端子台１７の表面（＋Ｚ方向側表面）の長さ方向中央部には、Ｘ方向に延びた凸部１８が形成されている。この凸部１８の表面には、Ｘ方向に延びた複数の溝１９が形成されている。出力端子用端子台１７における長さ方向中央から＋Ｙ方向側の部分が、第１出力端子ＯＵＴ１用の端子台２３である。出力端子用端子台１７における長さ方向中央から－Ｙ方向側の部分が、第２出力端子ＯＵＴ２用の端子台２４である。

端子台２１の表面（＋Ｚ方向側表面）には、第１電源端子Ｐが配置されている。端子台２２の表面（＋Ｚ方向側表面）には、第２電源端子Ｎが配置されている。端子台２３の表面（＋Ｚ方向側表面）には、第１出力端子ＯＵＴ１が配置されている。端子台２４の表面（＋Ｚ方向側表面）には、第２出力端子ＯＵＴ２が配置されている。
第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２は、それぞれ、導電性の板状体（たとえば、銅板または銅板にニッケルめっきを施したもの）を所定形状に切り出し、曲げ加工を施して作成されたものであり、ケース３の内部の回路に電気的に接続されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部は、それぞれ端子台２１，２２，２３，２４上に引き出されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部は、それぞれ端子台２１，２２，２３，２４の表面に沿うように形成されている。

一方の側壁７には、ドレインセンス端子ＤＳ、第１ソースセンス端子ＳＳ１、第１ゲート端子Ｇ１ならびに第１および第２サーミスタ端子Ｔ１，Ｔ２が取り付けられている。これらの端子ＤＳ，ＳＳ１，Ｇ１，Ｔ１，Ｔ２の先端部は、側壁７の表面（＋Ｚ方向側表面）からケース３の外方（＋Ｚ方向）に突出している。ドレインセンス端子ＤＳは、側壁７の－Ｘ方向側端寄りに配置されている。第１および第２サーミスタ端子Ｔ１，Ｔ２は、側壁７の＋Ｘ方向側端寄りにおいて、Ｘ方向に間隔をおいて配置されている。第１ソースセンス端子ＳＳ１および第１ゲート端子Ｇ１は、側壁７の－Ｘ方向側端と長さ方向（Ｘ方向）中央との間において、Ｘ方向に間隔をおいて配置されている。

他方の側壁６には、第２ゲート端子Ｇ２および第２ソースセンス端子ＳＳ２が取り付けられている。これらの端子Ｇ２，ＳＳ２の先端部は、側壁６の表面（＋Ｚ方向側表面）からケース３の外方（＋Ｚ方向）に突出している。第２ゲート端子Ｇ２および第２ソースセンス端子ＳＳ２は、側壁６の長さ方向（Ｘ方向）中央と＋Ｘ方向側端との間において、Ｘ方向に間隔をおいて配置されている。ドレインセンス端子ＤＳ、サーミスタ端子Ｔ１，Ｔ２、ソースセンス端子ＳＳ１，ＳＳ２およびゲート端子Ｇ１，Ｇ２は、それぞれ、横断面矩形の金属棒（たとえば、銅の棒状体または銅の棒状体にニッケルめっきを施したもの）に曲げ加工を施して作成されたものであり、ケース３の内部の回路に電気的に接続されている。

図１、図６、図７および図８を参照して、第１電源端子Ｐは、内部配線接続部３１Ａと、内部配線接続部３１Ａに結合された立上部３１Ｂと、立上部３１Ｂに結合された傾斜部３１Ｃと、傾斜部３１Ｃに結合された外部配線接続部３１Ｄとを有している。内部配線接続部３１Ａは、平面視で４辺が放熱板２の４辺と平行な略矩形状の基部３１Ａａと、基部３１Ａａの－Ｘ方向側端から－Ｘ方向に突出した櫛歯状端子３１Ａｂとを有している。基部３１Ａａは、ＸＹ平面に沿う板状体からなり、４つのコーナ部のうち、＋Ｘ方向側でかつ＋Ｙ方向側のコーナ部が切除された形状に形成されている。櫛歯状端子３１Ａｂは、Ｙ方向に並んで配置された３つの端子を有している。これらの端子は、基部３１Ａａの－Ｘ方向側端から－Ｘ方向に延びた後、－Ｚ方向に屈曲してから、再び－Ｘ方向に延びるクランク形状を有している。基部３１Ａａの大部分は、端壁９および端子台２１の内部に埋め込まれている。

立上部３１Ｂは、内部配線接続部３１Ａの基部３１Ａａの－Ｙ方向側縁部から＋Ｚ方向に立ち上がっている。立上部３１Ｂは、ＸＺ平面に沿う板状体からなり、基部３１Ａａの－Ｙ方向側縁部の長さと略同幅に形成されている。立上部３１Ｂは、端壁９および端子台２１の内部に埋め込まれている。傾斜部３１Ｃは、立上部３１Ｂの＋Ｚ方向側縁部に結合されており、＋Ｙ方向に向かって斜め＋Ｚ方向に延びている。傾斜部３１Ｃは、前記斜め方向に延びた板状体からなり、立上部３１Ｂと略同幅に形成されている。傾斜部３１Ｃは、端壁９および端子台２１の内部に埋め込まれている。

外部配線接続部３１Ｄは、傾斜部３１Ｃの＋Ｚ方向側縁部に結合されており、＋Ｙ方向に延びている。外部配線接続部３１Ｄは、ＸＹ平面に沿う板状体からなり、傾斜部３１Ｃと略同幅に形成されている。外部配線接続部３１Ｄは、端子台２１の表面に沿って配置されている。外部配線接続部３１Ｄの略中央部には、外部配線接続用の挿通孔３１Ｄａが形成されている。外部配線接続部３１Ｄの－Ｚ方向側表面には、挿通孔３１Ｄａにねじ孔が整合するようにしてナット３５（図６参照）が固定されている。このナット３５は、端子台２１の内部に埋め込まれている。

第２電源端子Ｎは、端壁９の長さ中央を通るＸＺ平面に対して、第１電源端子Ｐと面対称となる形状を有している。第２電源端子Ｎは、内部配線接続部３２Ａと、内部配線接続部３２Ａに結合された立上部３２Ｂと、立上部３２Ｂに結合された傾斜部３２Ｃと、傾斜部３２Ｃに結合された外部配線接続部３２Ｄとを有している。内部配線接続部３２Ａは、平面視で４辺が放熱板２の４辺と平行な略矩形状の基部３２Ａａと、基部３２Ａａの－Ｘ方向側端から－Ｘ方向に突出した櫛歯状端子３２Ａｂとを有している。基部３２Ａａは、ＸＹ平面に沿う板状体からなり、４つのコーナ部のうち、＋Ｘ方向側でかつ－Ｙ方向側のコーナ部が切除された形状に形成されている。櫛歯状端子３２Ａｂは、Ｙ方向に並んで配置された３つの端子を有している。これらの端子は、基部３２Ａａの－Ｘ方向側端から－Ｘ方向に延びた後、－Ｚ方向に屈曲してから、再び－Ｘ方向に延びるクランク形状を有している。基部３２Ａａの大部分は、端壁９および端子台２２の内部に埋め込まれている。

立上部３２Ｂは、内部配線接続部３２Ａの基部３２Ａａの＋Ｙ方向側縁部から＋Ｚ方向に立ち上がっている。立上部３２Ｂは、ＸＺ平面に沿う板状体からなり、基部３２Ａａの＋Ｙ方向側縁部の長さと略同幅に形成されている。立上部３２Ｂは、端壁９および端子台２２の内部に埋め込まれている。傾斜部３２Ｃは、立上部３２Ｂの＋Ｚ方向側縁部に結合されており、－Ｙ方向に向かって斜め＋Ｚ方向に延びている。傾斜部３２Ｃは、前記斜め方向に延びた板状体からなり、立上部３２Ｂと略同幅に形成されている。傾斜部３２Ｃは、端壁９および端子台２２の内部に埋め込まれている。

外部配線接続部３２Ｄは、傾斜部３２Ｃの＋Ｚ方向側縁部に結合されており、－Ｙ方向に延びている。外部配線接続部３２Ｄは、ＸＹ平面に沿う板状体からなり、傾斜部３２Ｃと略同幅に形成されている。外部配線接続部３２Ｄは、端子台２２の表面に沿って配置されている。外部配線接続部３２Ｄの略中央部には、外部配線接続用の挿通孔３２Ｄａが形成されている。外部配線接続部３２Ｄの－Ｚ方向側表面には、挿通孔３２Ｄａにねじ孔が整合するようにしてナット３６（図６参照）が固定されている。このナット３６は、端子台２２の内部に埋め込まれている。

第１電源端子Ｐの立上部３１Ｂおよび第２電源端子Ｎの立上部３２Ｂは、所定の間隔を開けて互いに対向するように配置されており、本願発明の「板状対向部分」を構成している。第１電源端子Ｐの立上部３１Ｂおよび傾斜部３１Ｃは、本願発明の「第１連結部」を構成している。第２電源端子Ｎの立上部３２Ｂおよび傾斜部３２Ｃは、本願発明の「第２連結部」を構成している。

第１出力端子ＯＵＴ１は、側壁７の長さ中央を通るＹＺ平面に対して、第１電源端子Ｐと面対称となる形状を有している。第１出力端子ＯＵＴ１は、内部配線接続部３３Ａと、内部配線接続部３３Ａに結合された立上部３３Ｂと、立上部３３Ｂに結合された傾斜部３３Ｃと、傾斜部３３Ｃに結合された外部配線接続部３３Ｄとを有している。内部配線接続部３３Ａは、平面視で４辺が放熱板２の４辺と平行な略矩形状の基部３３Ａａと、基部３３Ａａの＋Ｘ方向側端から＋Ｘ方向に突出した櫛歯状端子３３Ａｂとを有している。基部３３Ａａは、ＸＹ平面に沿う板状体からなり、４つのコーナ部のうち、－Ｘ方向側でかつ＋Ｙ方向側のコーナ部が切除された形状に形成されている。櫛歯状端子３３Ａｂは、Ｙ方向に並んで配置された３つの端子を有している。これらの端子は、基部３３Ａａの＋Ｘ方向側端から＋Ｘ方向に延びた後、－Ｚ方向に屈曲してから、再び＋Ｘ方向に延びるクランク形状を有している。基部３３Ａａの大部分は、端壁８および端子台２３の内部に埋め込まれている。

立上部３３Ｂは、内部配線接続部３３Ａの基部３３Ａａの－Ｙ方向側縁部から＋Ｚ方向に立ち上がっている。立上部３３Ｂは、ＸＺ平面に沿う板状体からなり、基部３３Ａａの－Ｙ方向側縁部の長さと略同幅に形成されている。立上部３３Ｂは、端壁８および端子台２３の内部に埋め込まれている。傾斜部３３Ｃは、立上部３３Ｂの＋Ｚ方向側縁部に結合されており、＋Ｙ方向に向かって斜め＋Ｚ方向に延びている。傾斜部３３Ｃは、前記斜め方向に延びた板状体からなり、立上部３３Ｂと略同幅に形成されている。傾斜部３３Ｃは、端壁８および端子台２３の内部に埋め込まれている。

外部配線接続部３３Ｄは、傾斜部３３Ｃの＋Ｚ方向側縁部に結合されており、＋Ｙ方向に延びている。外部配線接続部３３Ｄは、ＸＹ平面に沿う板状体からなり、傾斜部３３Ｃと略同幅に形成されている。外部配線接続部３３Ｄは、端子台２３の表面に沿って配置されている。外部配線接続部３３Ｄの略中央部には、外部配線接続用の挿通孔３３Ｄａが形成されている。外部配線接続部３３Ｄの－Ｚ方向側表面には、挿通孔３３Ｄａにねじ孔が整合するようにしてナット（図示略）が固定されている。このナットは、端子台２３の内部に埋め込まれている。

第２出力端子ＯＵＴ２は、端壁８の長さ中央を通るＸＺ平面に対して、第１出力端子ＯＵＴ１と面対称となる形状を有している。第２出力端子ＯＵＴ２は、内部配線接続部３４Ａと、内部配線接続部３４Ａに結合された立上部３４Ｂと、立上部３４Ｂに結合された傾斜部３４Ｃと、傾斜部３４Ｃに結合された外部配線接続部３４Ｄとを有している。内部配線接続部３４Ａは、平面視で４辺が放熱板２の４辺と平行な略矩形状の基部３４Ａａと、基部３４Ａａの＋Ｘ方向側端から＋Ｘ方向に突出した櫛歯状端子３４Ａｂとを有している。基部３４Ａａは、ＸＹ平面に沿う板状体からなり、４つのコーナ部のうち、－Ｘ方向側でかつ－Ｙ方向側のコーナ部が切除された形状に形成されている。櫛歯状端子３４Ａｂは、Ｙ方向に並んで配置された３つの端子を有している。これらの端子は、基部３４Ａａの＋Ｘ方向側端から＋Ｘ方向に延びた後、－Ｚ方向に屈曲してから、再び＋Ｘ方向に延びるクランク形状を有している。基部３４Ａａの大部分は、端壁８および端子台２４の内部に埋め込まれている。

立上部３４Ｂは、内部配線接続部３４Ａの基部３４Ａａの＋Ｙ方向側縁部から＋Ｚ方向に立ち上がっている。立上部３４Ｂは、ＸＺ平面に沿う板状体からなり、基部３４Ａａの＋Ｙ方向側縁部の長さと略同幅に形成されている。立上部３４Ｂは、端壁８および端子台２４の内部に埋め込まれている。傾斜部３４Ｃは、立上部３４Ｂの＋Ｚ方向側縁部に結合されており、－Ｙ方向に向かって斜め＋Ｚ方向に延びている。傾斜部３４Ｃは、前記斜め方向に延びた板状体からなり、立上部３４Ｂと略同幅に形成されている。傾斜部３４Ｃは、端壁８および端子台２４の内部に埋め込まれている。

外部配線接続部３４Ｄは、傾斜部３４Ｃの＋Ｚ方向側縁部に結合されており、－Ｙ方向に延びている。外部配線接続部３４Ｄは、ＸＹ平面に沿う板状体からなり、傾斜部３４Ｃと略同幅に形成されている。外部配線接続部３４Ｄは、端子台２４の表面に沿って配置されている。外部配線接続部３４Ｄの略中央部には、外部配線接続用の挿通孔３４Ｄａが形成されている。外部配線接続部３４Ｄの－Ｚ方向側表面には、挿通孔３４Ｄａにねじ孔が整合するようにしてナット（図示略）が固定されている。このナットは、端子台２４の内部に埋め込まれている。

ドレインセンス端子ＤＳは、Ｘ方向から見てクランク状であり、それらの中間部分は側壁７に埋め込まれている。ドレインセンス端子ＤＳの基端部は、ケース３内に配置されている。ドレインセンス端子ＤＳの先端部は、側壁７の表面から＋Ｚ方向に突出している。
第１ソースセンス端子ＳＳ１は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁７に埋め込まれている。第１ソースセンス端子ＳＳ１の基端部は、ケース３内に配置されている。第１ソースセンス端子ＳＳ１の先端部は、側壁７の表面から＋Ｚ方向に突出している。

第１ゲート端子Ｇ１は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁７に埋め込まれている。第１ゲート端子Ｇ１の基端部は、ケース３内に配置されている。第１ゲート端子Ｇ１の先端部は側壁７の表面から＋Ｚ方向に突出している。
各サーミスタ端子Ｔ１，Ｔ２は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁７に埋め込まれている。各サーミスタ端子Ｔ１，Ｔ２の基端部は、ケース３内に配置されている。各サーミスタ端子Ｔ１，Ｔ２の先端部は、側壁７の表面から＋Ｚ方向に突出している。

第２ソースセンス端子ＳＳ２は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６に埋め込まれている。第２ソースセンス端子ＳＳ２の基端部は、ケース３内に配置されている。第２ソースセンス端子ＳＳ２の先端部は、側壁６の表面から＋Ｚ方向に突出している。
第２ゲート端子Ｇ２は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６に埋め込まれている。第２ゲート端子Ｇ２の基端部は、ケース３内に配置されている。第２ゲート端子Ｇ２の先端部は、側壁６の表面から＋Ｚ方向に突出している。

放熱板２の表面（＋Ｚ方向側表面）における枠部４に囲まれた領域には、第１アッセンブリ４０と第２アッセンブリ８０とがＸ方向に並んで配置されている。第１アッセンブリ４０が電源端子Ｐ，Ｎ側に配置され、第２アッセンブリ８０が出力端子ＯＵＴ側に配置されている。第１アッセンブリ４０は、上アーム（ハイサイド）回路の半分と下アーム（ローサイド）回路の半分とを構成している。第２アッセンブリ８０は、上アーム回路の残りの半分と下アーム回路の残りの半分とを構成している。上アーム回路および下アーム回路のうちの一方は、本願発明の「第１回路」を構成しており、他方は本願発明の「第２回路」を構成している。

第１アッセンブリ４０は、第１絶縁基板４１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２と、サーミスタＴｈとを含む。
第１絶縁基板４１は、平面視で略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第１絶縁基板４１の放熱板２側の表面（－Ｚ方向側表面）には、第１接合用導体層４２（図４参照）が形成されている。この第１接合用導体層４２が半田層５２を介して放熱板２に接合されている。

第１絶縁基板４１の放熱板２とは反対側の表面（＋Ｚ方向側表面）には、上アーム回路用の複数の導体層と、下アーム回路用の複数の導体層と、サーミスタ用の複数の導体層とが形成されている。上アーム回路用の複数の導体層は、第１素子接合用導体層４３と、第１ゲート端子用導体層４４と、第１ソースセンス端子用導体層４５とを含む。下アーム回路用の複数の導体層は、第２素子接合用導体層４６と、Ｎ端子用導体層４７と、第２ゲート端子用導体層４８と、第２ソースセンス端子用導体層４９とを含む。サーミスタ用の複数の導体層は、第１サーミスタ端子用導体層５０と第２サーミスタ端子用導体層５１とを含む。

この実施形態では、第１絶縁基板４１は、ＡｌＮ（窒化アルミニウム）からなる。第１絶縁基板４１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いることができる。第１絶縁基板４１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層４２～５１を形成できる。
第１素子接合用導体層４３は、第１絶縁基板４１の表面における＋Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。第１素子接合用導体層４３は、その＋Ｘ方向側端部に、－Ｙ方向に延びた突出部を有する。Ｎ端子用導体層４７は、第１絶縁基板４１の表面における－Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。Ｎ端子用導体層４７は、その＋Ｘ方向側端部に、第１素子接合用導体層４３の突出部に向かって延びた突出部を有する。第２素子接合用導体層４６は、平面視で、第１素子接合用導体層４３とＮ端子用導体層４７と第１絶縁基板４１の－Ｘ方向側の辺とによって囲まれた領域に配置され、平面視でＸ方向に長い矩形状である。

第１ゲート端子用導体層４４は、第１素子接合用導体層４３と第１絶縁基板４１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。第１ソースセンス端子用導体層４５は、第１ゲート端子用導体層４４と第１絶縁基板４１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。
第１サーミスタ端子用導体層５０は、第１素子接合用導体層４３と第１絶縁基板４１の＋Ｙ方向側の辺との間において、第１ゲート端子用導体層４４の＋Ｘ方向側に配置されている。第２サーミスタ端子用導体層５１は、第１素子接合用導体層４３と第１絶縁基板４１の＋Ｙ方向側の辺との間において、第１ソースセンス端子用導体層４５の＋Ｘ方向側に配置されている。

第２ゲート端子用導体層４８は、Ｎ端子用導体層４７と第１絶縁基板４１の－Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。第２ソースセンス端子用導体層４９は、第２ゲート端子用導体層４８と第１絶縁基板４１の－Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。
第１電源端子Ｐの櫛歯状端子３１Ａｂは、第１素子接合用導体層４３の表面の＋Ｘ方向側端部に接合されている。第２電源端子Ｎの櫛歯状端子３２Ａｂは、Ｎ端子用導体層４７の表面の＋Ｘ方向側端部に接合されている。第１電源端子Ｐの内部配線接続部３１Ａは櫛歯状端子３１Ａｂを有しているので、第１電源端子Ｐを第１素子接合用導体層４３に接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子３１Ａｂの先端に押し当てて、容易に櫛歯状端子３１Ａｂを第１素子接合用導体層４３に超音波接合できる。また、第２電源端子Ｎの内部配線接続部３２Ａは櫛歯状端子３２Ａｂを有しているので、第２電源端子ＮをＮ端子用導体層４７に接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子３２Ａｂの先端に押し当てて、容易に櫛歯状端子３２ＡｂをＮ端子用導体層４７に超音波接合できる。

第２ゲート端子Ｇ２の基端部は、第２ゲート端子用導体層４８に接合されている。第２ソースセンス端子ＳＳ２の基端部は、第２ソースセンス端子用導体層４９に接合されている。第１サーミスタ端子Ｔ１の基端部は、第１サーミスタ端子用導体層５０に接合されている。第２サーミスタ端子Ｔ２の基端部は、第２サーミスタ端子用導体層５１に接合されている。これらの接合は、超音波溶接によって行われてもよい。

第１サーミスタ端子用導体層５０および第２サーミスタ端子用導体層５１上には、それらに跨るようにサーミスタＴｈが配置されている。サーミスタＴｈの一方の電極が第１サーミスタ端子用導体層５０に接合され、他方の電極が第２サーミスタ端子用導体層５１に接合されている。
第１素子接合用導体層４３の表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極が半田層５３（図４参照）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極が半田層５４を介して接合されている。この実施形態では、これらの半田層５３，５４の材料は、ＳｎＡｇＣｕ系の半田である。この実施形態では、これらの半田層５３，５４の厚さは、一般的な厚さ（例えば、０．１２ｍｍ）よりも薄く（例えば、０．０８ｍｍ）されている。各第１スイッチング素子Ｔｒ１は、第１素子接合用導体層４３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第１素子接合用導体層４３に接合されている面とは反対側の表面にアノード電極を有している。

第１素子接合用導体層４３の表面の＋Ｙ方向側の辺寄りに、５つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層４３の－Ｙ方向側の辺と５つの第１ダイオード素子Ｄｉ１との間に、５つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。５つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、５つの第１ダイオード素子Ｄｉ１と位置整合している。

Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた第１接続金属部材５５によって、第２素子接合用導体層４６に接続されている。第１接続金属部材５５は、平面視でＹ方向に長い矩形状である。第１接続金属部材５５は、導電性の板状体（たとえば、銅板または銅板にニッケルめっきを施したもの）に、曲げ加工を施して作成されたものである。第１接続金属部材５５は、第２素子接合用導体層４６に接合された接合部５５ａ（図４参照）と、接合部５５ａに結合された立上部５５ｂと、立上部５５ｂに結合された横行部５５ｃとからなる。

接合部５５ａは、第２素子接合用導体層４６の＋Ｙ方向側縁寄りの領域に半田層５６を介して接合されており、平面視においてＸ方向に延びた矩形に形成されている。立上部５５ｂは、接合部５５ａの＋Ｙ方向側縁部から＋Ｚ方向に立ち上がっている。立上部５５ｂは、ＸＺ平面に沿う板状体からなり、接合部５５ａと略同幅に形成されている。横行部５５ｃは、立上部５５ｂの＋Ｚ方向側縁部に結合されており、＋Ｙ方向に延びている。横行部５５ｃの長さ中間部および先端部は、それぞれ第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１の上方に配置されている。横行部５５ｃは、放熱板２の主面に平行な板状体からなり、立上部５５ｂと略同幅に形成されている。横行部５５ｃの先端部（＋Ｙ方向側端部）は半田層５７を介して第１ダイオード素子Ｄｉ１のアノード電極に接合され、横行部５５ｃの長さ中間部は半田層５８を介して第１スイッチング素子Ｔｒ１のソース電極に接合されている。これにより、第１ダイオード素子Ｄｉ１のアノード電極および第１スイッチング素子Ｔｒ１のソース電極は、第１接続金属部材５５を介して第２素子接合用導体層４６に電気的に接続されている。

第１接続金属部材５５の幅（Ｘ方向の長さ）は、第１スイッチング素子Ｔｒ１の幅（Ｘ方向の長さ）よりも短い。平面視において、第１接続金属部材５５の横行部５５ｃの＋Ｘ方向側縁は、第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１の＋Ｘ方向側縁と位置整合している。平面視において、第１接続金属部材５５の横行部５５ｃの－Ｘ方向側縁は、第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１の－Ｘ方向側縁よりも＋Ｘ方向側に位置している。これにより、ケース３内において、第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１の＋Ｚ方向側表面のうち、－Ｘ方向側縁寄りの領域が露出している。

各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ５９によって、第１ゲート端子用導体層４４に接続されている。各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ６０によって、第１ソースセンス端子用導体層４５に接続されている。
第２素子接合用導体層４６の表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極が半田層６１（図４参照）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極が半田層６２を介して接合されている。この実施形態では、これらの半田層６１，６２の材料は、ＳｎＡｇＣｕ系の半田である。この実施形態では、これらの半田層６１，６２の厚さは、一般的な厚さ（例えば、０．１２ｍｍ）よりも薄く（例えば、０．０８ｍｍ）されている。各第２スイッチング素子Ｔｒ２は、第２素子接合用導体層４６に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第２素子接合用導体層４６に接合されている面とは反対側の表面にアノード電極を有している。

第２素子接合用導体層４６の表面の－Ｙ方向側の辺寄りに、５つの第２スイッチング素子Ｔｒ２が、Ｘ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層４６の＋Ｙ方向側の辺と５つの第２スイッチング素子Ｔｒ２との間に、５つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。５つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、５つの第２スイッチング素子Ｔｒ２と位置整合している。また、５つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、５つの第１スイッチング素子Ｔｒ１とも位置整合している。

Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた第２接続金属部材６５によって、Ｎ端子用導体層４７に接続されている。第２接続金属部材６５は、導電性の板状体（たとえば、銅板または銅板にニッケルめっきを施したもの）に、曲げ加工を施して作成されたものである。第２接続金属部材６５は、Ｎ端子用導体層４７に接合された接合部６５ａ（図４参照）と、接合部６５ａに結合された立上部６５ｂと、立上部６５ｂに結合された横行部６５ｃとからなる。

接合部６５ａは、Ｎ端子用導体層４７の＋Ｙ方向側縁寄りの領域に半田層６６を介して接合されており、平面視においてＸ方向に延びた矩形に形成されている。立上部６５ｂは、接合部６５ａの＋Ｙ方向側縁部から＋Ｚ方向に立ち上がっている。立上部６５ｂは、ＸＺ平面に沿う板状体からなり、接合部６５ａと略同幅に形成されている。横行部６５ｃは、立上部６５ｂの＋Ｚ方向側縁部に結合されており、＋Ｙ方向に延びている。横行部６５ｃの長さ中間部および先端部は、それぞれ第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２の上方に配置されている。横行部６５ｃは、放熱板２の主面に平行な板状体からなり、立上部６５ｂと略同幅に形成されている。横行部６５ｃの先端部（＋Ｙ方向側端部）は半田層６７を介して第２ダイオード素子Ｄｉ２のアノード電極に接合され、横行部６５ｃの長さ中間部は半田層６８を介して第２スイッチング素子Ｔｒ２のソース電極に接合されている。これにより、第２ダイオード素子Ｄｉ２のアノード電極および第２スイッチング素子Ｔｒ２のソース電極は、第２接続金属部材６５を介してＮ端子用導体層４７に電気的に接続されている。

第２接続金属部材６５の幅（Ｘ方向の長さ）は、第２スイッチング素子Ｔｒ２の幅（Ｘ方向の長さ）よりも短い。平面視において、第２接続金属部材６５の横行部６５ｃの＋Ｘ方向側縁は、第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２の＋Ｘ方向側縁と位置整合している。平面視において、第２接続金属部材６５の横行部６５ｃの－Ｘ方向側縁は、第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２の－Ｘ方向側縁よりも＋Ｘ方向側に位置している。これにより、ケース３内において、第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２の＋Ｚ方向側表面のうち、－Ｘ方向側縁寄りの領域が露出している。

各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ６９によって、第２ゲート端子用導体層４８に接続されている。各第２スイッチング素子Ｔｒ２のソース電極はワイヤ７０によって、第２ソースセンス端子用導体層４９に接続されている。
第２アッセンブリ８０は、第２絶縁基板８１と、複数の第３スイッチング素子Ｔｒ３と、複数の第３ダイオード素子Ｄｉ３と、複数の第４スイッチング素子Ｔｒ４と、複数の第４ダイオード素子Ｄｉ４とを含む。

第１アッセンブリ４０の第１スイッチング素子Ｔｒ１および／または第２アッセンブリ８０の第３スイッチング素子Ｔｒ３は、本願発明の「第１スイッチング素子」を構成している。第１アッセンブリ４０の第２スイッチング素子Ｔｒ２および／または第２アッセンブリ８０の第４スイッチング素子Ｔｒ４は、本願発明の「第２スイッチング素子」を構成している。第１アッセンブリ４０の第１ダイオード素子Ｄｉ３および／または第２アッセンブリ８０の第３ダイオード素子Ｄｉ３は、本願発明の「第１ダイオード素子」を構成している。第１アッセンブリ４０の第２ダイオード素子Ｄｉ２および／または第２アッセンブリ８０の第４ダイオード素子Ｄｉ４は、本願発明の「第２ダイオード素子」を構成している。

第２絶縁基板８１は、平面視で略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第２絶縁基板８１の放熱板２側の表面（－Ｚ方向側表面）には、第２接合用導体層８２（図５参照）が形成されている。この第２接合用導体層８２が半田層９０を介して放熱板２に接合されている。
第２絶縁基板８１の放熱板２とは反対側の表面（＋Ｚ方向側表面）には、上アーム 回路用の複数の導体層と、下アーム回路用の複数の導体層とが形成されている。上アーム回路用の複数の導体層は、第３素子接合用導体層８３と、第３ゲート端子用導体層８４と、第３ソースセンス端子用導体層８５とを含む。下アーム回路用の複数の導体層は、第４素子接合用導体層８６と、ソース用導体層８７と、第４ゲート端子用導体層８８と、第４ソースセンス端子用導体層８９とを含む。

第１アッセンブリ４０の第１素子接合用導体層４３および／または第２アッセンブリ８０の第３素子接合用導体層８３は、本願発明の「第１素子接合用導体層」を構成している。第１アッセンブリ４０の第２素子接合用導体層４６および／または第２アッセンブリ８０の第４素子接合用導体層８６は、本願発明の「第２素子接合用導体層」を構成している。第１アッセンブリ４０のＮ端子用導体層４７および／または第２アッセンブリ８０のソース用導体層８７は、本願発明の「第２電源端子用導体層」を構成している。

この実施形態では、第２絶縁基板８１は、ＡｌＮ（窒化アルミニウム）からなる。第２絶縁基板８１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いることができる。第２絶縁基板８１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層８２～８９を形成できる。
第３素子接合用導体層８３は、第２絶縁基板８１の表面における＋Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。第３素子接合用導体層８３は、その－Ｘ方向側端部に、＋Ｙ方向に延びた突出部を有する。この突出部に、ドレインセンス端子ＤＳの基端部が接合されている。

ソース用導体層８７は、第２絶縁基板８１の表面における－Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。第４素子接合用導体層８６は、平面視でＴ字状である。第４素子接合用導体層８６は、第３素子接合用導体層８３とソース用導体層８７との間に配置され、かつ平面視でＸ方向に長い矩形状の素子接合部８６ａと、第２絶縁基板８１の－Ｘ方向側の辺に沿って延びた出力端子接合部８６ｂとを含む。素子接合部８６ａの－Ｘ方向側端部が、出力端子接合部８６ｂの長さ中央部に連結されている。

第３ゲート端子用導体層８４は、第３素子接合用導体層８３と第２絶縁基板８１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形状である。第３ソースセンス端子用導体層８５は、第３ゲート端子用導体層８４と第２絶縁基板８１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形状である。
第４ゲート端子用導体層８８は、ソース用導体層８７と第２絶縁基板８１の－Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。第４ソースセンス端子用導体層８９は、第４ゲート端子用導体層８８と第２絶縁基板８１の－Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。

第１出力端子ＯＵＴ１の櫛歯状端子３３Ａｂおよび第２出力端子ＯＵＴ２の櫛歯状端子３４Ａｂは、第４素子接合用導体層８６の出力端子接合部８６ｂの表面に接合されている。第１出力端子ＯＵＴ１の内部配線接続部３３Ａは櫛歯状端子３３Ａｂを有しているので、第１出力端子ＯＵＴ１を出力端子接合部８６ｂに接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子３３Ａｂの先端に押し当てて、容易に櫛歯状端子３３Ａｂを出力端子接合部８６ｂに超音波接合できる。また、第２出力端子ＯＵＴ２の内部配線接続部３４Ａは櫛歯状端子３４Ａｂを有しているので、第２出力端子ＯＵＴ２を出力端子接合部８６ｂに接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子３４Ａｂの先端に押し当てて、容易に櫛歯状端子３４Ａｂｃを出力端子接合部８６ｂに超音波接合できる。

第１ゲート端子Ｇ１の基端部は、第３ゲート端子用導体層８４に接合されている。第１ソースセンス端子ＳＳ１の基端部は、第３ソースセンス端子用導体層８５に接合されている。これらの接合は、超音波溶接によって行われてもよい。
第３素子接合用導体層８３の表面には、複数の第３スイッチング素子Ｔｒ３のドレイン電極が半田層９１（図５参照）を介して接合されているとともに複数の第３ダイオード素子Ｄｉ３のカソード電極が半田層９２を介して接合されている。前述した半田層５３および／または半田層９１は、本願発明の「第１半田層」を構成している。前述した半田層５４および／または半田層９２は、本願発明の「第３半田層」を構成している。この実施形態では、これらの半田層９１，９２の材料は、ＳｎＡｇＣｕ系の半田である。この実施形態では、これらの半田層９１，９２の厚さは、一般的な厚さ（例えば、０．１２ｍｍ）よりも薄く（例えば、０．０８ｍｍ）されている。各第３スイッチング素子Ｔｒ３は、第３素子接合用導体層８３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第３ダイオード素子Ｄｉ３は、第３素子接合用導体層８３に接合されている面とは反対側の表面にアノード電極を有している。

第３素子接合用導体層８３の表面の＋Ｙ方向側の辺寄りに、５つの第３ダイオード素子Ｄｉ３がＸ方向に間隔をおいて並んで配置されている。また、第３素子接合用導体層２０３の－Ｙ方向側の辺と５つの第３ダイオード素子Ｄｉ３との間に、５つの第３スイッチング素子Ｔｒ３が、Ｘ方向に間隔をおいて並んで配置されている。５つの第３スイッチング素子Ｔｒ３は、Ｙ方向に関して、５つの第３ダイオード素子Ｄｉ３と位置整合している。

Ｙ方向に位置整合している第３スイッチング素子Ｔｒ３および第３ダイオード素子Ｄｉ３は、平面視において、略Ｙ方向に延びた第３接続金属部材９５によって、第４素子接合用導体層８６に接続されている。第３接続金属部材９５は、導電性の板状体（たとえば、銅板または銅板にニッケルめっきを施したもの）に、曲げ加工を施して作成されたものである。第３接続金属部材９５は、第４素子接合用導体層８６に接合された接合部９５ａ（図５参照）と、接合部９５ａに結合された立上部９５ｂと、立上部９５ｂに結合された横行部９５ｃとからなる。

接合部９５ａは、第４素子接合用導体層８６の＋Ｙ方向側縁寄りの領域に半田層９６を介して接合されており、平面視においてＸ方向に延びた矩形に形成されている。立上部９５ｂは、接合部９５ａの＋Ｙ方向側縁部から＋Ｚ方向に立ち上がっている。立上部９５ｂは、ＸＺ平面に沿う板状体からなり、接合部９５ａと略同幅に形成されている。横行部９５ｃは、立上部９５ｂの＋Ｚ方向側縁部に結合されており、＋Ｙ方向に延びている。横行部９５ｃの長さ中間部および先端部は、それぞれ第３スイッチング素子Ｔｒ３および第３ダイオード素子Ｄｉ３の上方に配置されている。横行部９５ｃは、放熱板２の主面に平行な板状体からなり、立上部９５ｂと略同幅に形成されている。横行部９５ｃの先端部（＋Ｙ方向側端部）は半田層９７を介して第３ダイオード素子Ｄｉ３のアノード電極に接合され、横行部９５ｃの長さ中間部は半田層９８を介して第３スイッチング素子Ｔｒ３のソース電極に接合されている。これにより、第３ダイオード素子Ｄｉ３のアノード電極および第３スイッチング素子Ｔｒ３のソース電極は、第３接続金属部材９５を介して第４素子接合用導体層８６に電気的に接続されている。

第３接続金属部材９５の幅（Ｘ方向の長さ）は、第３スイッチング素子Ｔｒ３の幅（Ｘ方向の長さ）よりも短い。平面視において、第３接続金属部材９５の横行部９５ｃの－Ｘ方向側縁は、第３スイッチング素子Ｔｒ３および第３ダイオード素子Ｄｉ３の－Ｘ方向側縁と位置整合している。平面視において、第３接続金属部材９５の横行部９５ｃの＋Ｘ方向側縁は、第３スイッチング素子Ｔｒ３および第３ダイオード素子Ｄｉ３の＋Ｘ方向側縁よりも－Ｘ方向側に位置している。これにより、ケース３内において、第３スイッチング素子Ｔｒ３および第３ダイオード素子Ｄｉ３の＋Ｚ方向側表面のうち、＋Ｘ方向側縁寄りの領域が露出している。

各第３スイッチング素子Ｔｒ３のゲート電極は、ワイヤ９９によって、第３ゲート端子用導体層８４に接続されている。各第３スイッチング素子Ｔｒ３のソース電極は、ワイヤ１００によって、第３ソースセンス端子用導体層８５に接続されている。
第４素子接合用導体層８６の表面には、複数の第４スイッチング素子Ｔｒ４のドレイン電極が半田層１０１（図５参照）を介して接合されているとともに複数の第４ダイオード素子Ｄｉ４のカソード電極が半田層１０２を介して接合されている。前述した半田層６１および／または半田層１０１は、本願発明の「第２半田層」を構成している。前述した半田層６２および／または半田層１０２は、本願発明の「第４半田層」を構成している。この実施形態では、これらの半田層１０１，１０２の材料は、ＳｎＡｇＣｕ系の半田である。この実施形態では、これらの半田層１０１，１０２の厚さは、一般的な厚さ（例えば、０．１２ｍｍ）よりも薄く（例えば、０．０８ｍｍ）されている。各第４スイッチング素子Ｔｒ４は、第４素子接合用導体層８６に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第４ダイオード素子Ｄｉ４は、第４素子接合用導体層８６に接合されている面とは反対側の表面にアノード電極を有している。

第４素子接合用導体層８６の表面の－Ｙ方向側の辺寄りに、５つの第４スイッチング素子Ｔｒ４が、Ｘ方向に間隔をおいて並んで配置されている。また、第４素子接合用導体層８６の＋Ｙ方向側の辺と５つの第４スイッチング素子Ｔｒ４との間に、５つの第４ダイオード素子Ｄｉ４が、Ｘ方向に間隔をおいて並んで配置されている。５つの第４ダイオード素子Ｄｉ４は、Ｙ方向に関して、５つの第４スイッチング素子Ｔｒ４と位置整合している。また、５つの第４ダイオード素子Ｄｉ４は、Ｙ方向に関して、５つの第３スイッチング素子Ｔｒ３とも位置整合している。

Ｙ方向に位置整合している第４スイッチング素子Ｔｒ４および第４ダイオード素子Ｄｉ４は、平面視において、略Ｙ方向に延びた第４接続金属部材１０５によって、ソース用導体層８７に接続されている。第４接続金属部材１０５は、導電性の板状体（たとえば、銅板または銅板にニッケルめっきを施したもの）に、曲げ加工を施して作成されたものである。第４接続金属部材１０５は、ソース用導体層８７に接合された接合部１０５ａ（図５参照）と、接合部１０５ａに結合された立上部１０５ｂと、立上部１０５ｂに結合された横行部１０５ｃとからなる。

接合部１０５ａは、ソース用導体層８７の＋Ｙ方向側縁寄りの領域に半田層１０６を介して接合されており、平面視においてＸ方向に延びた矩形に形成されている。立上部１０５ｂは、接合部１０５ａの＋Ｙ方向側縁部から＋Ｚ方向に立ち上がっている。立上部１０５ｂは、ＸＺ平面に沿う板状体からなり、接合部１０５ａと略同幅に形成されている。横行部１０５ｃは、立上部１０５ｂの＋Ｚ方向側縁部に結合されており、＋Ｙ方向に延びている。横行部１０５ｃの長さ中間部および先端部は、それぞれ第４スイッチング素子Ｔｒ４および第４ダイオード素子Ｄｉ４の上方に配置されている。横行部１０５ｃは、放熱板２の主面に平行な板状体からなり、立上部１０５ｂと略同幅に形成されている。横行部１０５ｃの先端部（＋Ｙ方向側端部）は半田層１０７を介して第４ダイオード素子Ｄｉ４のアノード電極に接合され、横行部１０５ｃの長さ中間部は半田層１０８を介して第４スイッチング素子Ｔｒ４のソース電極に接合されている。これにより、第４ダイオード素子Ｄｉ４のアノード電極および第４スイッチング素子Ｔｒ４のソース電極は、第４接続金属部材１０５を介してソース用導体層８７に電気的に接続されている。

第４接続金属部材１０５の幅（Ｘ方向の長さ）は、第４スイッチング素子Ｔｒ４の幅（Ｘ方向の長さ）よりも短い。平面視において、第４接続金属部材１０５の横行部１０５ｃの－Ｘ方向側縁は、第４スイッチング素子Ｔｒ４および第４ダイオード素子Ｄｉ４の－Ｘ方向側縁と位置整合している。平面視において、第４接続金属部材１０５の横行部１０５ｃの＋Ｘ方向側縁は、第４スイッチング素子Ｔｒ４および第４ダイオード素子Ｄｉ４の＋Ｘ方向側縁よりも－Ｘ方向側に位置している。これにより、ケース３内において、第４スイッチング素子Ｔｒ４および第４ダイオード素子Ｄｉ４の＋Ｚ方向側表面のうち、＋Ｘ方向側縁寄りの領域が露出している。

各第４スイッチング素子Ｔｒ４のゲート電極は、ワイヤ１０９によって、第４ゲート端子用導体層８８に接続されている。各第４スイッチング素子Ｔｒ４のソース電極は、ワイヤ１１０によって、第４ソースセンス端子用導体層８９に接続されている。
第２アッセンブリ８０の第３素子接合用導体層８３は、第１アッセンブリ４０の第１素子接合用導体層４３に、第１導体層接続部材１１１によって接続されている。第１導体層接続部材１１１は、平面視でＨ形の導電性の板状体からなる。第１導体層接続部材１１１は、第３素子接合用導体層８３と第１素子接合用導体層４３とに跨る一対の矩形部と、これらの矩形部の長さ中央部を連結する連結部とから構成されている。一対の矩形部の一端部および他端部は、それぞれ櫛歯状端子を構成している。第１素子接合用導体層４３と第３素子接合用導体層８３とを板状体からなる第１導体層接続部材１１１で接続するので、これらをワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。

また、第１導体層接続部材１１１は、櫛歯状端子を有しているので、例えば第１導体層接続部材１１１を第１素子接合用導体層４３に接合するにあたり、超音波接合用のヘッドを第１導体層接続部材１１１の＋Ｘ方向側の櫛歯状端子に押し当てて、容易に第１導体層接続部材１１１を第１素子接合用導体層４３に超音波接合できる。
第２アッセンブリ８０の第４素子接合用導体層８６は、第１アッセンブリ４０の第２素子接合用導体層４６に、第２導体層接続部材１１２によって接続されている。第２導体層接続部材１１２は、平面視でＨ形の導電性の板状体からなる。第２導体層接続部材１１２は、第４素子接合用導体層８６と第２素子接合用導体層４６とに跨る一対の矩形部と、これらの矩形部の長さ中央部を連結する連結部とから構成されている。一対の矩形部の一端部および他端部は、それぞれ櫛歯状端子を構成している。第２素子接合用導体層４６と第４素子接合用導体層８６を板状体からなる第２導体層接続部材１１２で接続するので、これらをワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。

また、第２導体層接続部材１１２が、櫛歯状端子を有しているので、例えば第２導体層接続部材１１２を第２素子接合用導体層４６に接合するにあたり、超音波接合用のヘッドを第２導体層接続部材１１２の＋Ｘ方向側の櫛歯状端子に押し当てて、容易に第２導体層接続部材１１２を第２素子接合用導体層４６に超音波接合できる。
第２アッセンブリ８０のソース用導体層８７は、第１アッセンブリ４０のＮ端子用導体層４７に、第３導体層接続部材１１３によって接続されている。第３導体層接続部材１１３は、平面視でＨ形の導電性の板状体からなる。第３導体層接続部材１１３は、ソース用導体層８７とＮ端子用導体層４７とに跨る一対の矩形部と、これらの矩形部の長さ中央部を連結する連結部とから構成されている。一対の矩形部の一端部および他端部は、それぞれ櫛歯状端子を構成している。Ｎ端子用導体層４７とソース用導体層８７を板状体からなる第３導体層接続部材１１３で接続するので、これらをワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第３導体層接続部材１１３が、櫛歯状端子を有しているので、例えば第３導体層接続部材１１３をＮ端子用導体層４７に接合するにあたり、超音波接合用のヘッドを第３導体層接続部材１１３の＋Ｘ方向側の櫛歯状端子に押し当てて、容易に第３導体層接続部材１１３をＮ端子用導体層４７に超音波接合できる。

第２アッセンブリ８０の第３ゲート端子用導体層８４は、第１アッセンブリ４０の第１ゲート端子用導体層４４に、ワイヤ１１４を介して接続されている。第２アッセンブリ８０の第３ソースセンス端子用導体層８５は、第１アッセンブリ４０の第１ソースセンス端子用導体層４５に、ワイヤ１１５を介して接続されている。
第２アッセンブリ８０の第４ゲート端子用導体層８８は、第１アッセンブリ４０の第２ゲート端子用導体層４８に、ワイヤ１１６を介して接続されている。第２アッセンブリ８０の第４ソースセンス端子用導体層８９は、第１アッセンブリ４０の第２ソースセンス端子用導体層４９に、ワイヤ１１７を介して接続されている。

放熱板２上に第１アッセンブリ４０および第２アッセンブリ８０を組み付けると、放熱板２は、図９の上側に示すように、中央部が凸となるように反る。この実施形態では、放熱板２上に第１アッセンブリ４０および第２アッセンブリ８０を組み付けた後に、放熱板２の下面（－Ｚ方向の表面）を二点鎖線１２０で示すような平坦面となるまで切削している。これにより、図９の下側に示すように図９の上側に示す放熱板２よりも薄肉の放熱板２を実現している。この実施形態では、図９の上側に示す放熱板２の周縁部の厚さｔは、例えば４ｍｍ程度であるのに対し、図９の下側に示す放熱板２の周縁部の厚さｔは、例えば３．５ｍｍ程度である。

図１０は、パワーモジュール１の電気的構成を説明するための電気回路図である。図１０においては、２つの出力端子ＯＵＴ１，ＯＵＴ２を、１つの出力端子ＯＵＴとして示している。
第１アッセンブリ４０に備えられた複数の第１スイッチング素子Ｔｒ１および複数の第１ダイオード素子Ｄｉ１ならびに第２アッセンブリ８０に備えられた複数の第３スイッチング素子Ｔｒ３および複数の第３ダイオード素子Ｄｉ３は、第１電源端子Ｐと出力端子ＯＵＴとの間に並列に接続されて、上アーム回路（ハイサイド回路）３０１を形成している。第１アッセンブリ４０に備えられた複数の第２スイッチング素子Ｔｒ２および複数の第２ダイオード素子Ｄｉ２ならびに第２アッセンブリ８０に備えられた複数の第４スイッチング素子Ｔｒ４および複数の第４ダイオード素子Ｄｉ４は、出力端子ＯＵＴと第２電源端子Ｎとの間に接続されて、下アーム回路（ローサイド回路）３０２を形成している。

上アーム回路３０１と下アーム回路３０２とは、第１電源端子Ｐと第２電源端子Ｎとの間に直列に接続されており、上アーム回路３０１と下アーム回路３０２との接続点３０３に出力端子ＯＵＴが接続されている。このようにしてハーフブリッジ回路が構成されている。このハーフブリッジ回路を単相ブリッジ回路として用いることができる。また、このハーフブリッジ回路（パワーモジュール１）を電源に複数個（たとえば３個）並列に接続することにより、複数相（たとえば３相）のブリッジ回路を構成することができる。

第１～第４スイッチング素子Ｔｒ１～Ｔｒ４は、この実施形態では、Ｎチャンネル型ＤＭＯＳ(Double-Diffused Metal Oxide Semiconductor)電界効果型トランジスタで構成されている。とくに、この実施形態では、第１～第４スイッチング素子Ｔｒ１～Ｔｒ４は、ＳｉＣ半導体デバイスで構成された高速スイッチング型のＭＯＳＦＥＴ（ＳｉＣ－ＤＭＯＳ）である。

また、第１～第４ダイオード素子Ｄｉ１～Ｄｉ４は、この実施形態では、ショットキーバリアダイオード（ＳＢＤ）で構成されている。とくに、この実施形態では、第１～第４ダイオード素子Ｄｉ１～Ｄｉ４は、ＳｉＣ半導体デバイス（ＳｉＣ－ＳＢＤ）で構成されている。
各第１スイッチング素子Ｔｒ１には、第１ダイオード素子Ｄｉ１が並列に接続されている。各第３スイッチング素子Ｔｒ３には、第３ダイオード素子Ｄｉ３が並列に接続されている。各第１スイッチング素子Ｔｒ１および各第３スイッチング素子Ｔｒ３のドレインならびに各第１ダイオード素子Ｄｉ１および各第３ダイオード素子Ｄｉ３のカソードは、第１電源端子Ｐに接続されている。

複数の第１ダイオード素子Ｄｉ１のアノードは、対応する第１スイッチング素子Ｔｒ１のソースに接続され、第１スイッチング素子Ｔｒ１のソースが、出力端子ＯＵＴに接続されている。同様に、複数の第３ダイオード素子Ｄｉ３のアノードは、対応する第３スイッチング素子Ｔｒ３のソースに接続され、第３スイッチング素子Ｔｒ３のソースが、出力端子ＯＵＴに接続されている。

複数の第１スイッチング素子Ｔｒ１および複数の第３スイッチング素子Ｔｒ３のゲートは、第１ゲート端子Ｇ１に接続されている。複数の第１スイッチング素子Ｔｒ１および複数の第３スイッチング素子Ｔｒ３のソースは、第１ソースセンス端子ＳＳ１にも接続されている。複数の第１スイッチング素子Ｔｒ１および複数の第３スイッチング素子Ｔｒ３のドレインは、ドレインセンス端子ＤＳにも接続されている。

各第２スイッチング素子Ｔｒ２には、第２ダイオード素子Ｄｉ２が並列に接続されている。各第４スイッチング素子Ｔｒ４には、第４ダイオード素子Ｄｉ４が並列に接続されている。各第２スイッチング素子Ｔｒ２および各第４スイッチング素子Ｔｒ４のドレインならびに各第２ダイオード素子Ｄｉ２および各第４ダイオード素子Ｄｉ４のカソードは、出力端子ＯＵＴに接続されている。

複数の第２ダイオード素子Ｄｉ２のアノードは、対応する第２スイッチング素子Ｔｒ２のソースに接続され、第２スイッチング素子Ｔｒ２のソースが、第２電源端子Ｎに接続されている。同様に、複数の第４ダイオード素子Ｄｉ４のアノードは、対応する第４スイッチング素子Ｔｒ４のソースに接続され、第４スイッチング素子Ｔｒ４のソースが、第２電源端子Ｎに接続されている。

複数の第２スイッチング素子Ｔｒ２および複数の第４スイッチング素子Ｔｒ４のゲートは、第２ゲート端子Ｇ２に接続されている。複数の第２スイッチング素子Ｔｒ２および複数の第４スイッチング素子Ｔｒ４のソースは、第２ソースセンス端子ＳＳ２にも接続されている。
図１１は、このパワーモジュール１がＨブリッジ回路に利用された場合の電気回路を示している。Ｈブリッジ回路では、２個のパワーモジュール１が電源２０１に並列接続される。一方のパワーモジュール１を第１のパワーモジュール１Ａ、他方のパワーモジュール１を第２のパワーモジュール１Ｂということにする。図１１においては、説明の便宜上、上アーム回路を構成している複数の第１および第３トランジスタ素子Ｔｒ１，Ｔｒ３ならびに複数の第１および第３ダイオード素子Ｄｉ１，Ｄｉ３を、それぞれ１個の第１トランジスタ素子Ｔｒ１および１個の第１ダイオード素子Ｄｉ１で表している。同様に、下アーム回路を構成する複数の第２および第４トランジスタ素子Ｔｒ２，Ｔｒ４ならびに複数の第２および第４ダイオード素子Ｄｉ２，Ｄｉ４を、それぞれ１個の第２トランジスタ素子Ｔｒ２および１個の第２ダイオード素子Ｄｉ２で表している。２個のパワーモジュール１Ａ，１Ｂの出力端子ＯＵＴの間に、モータ等の誘導性の負荷２０２が接続されている。

このようなＨブリッジ回路では、例えば第１のパワーモジュール１Ａの第１トランジスタ素子Ｔｒ１と第２のパワーモジュール１Ｂの第２トランジスタ素子Ｔｒ２とが導電状態とされる。この後、これらのトランジスタ素子Ｔｒ１，Ｔｒ２が遮断状態にされる。そして、第１のパワーモジュール１Ａの第２トランジスタ素子Ｔｒ２と第２のパワーモジュール１Ｂの第１トランジスタ素子Ｔｒ１とが導電状態とされる。この後、これらのトランジスタ素子Ｔｒ１，Ｔｒ２が遮断状態にされる。そして、第１のパワーモジュール１Ａの第１トランジスタ素子Ｔｒ１と第２のパワーモジュール１Ｂの第２トランジスタ素子Ｔｒ２とが導電状態とされる。このような動作が繰り返されることにより、負荷２０２が交流駆動される。

第１のパワーモジュール１Ａ内の第１スイッチング素子Ｔｒ１が導電状態から遮断状態に切り換えられ、第２スイッチング素子Ｔｒ２が遮断状態から導電状態に切り換えられるときの過渡期には、第１のパワーモジュール１Ａでは、図１１に矢印で示すように、第１電源端子Ｐから第１スイッチング素子Ｔｒ１を通って出力端子ＯＵＴに電流が流れ、出力端子ＯＵＴから第２スイッチング素子Ｔｒ２を通って第２電源端子Ｎに電流が流れる。また、第１のパワーモジュール１Ａ内の第２スイッチング素子Ｔｒ２が導電状態から遮断状態に切り換えられ、第１スイッチング素子Ｔｒ１が遮断状態から導電状態に切り換えられるときの過渡期にも、第１のパワーモジュール１Ａでは、第１電源端子Ｐから第１スイッチング素子Ｔｒ１を通って出力端子ＯＵＴに電流が流れ、出力端子ＯＵＴから第２スイッチング素子Ｔｒ２を通って第２電源端子Ｎに電流が流れる。

図７および図８を参照して、このような過渡期には、第１のパワーモジュール１Ａの第１電源端子Ｐの立上部３１Ｂには主として－Ｚ方向（外部配線接続部３１Ｄ側から内部配線接続部３１Ａ側に向かう方向）に電流が流れる。一方、第１のパワーモジュール１Ａの第２電源端子Ｎの立上部３２Ｂには主として＋Ｚ方向（内部配線接続部３２Ａ側から外部配線接続部３２Ｄ側に向かう方向）に電流が流れる。

－Ｚ方向に電流が流れる第１電源端子Ｐの立上部３１Ｂと＋Ｚ方向に電流が流れる第２電源端子Ｎの立上部３２Ｂとは、互いに対向しているとともに互いに接近している。これにより、第１電源端子Ｐの自己インダクタンスと、第２電源端子Ｎの自己インダクタンスとが、それらの間の相互インダクタンスによって少なくとも部分的に打ち消される。これにより、パワーモジュール１のインダクタンスを低減できる。

第１電源端子Ｐの立上部３１Ｂおよび第２電源端子Ｎの立上部３２Ｂの高さＨ（図８参照）は５ｍｍ以上であることが好ましく、幅（Ｘ方向の長さ）Ｗ（図７参照）は１４ｍｍ以上であることが好ましく、それらの間隔ｄ（図８参照）は、２ｍｍ以下であることが好ましい。この実施形態では、Ｈ＝５．５ｍｍ、Ｗ＝１６．７５ｍｍ、ｄ＝１ｍｍである。

この実施形態では、各スイッチング素子Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４のソース電極および各ダイオード素子Ｄｉ１，Ｄｉ２，Ｄｉ３，Ｄｉ４のアノード電極を、ワイヤではなく板状体の接続金属部材５５，６５，９５，１０５を用いて、導体層４６，４７，８６，８７に電気的に接続している。これにより、パワーモジュール１の熱抵抗を低減することができる。

図１２は、平板状の接続金属部材５５，６５，９５，１０５の代わりにワイヤを用いた場合のパワーモジュールの熱抵抗に対する、平板状の接続金属部材５５，６５，９５，１０５を用いたときのパワーモジュールの熱抵抗の比を熱抵抗比として表したグラフである。図１２では、横軸に接続金属部材５５，６５，９５，１０５の厚さ（Ｚ方向の長さ）がとられ、縦軸に熱抵抗比がとられている。

図１２から、接続金属部材５５，６５，９５，１０５の厚さが大きくなるほど、パワーモジュール１の熱抵抗が小さくなることがわかる。これは、接続金属部材５５，６５，９５，１０５の厚さを大きくすると、スイッチング素子Ｔｒ１～Ｔｒ４およびダイオード素子Ｄｉ１～Ｄｉ４で発生した熱に対する、接続金属部材５５，６５，９５，１０５の放熱効果が高くなるからである。ただし、接続金属部材５５，６５，９５，１０５の厚さが、２ｍｍよりも大きくなっても、パワーモジュール１の熱抵抗はさほど小さくならないことがわかる。したがって、接続金属部材５５，６５，９５，１０５の厚さは、０．８ｍｍ以上２．０ｍｍ以下であることが好ましい。この実施形態では、接続金属部材５５，６５，９５，１０５の厚さは１．０ｍｍであり、接続金属部材５５，６５，９５，１０５の代わりにワイヤを用いた場合に比べて、パワーモジュール１の熱抵抗を約１５％低減することかできる。

この実施形態では、前述したように、放熱板２の裏面を研削することにより、放熱板２の厚さを薄くしている。これにより、パワーモジュール１の熱抵抗を低減することができる。
図１３は、放熱板２の裏面を研削しなかった場合のパワーモジュールの熱抵抗に対する、放熱板２の裏面を研削した場合のパワーモジュールの熱抵抗の比を熱抵抗比として示すグラフである。図１３では、横軸に放熱板２の周縁部の厚さ（Ｚ方向の長さ）がとられ、縦軸に熱抵抗比がとられている。図１３では、放熱板２の裏面を研削しなかった場合の放熱板２の厚さを４ｍｍとしている。

図１３から、放熱板２を薄く研削するほど、パワーモジュール１の熱抵抗が小さくなることがわかる。これは、放熱板２の厚さを薄くすると、スイッチング素子Ｔｒ１～Ｔｒ４およびダイオード素子Ｄｉ１～Ｄｉ４で発生した熱が、放熱板２の裏面（－Ｚ方向側の表面）に取り付けられるヒートシンク等の冷却手段に伝達されやすくなるからである。したがって、放熱板２の裏面を研削することにより、放熱板２を薄くすることが好ましい。この実施形態では、放熱板２の周縁部の厚さは３．５ｍｍであり、放熱板２の裏面を研削しない場合に比べて、パワーモジュール１の熱抵抗を約２％低減することができる。

この実施形態では、各スイッチング素子Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を素子接合用導体層４３，４６，８３，８６に接合するための半田層５３，６１，９１，１０１の厚さを、一般的な厚さよりも薄くしている。これにより、パワーモジュール１の熱抵抗を低減することができる。
図１４は、半田層５３，６１，９１，１０１の厚さが基準値である場合のパワーモジュールの熱抵抗に対する、半田層５３，６１，９１，１０１の厚さを基準値よりも薄くした場合のパワーモジュールの熱抵抗の比を熱抵抗比として示すグラフである。図１４では、横軸に半田層５３，６１，９１，１０１の厚さがとられ、縦軸に熱抵抗比がとられている。図１４では、半田層５３，６１，９１，１０１の厚さの基準値を０．１２ｍｍとしている。

図１４から、半田層５３，６１，９１，１０１の厚さを薄くするほど、パワーモジュール１の熱抵抗が小さくなることがわかる。これは、半田層５３，６１，９１，１０１の厚さを薄くすると、スイッチング素子Ｔｒ１～Ｔｒ４で発生した熱が、放熱板２に伝達されやすくなるからである。したがって、半田層５３，６１，９１，１０１の厚さを、０．０８ｍｍ以上０．１０ｍｍ以下にすることが好ましい。この実施形態では、半田層５３，６１，９１，１０１の厚さは０．０８ｍｍであり、半田層５３，６１，９１，１０１の厚さが０．１２ｍｍである場合に比べて、パワーモジュール１の熱抵抗を約２％低減することができる。

以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、ＳｉＣ半導体デバイスで構成したＭＯＳ型電界効果トランジスタをスイッチング素子の例として説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他の形態のスイッチング素子が適用されてもよい。また、前述の実施形態では、スイッチング素子およびダイオード素子を備えた構成について説明したが、ダイオード素子が備えられていない半導体装置に対しても、この発明を適用できる。また、半導体装置は、必ずしもパワーモジュールを構成している必要はない。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体モジュール
２ 放熱板
２１～２４ 端子台
３１Ａ 内部配線接続部
３１Ａａ 基部
３１Ａｂ 櫛歯状端子
３１Ｂ 立上部
３１Ｃ 傾斜部
３１Ｄ 外部配線接続部
３２Ａ 内部配線接続部
３２Ａａ 基部
３２Ａｂ 櫛歯状端子
３２Ｂ 立上部
３２Ｃ 傾斜部
３２Ｄ 外部配線接続部
４０ 第１アッセンブリ
４１ 第１絶縁基板
４２ 第１接合用導体層
４３ 第１素子接合用導体層
４６ 第２素子接合用導体層
４７ Ｎ端子用導体層
５５ 第１接続金属部材
６５ 第２接続金属部材
８０ 第２アッセンブリ
８１ 第２絶縁基板
８２ 第２接合用導体層
８３ 第３素子接合用導体層
８４ 第３ゲート端子用導体層
８５ 第３ソースセンス端子用導体層
８６ 第４素子接合用導体層
８７ ソース用導体層
９５ 第３接続金属部材
１０５ 第４接続金属部材
Ｐ 第１電源端子
Ｎ 第２電源端子
ＯＵＴ１ 第１出力端子
ＯＵＴ２ 第２出力端子
Ｔｒ１～Ｔｒ４ スイッチング素子
Ｄｉ１～Ｄｉ４ ダイオード素子

Claims (15)

1. 平面視において、所定の一方向に隣接して配置された第１電源端子および第２電源端子と、
   前記第１電源端子と前記第２電源端子との間に電気的に接続された回路素子とを含み、
   前記第１電源端子は、第１内部配線接続部および第１外部配線接続部と、前記第１内部配線接続部および前記第１外部配線接続部における前記第２電源端子側の縁部どうしを連結する第１連結部とを含み、
   前記第２電源端子は、第２内部配線接続部および第２外部配線接続部と、前記第２内部配線接続部と前記第２外部配線接続部とを連結しかつ前記第１連結部に隣接して配置された第２連結部を含み、
   前記第１連結部および前記第２連結部は、それぞれ端子台に埋め込まれている部分を有しており、
   前記第１連結部における前記端子台に埋め込まれている部分と前記第２連結部における前記端子台に埋め込まれている部分との間の間隔は、前記第１外部配線接続部と前記第２外部配線接続部との間の最小間隔よりも小さい、半導体装置。
2. 前記回路素子は、縦続接続された第１および第２のスイッチング素子を有し、前記第１および前記第２のスイッチング素子の接続部から出力が取り出される、請求項１に記載の半導体装置。
3. 前記第１内部配線接続部および前記第１外部配線接続部は、所定の間隔を空けて互いに対向配置されており、
   前記第２内部配線接続部および前記第２外部配線接続部は、所定の間隔を空けて互いに対向配置されている、請求項１または２に記載の半導体装置。
4. 前記第１内部配線接続部、前記第２内部配線接続部および前記回路素子は、ケース内に封止されている、請求項１または２に記載の半導体装置。
5. 前記第１および第２のスイッチング素子は、それぞれ、逆方向に並列接続されたダイオードを含む、請求項２に記載の半導体装置。
6. 前記第１および第２のスイッチング素子は、ＳｉＣ ＭＯＳＦＥＴまたはＩＧＢＴからなる、請求項２または５に記載の半導体装置。
7. 前記第１連結部と前記第２連結部は、上下方向に延びかつ所定の間隔を空けて互いに対向する対向部分と、これらの対向部分から上方に向かって互いの間隔が徐々に大きくなるように延びた傾斜部とをそれぞれ含んでいる、請求項１または２に記載の半導体装置。
8. 前記第１連結部の前記対向部分と前記第２連結部の前記対向部分との間隔は、２ｍｍ以下である、請求項７に記載の半導体装置。
9. 前記第１連結部と前記第２連結部は、上下方向に延びかつ所定の間隔を空けて互いに対向する対向部分をそれぞれ含んでおり、
   前記第１連結部の前記対向部分と前記第２連結部の前記対向部分との間隔は、前記出力が接続される出力端子と、前記第１電源端子または前記第２電源端子との間の最小間隔よりも小さい、請求項２に記載の半導体装置。
10. 前記回路素子が取り付けられた回路基板を含み、
    前記回路基板は平面視略長方形であり、
    前記第１電源端子の前記第１内部配線接続部および前記第２電源端子の前記第２内部配線接続部は、前記回路基板の長手方向の端部に取り付けられている、請求項１または２に記載の半導体装置。
11. 前記第１のスイッチング素子は、並列接続された複数のスイッチング素子を有し、
    前記第２のスイッチング素子は、並列接続された複数のスイッチング素子を有する、請求項２に記載の半導体装置。
12. 前記端子台の表面における前記第１外部配線接続部と前記第２外部配線接続部との間領域には、凸部が形成されている、請求項１または２に記載の半導体装置。
13. 前記凸部の表面に複数の溝が形成されている、請求項１２に記載の半導体装置。
14. 前記第１連結部と前記第２連結部は、上下方向に延びかつ所定の間隔を空けて互いに対向する対向部分をそれぞれ含んでおり、
    前記凸部および前記溝は、前記第１連結部の前記対向部分と前記第２連結部の前記対向部分とが対向している方向と直交する方向であって、前記端子台の表面に沿う方向に延びている、請求項１３に記載の半導体装置。
15. 前記凸部および前記溝の長さは、前記第１連結部および前記第２連結部の前記対向部分における前記凸部および前記溝が延びている方向の長さよりも大きい、請求項１４に記載の半導体装置。

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