JP7111844B2 - 超伝導非破壊読み出し回路 - Google Patents

Description

関連出願
本出願は、その全体が本明細書に組み込まれている２０１８年７月３１日に出願された米国特許出願第１６／０５１０５８号の優先権を主張するものである。

政府の権益
本発明は、政府契約番号Ｗ９１１ＮＦ－１４－Ｃ－０１１５に基づいて行われた。したがって、米国政府は、この契約に明記された通りに本発明に対する権利を保有する。

本発明は、概して、量子・古典デジタル超伝導回路に関し、具体的には超伝導非破壊読み出し回路に関する。

デジタル論理の分野では、よく知られた高度に発達した相補型金属酸化膜半導体（ＣＭＯＳ）技術が広範囲に使用されている。ＣＭＯＳが、一技術として成熟期を迎え始めていることから、速さ、ワット損計算密度、相互接続帯域幅などの点からより高い性能につなげることができる代替技術に関心が寄せられている。ＣＭＯＳ技術に対する代替技術には、約４ナノワット（ｎＷ）の典型的な信号電力、秒当たり２０ギガビット（Ｇｂ／ｓ）以上の典型的なデータレート、約４ケルビンの動作温度で、超伝導ジョセフソン接合を活かした、超伝導ベースの単一磁束量子回路網が含まれる。

非破壊読み出し（ＮＤＲＯ）回路は、記憶された情報状態を消す、壊す、変える、または他の方法で損なうことなく、記憶された情報状態（例えば、１ビットまたは複数ビット）を取り出し、処理または出力のために他の回路網へ伝送することができる。本出願の目的上、この用語には、記憶された情報状態を破壊的に取り出すが、その後に回復的書き戻しを行う回路が含まれると解釈されるべきではない。

ラッチおよびフリップフロップは、状態情報を記憶するのに、また１つ以上の制御入力に印加された信号によって状態を変えるのに、使用され得る回路である。現代のコンピューティングエレクトロニクスおよび通信エレクトロニクスでは、メモリおよび順序論理には不可欠な記憶素子がある。ラッチは、非同期式であり、ラッチがイネーブル入力を介して有効にされるとの仮定で、そのデータ入力が変わるとすぐに（または、少なくともわずかな伝搬遅延の後）、その出力が変わる。フリップフロップは、同期式かつエッジトリガ式であり、クロッキング制御信号が高から低へ、または低から高になった場合のみ状態を変える。このように、従来のＤフリップフロップ、例えば、ＣＭＯＳに実装されているものは、２つの二値入力、データ入力Ｄとクロック入力、ならびに少なくとも１つの出力Ｑを有する。Ｄフリップフロップは、入力クロックサイクルの限定部分で、例えば、取り込み時間として知られる立ち上がりエッジまたは立ち下がりエッジで、Ｄ入力の値を取り込む。その取り込まれた値がＱ出力になる。出力Ｑは、取り込み時（またはその後のわずかな伝搬遅延）を除いて変わることはない。実際の実装形態では、入力が確実に取り込まれて、出力に伝搬されるには、データ入力Ｄが、取り込み時の前のある程度のセットアップ時間と取り込み時の後のある程度の保留時間で、安定している必要がある。イネーブル入力がアサートされたままである限り、データ入力に応じて出力が変わる可能性があることを除いて、クロック入力ではなくイネーブル入力の場合、従来のＤラッチも同様に挙動する。

超伝導レシプロカル量子論理（ＲＱＬ）回路の文脈では、位相モード論理（ＰＭＬ）により、デジタル値が１つ以上のジョセフソン接合の超伝導位相として符号化されることが可能になる。例えば、論理「１」は、高位相として符号化され得、論理「０」は、低位相として符号化され得る。例えば、位相は、ゼロラジアン（例えば、論理「０」を意味する）または２π ラジアン（例えば、論理「１」を意味する）として符号化され得る。これらの値は、ジョセフソン接合位相をリセットするのに、レシプロカルパルスが必要でないため、ＰＭＬのＲＱＬ ＡＣクロックサイクルにわたり持続する。ＰＭＬとは対照的に、ウェーブパイプライン化論理（ＷＰＬ）では、論理「１」は、正の単一磁束量子（ＳＦＱ）パルス、続いて逆の負のパルスとして符号化され、論理「０」は、このようなパルスのいずれかの欠如として符号化される。

一例には、ボディ回路、およびボディ回路に接続された１つ以上のテール回路を含むレシプロカル量子論理（ＲＱＬ）非破壊読み出し（ＮＤＲＯ）ゲートが含まれる。ボディ回路には、少なくとも１つの単一磁束量子（ＳＦＱ）論理入力がある。ボディ回路は、少なくとも１つの論理状態を記憶するように構成されている。ＮＤＲＯゲート内の各テール回路は、ＮＤＲＯリードイネーブル入力ポートとボディ回路との間に接続され、かつＮＤＲＯリードイネーブル入力ポート上でＳＦＱパルスＮＤＲＯリードイネーブル信号を受信するように構成された、テール入力インダクタと、ボディ回路と回路グランドとの間に接続されたジョセフソン接合と、ボディ回路とＮＤＲＯ出力ポートとの間に接続され、かつ記憶された論理状態に影響を与えることなく、記憶された論理状態に基づくＳＦＱパルスＮＤＲＯ出力信号およびＮＤＲＯリードイネーブル信号を送信するように構成された、テール出力インダクタと、を含む。

別の例には、ＲＱＬデマルチプレクサ回路（ｄｅｍｕｘ）が含まれる。ｄｅｍｕｘには、セレクタ入力、データ入力、第１の出力、および第２の出力用のそれぞれのポートがある。ｄｅｍｕｘにはさらに、第１のノードと回路グランドとの間に接続され、セレクタ入力ポートからのセレクタ入力信号のアサーション時にトリガされるように構成された、セレクタジョセフソン接合がある。ｄｅｍｕｘにはさらに、第１のノードから分岐し、データ入力ポートでデータ入力を受信するように構成された第２のノードで収束する、第１および第２の回路分岐がある。第１の分岐は、第１のノードと第２のノードとの間に接続されたインダクタを含む。第１の分岐は、２つのジョセフソン接合およびＡＣバイアス源を備える、第２のノードに接続されたパルス発生器をさらに含む。第１の分岐は、第２のノードと第３のノードとの間に接続されたエスケープジョセフソン接合をさらに含む。第１の分岐は、第３のノードと回路グランドとの間に接続された第１の出力ジョセフソン接合をさらに含む。第２の分岐は、第１のノードと第４のノードとの間に接続されたインダクタを含む。第２の分岐は、第５のノードと回路グランドとの間に接続された第２の出力ジョセフソン接合をさらに含む。第２の分岐は、第４のノードと回路グランドとの間に接続された第３の出力ジョセフソン接合をさらに含む。セレクタ信号の非アサーションまたはアサーションは、それぞれ、データ入力ポートに到着する信号が第３のノードを通して第１の出力ポートに伝搬されるか、またはデータ入力ポートに到着する信号が第５および第４のノードを通して第２の出力ポートに伝搬されるかを、選択する。

さらに別の例には、ＲＱＬ非破壊読み出し（ＮＤＲＯ）ゲート回路のアレイを有するレジスタファイルを含むＲＱＬ中央処理装置（ＣＰＵ）が含まれる。各ＮＤＲＯゲート回路は、論理状態を記憶するように構成されたＤラッチまたはＤフリップフロップのうちの１つを有するボディ回路を含む。各ボディ回路は、ＮＤＲＯゲート回路内の少なくとも２つのテール回路に接続され、少なくとも２つのテール回路の各々のそれぞれのテールジョセフソン接合に臨界前状態電流を供給するように構成されている。各臨界前状態電流は、同じ記憶された論理状態を表している。各テール回路は、それぞれのテール回路のＮＤＲＯ入力ポートに提供されたそれぞれのＮＲＤＯリードイネーブル信号と、記憶された論理状態との論理ＡＮＤに対応する出力信号を、それぞれのテール回路のＮＤＲＯ出力ポートに伝搬するように構成されている。テール回路のいずれかからのいずれの出力信号の伝搬も、該テール回路に接続されたボディ回路に記憶されている論理状態に影響を与えることはない。ＮＤＲＯゲート回路のレジスタファイルアレイ内の各ボディ回路は、データ入力ポートおよび論理クロック入力ポートを含み得る。レジスタファイルのワード線は、アレイ内のそれぞれのＮＤＲＯゲート回路のワード線にわたってボディ回路の論理クロック入力ポートに接続され得、レジスタファイルのビット線は、アレイ内のＮＤＲＯＤゲート回路のテール回路のＮＤＲＯ入力に接続され得る。アレイ内の各ＮＤＲＯゲート回路は、その論理状態を同じ演算周期で書き込み可能および読み出し可能の両方にするように構成され得る。

は、非破壊読み出し（ＮＤＲＯ）ゲートであるレシプロカル量子論理（ＲＱＬ）の例のブロック／回路図である。 は、ＲＱＬシングルリードＮＤＲＯレジスタの例の論理ブロック図である。 は、ＲＱＬシングルリードＮＤＲＯレジスタの例の回路図である。 は、ＲＱＬデュアルリードＮＤＲＯレジスタの例の論理ブロック図である。 は、ＲＱＬデュアルリードＮＤＲＯレジスタの例の回路図である。 は、ＲＱＬシングルリードＮＤＲＯレジスタの例の論理ブロック図である。 は、ボディ－テールトポロジを有するＲＱＬシングルリードＮＤＲＯレジスタの例の回路図である。 は、ＲＱＬデュアルリードＮＤＲＯレジスタの例の論理ブロック図である。 は、ボディ－テールトポロジを有するＲＱＬデュアルリードＮＤＲＯレジスタの例の回路図である。 は、図７のＲＱＬシングルリードＮＤＲＯレジスタ回路のタイミング図である。 は、ボディ－テールトポロジを有するＲＱＬシングルリードＮＤＲＯレジスタの別の例の回路図である。 は、ボディ－テールトポロジを有するＲＱＬデュアルリードＮＤＲＯレジスタの別の例の回路図である。 は、ラッチベースではなくフリップフロップベースである、ボディ－テールトポロジを有する、ＲＱＬシングルリードＮＤＲＯレジスタの例の回路図である。 は、ＲＱＬマルチプレクサの例の回路図である。 は、ＲＱＬ ＡＮＤ－ＯＲゲートの例の回路図である。 は、ＲＱＬデマルチプレクサの例の回路図である。 は、ＲＱＬ ＡＮＤゲートの例の回路図である。 は、ＲＱＬ Ａ－ＮＯＴ－Ｂゲートの例の回路図である。 は、ＲＱＬインバータ（ＮＯＴゲート）の例の回路図である。 は、図７のＲＱＬシングルリードＮＤＲＯレジスタ回路の測定波形のオシロスコープスクリーンショットキャプチャである。 は、マルチテールＮＤＲＯゲートのアレイの例のブロック図である。

非破壊読み出し（ＮＤＲＯ）回路トポロジは、１つ以上の非破壊出力信号として、１つ以上のテールが接続されている論理回路「ボディ」に記憶された状態を伝搬するのに使用される１つ以上の読み出し「テール」を含む。一つには、読み出しをトリガするのに使用される信号と、記憶された状態に対応する出力信号とが単一磁束量子（ＳＦＱ）パルスとして伝搬され得るので、読み出し回路トポロジは、超低電力超伝導コンピューティング用の超伝導論理のレシプロカル量子論理（ＲＱＬ）ファミリの回路設計と互換性がある。本明細書に提供される例は、デバイス総数を減らす、機能性向上、および大型変圧器の最小化または排除の点から、論理およびメモリ回路網の多くの領域でＲＱＬ技術を拡張し、向上させる。

図１は、ボディ１１０および１つ以上のテール１１２を含む、ＮＤＲＯゲート１００の例のブロック／回路図である。ボディ内の論理回路１１４は、それぞれが本明細書ではテールと呼ばれる整数Ｐ個の独立した回路１１２、１つ以上に単一状態または複数状態の亜臨界バイアス電流を提供する。ボディ１１０の論理回路１１４は、整数Ｎ個の入力、１つ以上を有し、その上で、それぞれがボディ１１０の内部状態として記憶される１つ以上の出力を生成するために、任意のタイプの論理演算または論理ゲート機能が論理回路１１４によって行なわれ得る。このように、ボディ１１０には、１つまたは多数（すなわち、Ｐ）のテール１１２に供給される独立した臨界前状態バイアス電流（Ｉ _{ＰＣＳ＿１}～Ｉ _{ＰＣＳ＿Ｐ}）の組み合わせを生成することができる１つまたは多数（すなわち、Ｐ）の内部状態があり得る。すべての入力および臨界前状態電流は、ウェーブパイプライン化論理または位相モード論理のいずれかで符号化され得る。状態は、ボディへの入力によって変わるまでボディに持続し得る限り、非一時的であり得る。ゲート１００がＮＤＲＯ読み出しゲートであるため、テール（複数可）へのボディ出力は、ボディへの入力とは見なされない。

図１では、第１のテールＴＡＩＬ_１には、論理回路１１４から第１の臨界前状態電流Ｉ _{ＰＣＳ＿１}が提供される一方、第ＰのテールＴＡＩＬ _Ｐには、論理回路１１４から第Ｐの臨界前状態電流Ｉ _{ＰＣＳ＿Ｐ}が提供される。各テールにはまた、それぞれ、非破壊読み出しイネーブル信号ＮＤＲＯ_ＩＮ＿１～ＮＤＲＯ_ＩＮ＿Ｐが提供され、それぞれ、リード出力信号ＮＤＲＯ_{ＯＵＴ＿１}～ＮＤＲＯ _{ＯＵＴ＿Ｐ}を出力し、これらの出力信号は、論理回路１１４の状態に対応する。

各テール１１２は、わずか３つの構成要素から構成され得る。具体的には、各テール１１２は、入力端および接地端を有するわずかただ１つのジョセフソン結合（例えば、ＪＪ _１、ＪＪ _Ｐ）、それを通して入力非破壊読み出しイネーブル信号（例えば、ＮＤＲＯ_ＩＮ＿１、ＮＤＲＯ_ＩＮ＿Ｐ） が与えられるジョセフソン接合の入力端に接続された入力インダクタ（例えば、Ｌ _ＩＮ＿１、Ｌ _ＩＮ＿Ｐ）、およびそれを通して出力非破壊読み出し信号（例えば、ＮＤＲＯ_{ＯＵＴ＿１}、ＮＤＲＯ_{ＯＵＴ＿Ｐ}）が他の回路網（図示せず）に与えられるジョセフソン接合の入力端に接続された出力インダクタ（例えば、Ｌ _{ＯＵＴ＿１}、Ｌ _{ＯＵＴ＿Ｐ}）で構成され得る。ジョセフソン伝送線路（ＪＴＬ）（図１には示されていない）は、各テール１１２のＮＤＲＯ入力および出力に接続されて、テール間でＳＦＱパルスを搬送することができる。

したがって、一例では、論理回路１１４は、フリップフロップまたはラッチなどの単純なメモリ記憶素子の機能を提供することができ、事実上、１ビットのデータを記憶する。他の例では、論理回路１１４は、論理ゲートか、またはＡＮＤゲート、ＯＲゲート、ＸＯＲゲート、およびＮＯＴ（すなわち、インバータ）ゲートを含む論理ゲート、マルチプレクサ、デマルチプレクサ、ならびにシフトレジスタの任意の組み合わせであり得る。臨界前状態電流Ｉ_{ＰＣＳ＿１}～Ｉ_{ＰＣＳ＿Ｐ}は、多様な状態を表す場合があり、または、いくつかの例では、それらは、すべて単一の状態を表す場合がある。いずれの場合でも、論理回路１１４は、１つ以上のテール１１２に出力されるその論理状態（複数可）を与える。各テール１１２は、ボディへの影響を最小限に抑え、それにより、ボディ回路網１１４の状態への干渉または破壊を防ぐ。

したがって、ＮＤＲＯゲート１００は、各テール１１２の回路網において、ボディ論理回路網１１４からの状態生成臨界前バイアス電流を使用して、ジョセフソン接合ＪＪ _１～ＪＪ _Ｐに臨界前バイアスをかけ、各テール１１２が出力イネーブラとして働くことを可能にし、言い換えれば、事実上、ボディ論理回路網１１４の状態と対応する非破壊読み出しイネーブル信号ＮＤＲＯ _ＩＮ＿１～ＮＤＲＯ _ＩＮ＿Ｐとの間に論理ＡＮＤを提供する。いずれのテール１１２のこのＮＤＲＯ入力も、ボディ１１０内の内部状態を破壊することなく、ボディ１１０内の内部状態を読み取って出力する。ボディ１１０は、本質的に組み合わせ論理であってもなくてもよく、したがって、その関連するテール１１２への１つ以上の入力および１つ以上の出力を有することができる。

図２～図５は、図１のボディ－テールアーキテクチャを使用せず、代わりにＤラッチ段およびＡＮＤゲート段でレジスタを構築するレジスタ２００、４００および対応する超伝導レジスタ回路３００、５００の論理図を示す。図２は、Ｄラッチ２０２用の回路網をＡＮＤゲート２０４用の回路網と組み合わせることによって実装されるＲＱＬシングルリードＮＤＲＯレジスタ２００の例の論理ブロック図を示す。Ｄラッチ２０２のデータ入力Ｄに提供されたデータ入力信号ＤＩが、Ｄラッチ２０２の入力Ｅを有効にするのに提供された論理クロック信号ＬＣＬＫのアサーションによって「ラッチ」されると、出力状態Ｑとして記憶される。この信号は、ＡＮＤゲート２０４によってリードイネーブル信号ＲＥと論理的にＡＮＤ演算され、その出力は、リード出力信号ＱＯとなる。中間ジョセフソン伝送線路（ＪＴＬ）は、信号増幅、信号距離伝送、および信号絶縁の目的で、Ｄラッチ２０２とＡＮＤゲート２０４との間に、かつ／またはＡＮＤゲート２０４と出力信号ＱＯを受信する回路（図示せず）との間に、設けられ得る。

図３は、ＲＱＬ互換性超伝導回路３００の例として、図２のシングルリードレジスタ２００を実装する回路図を示す。回路３００の入力段３０２は、２つの入力ポートＤＩおよびＬＣＬＫ、３つのジョセフソン接合Ｊ２、Ｊ３、およびＪ４、２つの入力インダクタＬ１およびＬ２、ならびにＤＣ磁束バイアス線からＤＣ磁束バイアスを誘導結合するための第１の変圧器を含む。入力段３０２は、図２のＤラッチ２０２に対応し、その機能を提供する。回路３００の出力段３０４は、入力ポートＲＥ、出力ポートＱＯ、２つのインダクタＬ３、Ｌ４、２つのジョセフソン接合Ｊ５、Ｊ６、およびＤＣ磁束バイアス線からＤＣ磁束バイアスを誘導結合するための第２の変圧器を含む。出力段３０４は、図２のＡＮＤゲート２０４に対応し、その機能を提供する。中間ＪＴＬは、信号増幅、信号距離伝送、および信号絶縁の目的で、入力段３０２と出力段３０４との間に、かつ／または出力段３０４と出力信号ＱＯを受信する回路（図示せず）との間に設けられ得る。

図４は、Ｄラッチ４０２用の回路網を２つのＡＮＤゲート４０４、４０６用の回路網と組み合わせることによって実装されるデュアルリードレジスタ４００の例の論理ブロック図を示す。論理図４００に示されるように、Ｄラッチ４０２の出力は、２つのＡＮＤゲート４０４と、４０６とに分岐される。Ｄラッチ４０２および各ＡＮＤゲート４０４、４０６の働きは、図２に関して上で説明したものと同じである。Ｄラッチ４０２のデータ入力Ｄに提供されたデータ入力信号ＤＩが、Ｄラッチ４０２の入力Ｅを有効にするのに提供された論理クロック信号ＬＣＬＫのアサーションによって「ラッチ」されると、出力状態Ｑとして記憶される。この出力信号は、それぞれ、ＡＮＤゲート４０４、４０６によって２つのリードイネーブル信号ＲＥ＿ＡおよびＲＥ＿Ｂのそれぞれと論理的にＡＮＤ演算され、その出力は、リード出力信号ＱＯ＿ＡおよびＱＯ＿Ｂとなる。上で述べたように、中間ＪＴＬが、信号増幅、信号距離伝送、および信号絶縁の目的で、Ｄラッチ４０２とＡＮＤゲート４０４、４０６との間に、かつ／またはＡＮＤゲート４０４、４０６と出力信号ＱＯ＿ＡおよびＱＯ＿Ｂを受信する回路（図示せず）との間に設けられ得る。

図５は、ＲＱＬ互換性超伝導回路５００の例として、図４のデュアルリードレジスタ４００を実装する回路図を示す。回路５００の入力段５０２は、２つの入力ポートＤＩおよびＬＣＬＫ、３つのジョセフソン接合Ｊ２、Ｊ３、およびＪ４、２つの入力インダクタＬ１およびＬ２、ならびにＤＣ磁束バイアス線からＤＣ磁束バイアスを誘導結合するための第１の変圧器を含む。入力段５０２は、図４のＤラッチ４０２に対応し、その機能を提供する。回路５００の第１の出力段５０４は、入力ポートＲＥ＿Ａ、出力ポートＱＯ＿Ａ、２つのインダクタＬ３＿Ａ、Ｌ４＿Ａ、２つのジョセフソン接合Ｊ５＿Ａ、Ｊ６＿Ａ、およびＤＣ磁束バイアス線からＤＣ磁束バイアスを誘導結合するための第２の変圧器を含む。第１の出力段５０４は、図４のＡＮＤゲート４０４に対応し、その機能を提供する。回路５００の第２の出力段５０６は、入力ポートＲＥ＿Ｂ、出力ポートＱＯ＿Ｂ、２つのインダクタＬ３＿Ｂ、Ｌ４＿Ｂ、２つのジョセフソン接合Ｊ５＿Ｂ、Ｊ６＿Ｂ、およびＤＣ磁束バイアス線からＤＣ磁束バイアスを誘導結合するための第３の変圧器を含む。第２の出力段５０６は、図４のＡＮＤゲート４０６に対応し、その機能を提供する。

入力段５０２と出力段５０４、５０６との間で、分岐段５０３が、入力段５０２からの出力信号を、出力段５０４、５０６のそれぞれへ入力信号として提供することができる。分岐段５０３は、３つのジョセフソン接合ＪＦ１、ＪＦ２＿Ａ、およびＪＦ２＿Ｂ、４つのインダクタＬＦ１、ＬＦ２、ＬＦ３＿Ａ、およびＬＦ３＿Ｂ、ならびにＡＣバイアス信号源ＡＣ ＣＬＫへの第５のインダクタＬＦ＿ＣＬＫを含む。中間ＪＴＬが、信号増幅、信号距離伝送、および信号絶縁の目的で、入力段５０２と分岐段５０３との間に、かつ／または出力段５０４、５０６と出力信号ＱＯ＿Ａ、ＱＯ＿Ｂを受信する回路（図示せず）との間に提供され得る。

回路３００および回路５００は、それぞれ、図２００および４００に論理的に表されているように、それぞれ、望ましいリードポートの個数に応じて、ＪＴＬ（複数可）を介してＤラッチ出力を１つ以上のＡＮＤゲートに接続する。その表面的な単純さにも関わらず、これらの設計では、デバイス総数とリソース使用率が、比較的高い。これに加えて、図示の構成では、読み取りと書き込みを同時に行うことができる機能を欠いており、この機能は、レジスタファイルがＣＰＵアーキテクチャの領域で有する望ましい性能特徴である。

図５のデュアルリードレジスタ回路５００は、比較的複雑であり、部品総数が多く（ＪＴＬ、ポート、およびＡＣバイアス源の部品を除いて２４個の構成要素を有する）、比較的高いリソース使用率（例えば、３つのＤＣ磁束バイアス線接続、またＪＴＬおよび分岐段５０３に電力を供給するためのＡＣバイアス源接続を必要とする）である。しかし、図４のブロック図４００に示される論理機能を実装するような回路５００の目的を考えると、回路５００が、その段５０２、５０３、５０４、５０６のそれぞれが図４００から分割された論理構成要素または論理信号を実装すると仮定すると、どのように簡略化され得るかは、明らかではない場合がある。さらに、信号伝搬（図示のように回路の左から右へ）の必要性は、回路３００および回路５００が、データ入力信号を書き込み、その同じデータ入力信号を実質的に同時に（例えば、同じ演算周期内で）読み取ることを可能にしないことを意味する。図６～図９の例は、図２～図５の論理設計および論理実装形態を再概念化し、例えば、状態の書き込みと書き込まれた状態の読み取りを同時に可能にすることによって、機能性向上をもたらしながら部品総数を減らす。これらの例を考えると、図３のシングルリードレジスタ回路３００でさえ、過度に複雑であり、望ましい部品総数よりも部品総数が多いことは明らかである。

図６は、図２のシングルリードレジスタ２００の機能の少なくともすべてを有するが、図２および図３に示されるＤ－ラッチからＡＮＤゲートへの段移行なしに、非破壊読み出しを提供することができる、シングルリードＲＱＬ Ｄ－レジスタ６００の例の論理ブロック図を示す。ＮＤＲＯラッチ６０２のデータ入力Ｄに提供されるデータ入力信号ＤＩが、ＮＤＲＯ－ラッチ６０２の同名入力に提供される論理クロック信号ＬＣＬＫのアサーションによって「ラッチ」されると、ＮＤＲＯ－ラッチ６０２の内部状態として記憶される。論理クロック信号アサーションと実質的に同時（例えば、同じ演算周期内で）である可能性がある、ＮＤＲＯ－ラッチ６０２の入力ＮＤＲＯＡに提供される非破壊読み出し信号ＮＤＲＯのアサーション時点で、内部状態がリード出力信号ＱＯとして出力Ｑから読み出される。

図７は、ＲＱＬ互換性超伝導回路７００の例として、図６のシングルリードＲＱＬ Ｄレジスタ６００を実装する回路図を示す。回路７００のボディ段７０２は、２つの入力ポートＤＩおよびＬＣＬＫ、３つのジョセフソン接合Ｊ２、Ｊ３、およびＪ４、２つの入力インダクタＬ１およびＬ２、ならびにＤＣ磁束バイアス線からＤＣ磁束バイアスを誘導結合するための変圧器（複数可）を含む。回路初期化時に、ＤＣ磁束バイアス変圧器が、Φ_０分率のオフセット（例えば、１／２Φ_０）のずれで、ジョセフソン接合Ｊ２にバイアスをかける。（Φ_０は、約２．０７ｍＡ－ｐＨに等しい、単一磁束量子である。）ボディ段７０２は、図１のボディ１１０に対応し得る。回路７００のテール段７０４は、入力ポートＮＤＲＯ、出力ポートＱＯ、１つのインダクタＬ３、および１つのジョセフソン接合Ｊ５を含む。テール段７０４は、図１のテール１１２に対応し得る。ボディ段７０２は、連結インダクタＬＬによってテール段７０４に接続され得る。以下に、図１０のシミュレーションタイミング図１０００を参照して、図７のシングルリードレジスタ回路７００の働きをより詳細に説明する。

テール段７０４には、２つのジョセフソン接合がなく、また、図３の出力段３０４に見られ得るような、ＤＣ磁束バイアス線からＤＣ磁束バイアスを誘導結合するための第２の変圧器もない。回路７００はまた、信号増幅、信号距離伝送、および信号絶縁の目的で、ＪＴＬが、図７に示されるように、テール段７０４と出力信号ＱＯを受信する回路（図示せず）との間に設けられ得るが、ボディ段７０２とテール段７０４との間に中間ＪＴＬを含まない。

図８は、図４のデュアルリードレジスタ４００の機能の少なくともすべてを有するが、図４および図５に示されるＤ－ラッチからＡＮＤゲートへの段移行なしに、非破壊読み出しを提供することができる、デュアルリードＲＱＬ Ｄ－レジスタ８００の例の論理ブロック図を示す。ＮＤＲＯラッチ８０２のデータ入力Ｄに提供されるデータ入力信号ＤＩが、ＮＤＲＯ－ラッチ８０２の同名入力に提供される論理クロック信号ＬＣＬＫのアサーションによって「ラッチ」されると、ＮＤＲＯ－ラッチ８０２の内部状態として記憶される。論理クロック信号アサーションと実質的に同時（例えば、同じ演算周期内）である可能性がある、ＮＤＲＯラッチ８０２の入力ＮＤＲＯＡに提供される最初の非破壊読み出し信号ＮＤＲＯ＿Ａのアサーション時点で、内部状態がリード出力信号ＱＯ＿Ａとして出力ＱＡから読み出される。論理クロック信号アサーションと実質的に同時（例えば、同じ演算周期内）である可能性がある、ＮＤＲＯラッチ８０２の入力ＮＤＲＯＢに提供される２番目の非破壊読み出し信号ＮＤＲＯ＿Ｂのアサーション時点で、内部状態がリード出力信号ＱＯ＿Ｂとして出力ＱＢから読み出される。

図９は、ＲＱＬ互換性超伝導回路９００の例として、図８のデュアルリードＲＱＬ Ｄレジスタ８００を実装する回路図を示す。回路９００のボディ段９０２は、２つの入力ポートＤＩおよびＬＣＬＫ、３つのジョセフソン接合Ｊ２、Ｊ３、およびＪ４、２つの入力インダクタＬ１およびＬ２、ならびにＤＣ磁束バイアス線からＤＣ磁束バイアスを誘導結合するための変圧器（複数可）を含む。ボディ段９０２は、図１のボディ１１０に対応し得る。回路９００の第１および第２のテール段９０４、９０６は、それぞれの入力ポートＮＤＲＯ＿Ａ、ＮＤＲＯ＿Ｂ、それぞれの出力ポートＱＯ＿Ａ、ＱＯ＿Ｂ、それぞれのインダクタＬ３＿Ａ、Ｌ３＿Ｂ、およびそれぞれのジョセフソン接合Ｊ５＿Ａ、Ｊ５＿Ｂを含む。テール段９０４、９０６は、図１のテール１１２に対応し得る。ボディ段９０２は、連結インダクタＬＬ＿Ａ、ＬＬ＿Ｂによってテール段９０４、９０６に接続され得る。

回路９００の特定の例では、両方のテール段９０４、９０６が、ボディ段９０２の同じ「出力」に接続され、そのためボディ段９０２から同じ記憶された状態を受信するので、ボディ段９０２からの出力電流が、１つではなく２つのテールを駆動するほど大きいことが必要とされるということを除いて、図９の回路９００におけるボディ段９０２およびテール段９０４、９０６の働きは、図７の回路７００におけるボディ段７０２およびテール段７０４の働きと実質的に同じである。その結果、ボディ段９０２におけるジョセフソン接合デバイスのサイズは、回路７００のボディ段７０２のものと比べてより大きくなり得る。

回路９００において、テール段９０４、９０６には、それぞれ２つのジョセフソン接合がなく、また、図５の出力段５０４、５０６に見られ得るような、ＤＣ磁束バイアス線からＤＣ磁束バイアスを誘導結合するための第２の変圧器もそれぞれにない。回路９００はまた、信号増幅、信号距離伝送、および信号絶縁の目的で、ＪＴＬが、図９に示されるように、テール段９０４、９０６と出力信号ＱＯ＿Ａ、ＱＯ＿Ｂを受信するそれぞれの回路（図示せず）との間に設けられ得るが、ボディ段９０２とテール段９０４、９０６との間に中間ＪＴＬを含まない。

Ｄラッチ／ ＡＮＤゲート回路３００および５００に優る、それぞれ、ボディ／テール回路７００および９００の構成要素節約の構造的利点をそれぞれ要約すると、シングルリードＤラッチ／ ＡＮＤゲート回路３００は、５つのジョセフソン接合および２つのＪＴＬを使用するが、シングルリードボディ／テール回路７００は、４つのジョセフソン接合および１つのＪＴＬを使用し、１つのジョセフソン接合および１つのＪＴＬ（それ自体が１つ以上のジョセフソン接合を含む）の節約となり、デュアルリードボディ／テール回路９００は、Ｄラッチ／ ＡＮＤゲートデュアルリード回路５００で使用される１０のジョセフソン接合および３つのＪＴＬと比べて、５つのジョセフソン接合および２つのＪＴＬを使用し、５つのジョセフソン接合および１つのＪＴＬの節約となる。さらに、デュアルリードボディ／テール回路９００は、デュアルリードＤラッチ／ ＡＮＤゲート回路５００よりもインダクタおよび誘導結合が少ない。ジョセフソン接合およびインダクタの個数を減らすと、製作されたダイ領域またはチップ領域当たりのメモリセルまたは論理セルの総数が増えるため、ボディ／テール回路７００および９００の例では、メモリアレイまたは論理アレイの密度を大幅に上げることで費用を削減する。

図１０は、図７のＲＱＬシングルリードＮＤＲＯレジスタ回路７００の働きを示すタイミング図１０００を提示する。図１０００の７つのプロットのそれぞれは、ナノ秒単位の時間の関数として提示される。ＤＩ信号プロットは、回路状態、例えば、メモリ状態または論理状態を設定するために回路に提供されるデータ入力を表す。ＬＣＬＫ信号プロットは、ライトイネーブル信号として作用する論理クロック入力を表す。ＮＤＲＯ信号プロットは、リードイネーブル信号として作用する非破壊読み出し入力を表す。ＱＯ信号プロットは、別の回路への入力信号として提供され得る非破壊読み出し出力を表す。回路７００の働きを理解するのを助けるために、ジョセフソン接合Ｊ２、Ｊ４、Ｊ５、およびＪ３の超伝導位相も含まれ、この場合、位相は、あらゆるノードにおける電圧の時間積分と定義される。タイミング図の上部にあるテキストの凡例は、呼び出される回路演算、すなわち、次の真理値表に従った、入力と出力との特定の組み合わせの基本的な意味を明示し、ここで、「前の状態」は、前の演算周期の終了時のジョセフソン接合Ｊ２の位相によって示される。

各演算周期では、ＮＤＲＯ（すなわち、リードイネーブル）入力信号が、ボディ段７０２に書き込まれたデータ値が同じ演算周期内でテール段７０４から読み出され得るように、任意のＬＣＬＫ（すなわち、ライトイネーブル）の開始からのセットアップ時間および保留時間の後に来るようにタイミングが計られる。このタイミングは、回路７００の外側のサポート回路網によって強制され得、例えば、様々な信号時間遅延をもたらすように構成されたＪＴＬを採用することができる。「半選択」条件は、論理クロック入力ＬＣＬＫにおける、対応する論理「高」ライトイネーブル信号なしでデータ入力ＤＩへの論理「高」信号の印加として定義される。

シングルリードＲＱＬ Ｄレジスタ回路７００は、ボディ段７０２のジョセフ接合Ｊ２の位相を使用して、記憶された状態値を符号化し、テール段７０４において、ジョセフソン接合Ｊ５に安定した臨界前バイアス電流を供給する。この臨界前バイアス電流は、ジョセフソン接合Ｊ５をトリガさせるには不十分であるが、そのトリガリングが非破壊読み出し入力信号ＮＤＲＯの値に直接相関するように、ジョセフソン接合Ｊ５にバイアスを十分にかける。具体的には、正のＮＤＲＯパルスが、ジョセフソン接合Ｊ５をトリガし、それによってＳＦＱパルスを出力ＱＯに送り出し、負のＮＤＲＯパルスが、ジョセフソン接合Ｊ５をリセットする。入力ＮＤＲＯからのバイアスを弱くすることができ、テール段７０４とボディ段７０２との間（すなわち、テールからボディへの方向の）の絶縁は、読み出しを「非破壊」にするものである、ＮＤＲＯ信号によるボディに記憶された状態の破損を回避するのに十分に高いものであり得る。

シングルリードＲＱＬ Ｄレジスタ回路７００において、ジョセフソン接合Ｊ２接合は、論理ロック入力ＬＣＬＫが「高」になるとき（すなわち、論理クロック入力をアサートするために論理クロック入力ＬＣＬＫに正のＳＦＱパルスが提供されるとき）トリガされ、ジョセフソン接合Ｊ２の超伝導位相を２πラジアン（「高」）にする。入力ＬＣＬＫで提供される論理クロック信号の立ち下がりエッジでデータ入力ＤＩがアサートされた場合（すなわち、データ入力ＤＩに正のＳＦＱパルスが導入された状態）、ジョセフソン接合Ｊ２の位相は、「高」のままである。この間にデータ入力ＤＩがアサートされていない（「低」）場合、ジョセフソン接合Ｊ２は、「ひっくり返る」（すなわち、その位相が０ラジアン「低」に戻る）。その結果、ジョセフソン接合Ｊ２の超伝導位相は、ＲＱＬ Ｄレジスタ回路７００のボディ７０２の内部状態を決定する。したがって、例えば、２πラジアン超伝導位相を有するジョセフソン接合Ｊ２は、記憶された「１」（論理的な「高」）値に対応し得る一方、０ラジアン超伝導位相を有するジョセフソン接合Ｊ２は、記憶された「０」（論理的な「低」）に対応し得る。具体的には、記憶された状態は、特に「書き込み０」演算時のタイミング図１０００に記載され得るように、演算周期の後半にわたり、状態を記憶するジョセフソン接合Ｊ２の位相に対応する。

ボディ７０２におけるトリガされたジョセフソン接合Ｊ２から記憶された「１」は、テール７０４におけるジョセフソン接合Ｊ５に臨界前バイアス電流を提供する。このバイアス状態では、読み取りを可能にする入力ＮＤＲＯがアサートされない限り（「高」にならない限り）、次にボディに記憶された状態を出力ＱＯに渡す、テールジョセフソン接合Ｊ５がトリガされない。ジョセフソン接合Ｊ５のトリガリングは、ボディ７０２の内部状態（ジョセフソン接合Ｊ２の超伝導位相として符号化された）に影響を与えず、回路７００の読み出しにその非破壊特性を与える。

テールジョセフソン接合Ｊ５は、ボディ状態記憶ジョセフソン接合Ｊ２がトリガされて、それをその２πラジアン超伝導位相にして、非破壊読み出し入力ＮＤＲＯが正のＳＦＱパルスでアサートされた場合にのみトリガされ得るので、ＮＤＲＯ入力および対応する出力ＱＯが、ウェーブパイプライン化論理（ＷＰＬ）符号化され得るか、または位相モード論理（ＰＭＬ）符号化され得、ジョセフソン接合Ｊ２が適切にセットアップされた後、または入力ＬＣＬＫで提供された倫理クロック信号がアサート解除された後、非破壊読み出し入力ＮＤＲＯのアサーションに達する必要がある。論理ロックの適切な位相タイミングと入力ＬＣＬＫおよびＮＤＲＯで提供される非破壊読み出し信号により、同じクロック周期中にデータの書き込みと読み取りが可能になり、メモリ演算および演算処理を速くする。

次に、回路７００の様々な動作状態を、左から右の時系列でその演算周期（垂直の破線で区切られた）を読み取る、図１０のシミュレーションタイミング図１０００を参照して探る。

「静止入力」：回路７００は、そのボディ７０２に何も状態値が記憶されていない状態で始まる。３つの入力ＤＩ、ＬＣＬＫ、およびＮＤＲＯがすべてアサートされていない場合、回路は、「静止入力」動作状態にあるため、出力ＱＯが「低」になる。

「読み取り０」：次の演算周期は、読み取り周期であり、周期の後半に導入されたＮＤＲＯパルス１００２は、それをその初期値から変える書き込み演算がなかったため、依然として「低」であるボディに記憶された状態を「読み出す」。したがって、出力ＱＯは、「低」のままである。

「書き込み１・読み取り」：次の周期では、ボディに記憶された状態として、論理的な「高」値を書き込み、同じ演算周期内で、出力ＱＯへのこの状態の読み出しをすべて可能にするようにアサートされた３つの入力ＤＩ、ＬＣＬＫ、およびＮＤＲＯのすべてが見られる。ジョセフソン接合Ｊ２の超伝導位相は、論理クロック入力ＬＣＬＫで提供された書き込みを可能にする信号が「高」になるとすぐに、「高」（例えば、２πラジアン）になる１００４。それは、データ入力ＤＩに与えられたアサーションＳＦＱパルスがジョセフソン接合Ｊ４をトリガした１００６後も、高のままである。ＬＣＬＫが低に移行すると、状態を記憶するジョセフソン接合Ｊ２の「高」超伝導位相が維持される。ジョセフソン接合Ｊ２がトリガされない代わりに、エスケーブジョセフソン接合Ｊ３がトリガされる１００８。論理クロック入力ＬＣＬＫが「高」になり、データ入力ＤＩが「高」になる組み合わせにより、回路７００が「書き込み１」状態になり、ジョセフソン接合Ｊ２を２πラジアン超伝導位相に維持することにより、「１」がボディに記憶された状態に書き込まれる。ジョセフソン接合Ｊ２の位相は、データ入力ＤＩが「高」になる前でも「高」になるが、データ入力ＤＩがアサートされていない場合、ジョセフソン接合Ｊ２は、ライトイネーブル信号ＬＣＬＫが「低」になった後に「低」に戻る（以下で述べる「書き込み０」演算で見られるように）。ジョセフソン接合Ｊ２が２πラジアンの「高」状態にある限り、それは、テールジョセフソン接合Ｊ５に臨界前バイアス電流を提供し、入力ＮＤＲＯでテールジョセフソン接合Ｊ５が受信するいずれのパルスも出力ＱＯに伝搬するように、テールジョセフソン接合Ｊ５を準備する。

書き込まれた状態は、同じ演算周期内で、出力ＱＯですぐに読み出される。論理クロック入力ＬＣＬＫのライトイネーブル信号が高になるたびに、ジョセフソン接合Ｊ２が「高」超伝導位相にアサートされるため、演算周期でのＮＤＲＯコマンドのタイミングは、ＬＣＬＫコマンドよりも遅くなり、早期の読み出し試行が、「１」または「０」のどちらが書き込まれるかに関係なく、「１」の読み出し値の結果になることを意味する。リードイネーブル信号ＮＤＲＯが時間的に遅延するため、読み出し状態は、相応に、同じ演算周期の早期に書き込まれたのと同じ状態になる。

ジョセフソン接合Ｊ５の超電導位相は、「１」の読み出しを意味し、ジョセフソン接合Ｊ２の超電導位相と読み取りを可能にするＮＤＲＯコマンドとの論理ＡＮＤとして解釈され得る。したがって、ジョセフソン接合Ｊ２が２πラジアンの超電導位相（「高」）にあるときに入力ＮＤＲＯ「高」を送信すると、ジョセフソン接合Ｊ５の超電導位相を２πラジアン（「高」）に移行させ、ＳＦＱパルスを出力ＱＯへ伝搬する。（したがって、ジョセフソン接合Ｊ５の位相のプロットも「低」に低下すると、出力ＱＯのプロットが最終的に「低」に低下する。）ジョセフソン接合Ｊ２の超伝導位相が０ラジアンのときに読み出しを行おうとすると、ジョセフソン接合Ｊ５をトリガするには不十分であるため、出力ＱＯの読み取りは、「０」になる。回路７００の非破壊読み出し演算を再び取り上げると、ジョセフソン接合Ｊ５のトリガリングは、ジョセフソン接合Ｊ２の位相に（または回路７００内の他のジョセフソン接合のいずれの位相にも）影響を与えず、したがって、ボディに記憶された論理回路状態（すなわち、回路７００がメモリで使用されているときのメモリ素子状態）を変えることはない。

「書き込み０・読み取り」：入力ＬＣＬＫで提供された書き込みを可能にする論理クロック信号が「高」になるが、データ入力Ｄ１がアサートされないままであると、周期の中間点のＪ２位相プロットに見られるように、状態を記憶するジョセフソン接合Ｊ２の位相が、下がって０ラジアンに戻る。同じ周期で、ジョセフソン接合Ｊ５がトリガされないため、読み取りを可能にするコマンドが発行され（すなわち、入力ＮＤＲＯが「高」になる）、ＱＯで書き込まれた状態を「０」として読み出す。

２番目の「書き込み１・読み取り」、続いて「読み取り１」：これらの２つの周期は、２つの連続した演算から予想される正しい非破壊読み出し挙動を示す。最初の読み出しは、書き込まれた「１」状態を破壊しないので、直後に別の読み取り演算が続く場合でも、同じ「１」が再び読み出され、最初の読み出しが、ボディに記憶された状態を損なっていないことを意味する。これら２つの演算の２番目では、入力ＮＤＲＯで提供される読み取りを可能にする信号が「高」になるとき、ジョセフソン接合Ｊ２の超伝導位相が、すでに「高」になっているため、ジョセフソン接合Ｊ５の超伝導位相、したがって出力ＱＯが、同様に「高」になる。

「書き込み０」：入力ＬＣＬＫで提供される論理クロック信号が「高」になり、データ入力ＤＩが「低」である間にライトイネーブルを有効にする。有効になっている読み取り演算がないため、演算周期の終了時に出力ＱＯが相応に「低」になる。状態を記憶するジョセフソン接合Ｊ２の超伝導位相が「低」になり、「０」が状態を記憶するボディ７０２に書き込まれたことを示す。

「読み取り０」：入力ＮＤＲＯで提供された読み取りを可能にする信号が「高」になるが、ジョセフソン接合Ｊ２の超伝導位相を、「高」になるようにはせず、入力ＮＤＲＯで提供された読み取りを可能にする信号によって損なわれない、「低」が記憶されたメモリ状態が保たれていることを示す。後で、次の「書き込み１」演算の開始時に分かるように、入力ＮＤＲＯおよびＬＣＬＫの両方が「高」になる組み合わせでさえ、演算周期の開始時にジョセフソン接合Ｊ５をトリガさせて、出力を生成するには不十分である。

「読み取りなしの半選択（０状態）」：「半選択」状態は、例えば、対象回路がアドレス指定されたビット線の一部ではない特定のメモリ素子である場合に、メモリアレイへのデータの送信中に発生する可能性がある。このような場合、アレイアーキテクチャのアーチファクトとして、データ入力ＤＩで送信される「１」信号がメモリアレイのあらゆるビット線に並列に配信される場合がある。したがって、データ入力ＤＩが「高」である場合があるが、書き込みを可能にする論理クロック入力ＬＣＬＫは、「低」である。このような半選択状態では、記憶された状態は、変わらないはずである。図１０００のこの周期は、正しい挙動を示す。データ入力ＤＩが「高」の場合でも、「高」データ入力ＤＩと「低」ライトイネーブル入力ＬＣＫＬとの組み合わせは、状態を記憶するジョセフソン接合Ｊ２をトリガし、その超伝導位相を２πラジアンに変更するには不十分である。したがって、回路ボディ７０２に記憶された書き込まれた状態は、「低」のままである。エスケープジョセフソン接合Ｊ３の位相も同様に影響を受けない。読み取りを可能にする入力ＮＤＲＯは、「低」であり、読み取り信号が送信されず、出力ＱＯが低のままであることを意味する。

「読み取り有りの半選択（０状態）」：この演算周期は、記憶された状態、すなわち、状態を記憶するジョセフソン接合Ｊ２の超伝導位相に対する、アサートされたデータ入力ＤＩとアサートされたリードイネーブル入力ＮＤＲＯとの複合効果を示す。メモリ状態が「０」の場合でも、入力ＤＩとＮＤＲＯとが高になっても、ジョセフソン接合Ｊ２はトリガされない。ジョセフソン接合Ｊ２の超伝導位相は、０ラジアンのままである。したがって、この周期は、回路がメモリまたは論理アレイ内の半分選択されたセルである場合でさえ、回路７００の非破壊読み出し機能を再び示す。

「書き込み１」：データ入力ＤＩが「高」になり、論理クロック入力ＬＣＬＫのアサーションによって書き込み可能になる。したがって、状態を記憶するジョセフソン接合Ｊ２も「高」超伝導位相への移行をトリガするが、出力ＱＯは、「低」のままであり、読み取りを可能にする信号ＮＤＲＯがないため、読み出しはない。

「読み取りなしの半選択（１状態）」：データ入力ＤＩは「高」であるが、ライトイネーブルＬＣＬＫは「低」であり、半選択状態を表している。この組み合わせは、状態を記憶するジョセフソン接合Ｊ２の「高」超伝導位相には影響を及ぼさない。エスケープジョセフソン接合Ｊ３は、その「低」超伝導位相を保持する。リードイネーブル入力ＮＤＲＯは「低」であり、記憶された状態が「高」であっても出力ＱＯは「低」のままである。

「読み取り１」：この読み取り周期は、前の周期の半選択条件では、記憶された「高」状態を損なうようなことは何もしなかったことを再度証明する。リードイネーブル入力ＮＤＲＯがアサートされると、出力ＱＯも同様にアサートされ、２周期前に書き込まれた「１」状態の読み出しが成功したことを示す。

「書き込み０」：データ入力ＤＩが「低」である間、ライトネーブル入力ＬＣＬＫが「高」にアサートされ、状態を記憶するジョセフソン接合Ｊ２の超伝導位相が０ラジアンに下がる。一方、エスケープジョセフソン接合Ｊ３の位相は、逆戻りする。したがって、タイミング図１０００の終わりに、回路７００は、その開始状態にリセットされる。

図１０のタイミング図１０００では、入力ＬＣＬＫおよびＮＤＲＯに提供される信号は、互いに対して時間的にずらされ、上の説明で示されたＬＣＬＫ状態は、ＬＣＬＫが周期の開始直後になる状態であり、上の説明で示されたＮＤＲＯ状態は、ＬＣＬＫが「低」になる頃に、例えば、周期の半ば直後にＮＤＲＯがなる状態である。ジョセフソン接合Ｊ４の位相は、データ入力ＤＩと実質的に同相である一方、ジョセフソン接合Ｊ５の位相は、出力ＱＯと実質的に同相である。上の説明において、示されたＤＩ状態、それによるジョセフソン接合Ｊ４の示された位相もまた、演算周期の中間の状態または位相である。示されたＱＯ状態は、ジョセフソン接合Ｊ２およびＪ５の示された位相と同様に、演算周期の終了時の状態または位相である。一例として、回路は、前の周期の読み取りが、現行の周期の演算に影響を及ぼさないように、ＬＣＫＬとＮＤＲＯの位相が互いにずれているように、例えば、互いに位相が１８０°ずれているように、または互いに位相が２２５°ずれているように設計され得る。

図１１は、図７の回路７００と形態および機能が類似しているが、インダクタＬＬ _１およびＬＬ _２を有するボディ段１１０２に到達するように、ボディ段７０２の中央インダクタンス網のＹ－Δ 変換を実装することにより、回路におけるＤＣ磁束バイアス変圧器の個数を２から１に減らした、ＲＱＬ互換性超伝導回路１１００の例として、図６のシングルリードＲＱＬ Ｄレジスタ６００を実装する回路図を示す。テール段１１０４は、テール７０４から変更されていない。図１２の回路１２００は、図１１に示されるラッチベースのＮＤＲＯ回路の変形形態が、ＮＤＲＯテール段１２０４、１２０６をノード１２０８、１２１０に加えることにより、デュアルリードまたはマルチリードの構成に構築され得ることを示す、図９の回路９００と比べたときの、図８のデュアルリードＲＱＬ Ｄレジスタ８００の同様の変形形態を提供する。テール段１２０４、１２０６は、テール段９０４、９０６から変更されておらず、ボディ段１２０２のトポロジのみが、ボディ段９０２のトポロジと異なる。

図１３は、回路７００のＤＣ磁束バイアス変圧器のインダクタＬ４、Ｌ５が置換されていることを除いて、ラッチベースのＮＤＲＯ回路４７００と同じテール段１３０４、およびボディ段１３０２とほぼ同じ構成要素（ボディ段７０２に比べて）を含む、フリップフロップベースのＮＤＲＯゲート１３００を提供する。ボディ段１３０２は、三安定フリップフロップを含む。２つの状態を有し、Φ_０の分率（例えば１／２Φ_０）のずれしかない図７のＤラッチ回路７００とは対照的に、Ｄフリップフロップ回路１３００は、３つの状態を有し、位相ずれはない。回路１３００におけるジョセフソン接合Ｊ２は、状態記憶素子のままであるが、書き込みのプロセスは、回路７００の場合とは異なる。論理クロック入力ＬＣＬＫは、書き込み演算を行っていないときは、アサートされたまま（「高」）であり、これにより、データ入力ＤＩからの正のパルスがジョセフソン接合Ｊ２をトリガするのを防ぐ。書き込み演算を行うために、論理クロック入力ＬＣＬＫがアサート解除され（「低」になり）、正のＳＦＱパルスによるデータ入力ＤＩのアサーション時点で（すなわち、ＤＩが「高」になる）、ジョセフソン接合Ｊ２がトリガされることを可能にする。データ入力ＤＩは、論理クロック入力ＬＣＬＫが再び「高」にアサートされるまで高のままであり、これにより、データ入力値をジョセフソン接合Ｊ２の超伝導位相として「ロック」または記憶する。その後、データ入力ＤＩは、論理クロック入力ＬＣＬＫが「高」になった後、「低」に戻ることができる。２つの回路が同じテール段回路網を含むので、読み出し機能は、ラッチベースの回路７００から変更されていない。

図１３に提供されるフリップフロップベースのＮＤＲＯ回路１３００の変形形態が想到される。図示されていないが、図９に示されている例によれば、図１３のものと同様のフリップフロップベースの回路が、複数のテールを有して提供され得る。図示されていないが、図１３のものと同様のフリップフロップベースの回路が、図７および図９のそれらのＹ構成対応物と比べて、図１１および図１２に示されるデルタ構成回路に照らして、図１３に示されるＹトポロジではなくデルタボディ構成を有して提供され得る。図示されていないが、図１２に示されている例によれば、図１３のものと同様のフリップフロップベースの回路が、デルタボディ構成および複数のテールの両方を有して、提供され得る。

上記のボディ－テールトポロジは、図１４～図１６に示されているものなど、新しい組み合わせ論理ゲート回路を生み出すように適合され得る。プリミティブゲートについても、図１７～図１９を参照して説明する。

一例として、図１４は、回路１４００の左側および右側に２つのＡＮＤ関数を行うに配置された２つのテール構造から成るマルチプレクサ回路１４００を示し、図１４の右上にある回路１４００のパルス発生器部分は、逆の機能を提供する。セレクタ入力Ｓのアサーションでは、入力Ｂで提供された信号を出力Ｏに送信する一方、セレクタ入力Ｓのアサーション解除（または非アサーション）では、入力Ａで提供された信号を出力Ｏに送信する。非対称マルチプレクサ回路１４００は、２つの論理半片、左側にＡＮＤ半片、右側にＡ－ＮＯＴ－Ｂ半片として編成される。セレクタ入力Ｓは、ジョセフソン接合Ｊ２から右パスと左パスとに分け、エスケープジョセフソン接合Ｊ３を介して反転して、右パスのジョセフソン接合Ｊ４Ａに行くか、または反転せずに左パスのジョセフソン接合Ｊ４Ｂに行くかのいずれかである。

ＡＣバイアス源１４０２からＡＣバイアスが与えられるパルス発生器ジョセフソン接合ＪＰ１およびＪＰ２は、エスケープジョセフソン接合Ｊ３での反転プロセスを助ける。パルス発生器のジョセフソン接合ＪＰ１とＪＰ２とは、クロック周期ごとに正にかつ逆に自発的にトリガするようにバイアスがかけられている。セレクタ入力Ｓが正のＳＦＱパルスで「高」にアサートされると、ジョセフソン接合Ｊ２がトリガされ、バイアス電流を左右両方のパスへ分ける。このバイアス電流は、ジョセフソン接合ＪＰ１およびＪＰ２を介したクロックパルス電流と組み合わされて、エスケープジョセフソン接合Ｊ３をトリガし、そうでなければ入力Ａに印加されたＳＦＱパルスが左に伝搬して、出力Ｏを通って出ることを可能にしてしまう、ジョセフソン接合Ｊ４Ａへの臨界前バイアス電流の供給をなくす。ジョセフソン接合ＪＰ１およびＪＰ２とＡＣバイアス源１４０２から形成された回路１４０２のパルス発生器部分は、エスケープジョセフソン接合Ｊ３と組み合わされて、マルチプレクサ機能を提供するためにセレクタ信号のＮＯＴ－Ｓ反転を事実上行う。回路１４００の左側では、セレクタ入力Ｓがアサートされると、ジョセフソン接合Ｊ２からのバイアス電流がジョセフソン接合Ｊ４Ｂに臨界前バイアス電流を印加し、それにより、入力Ｂに印加されたＳＦＱパルスがジョセフソン接合Ｊ４Ｂをトリガすることを可能にし、今度はジョセフソン接合Ｊ４Ｂがジョセフソン接合Ｊ５Ｂをトリガし、Ｂ入力パルスを出力から送信する。

入力Ａを出力Ｏ用のソースとして選択するために、セレクタ入力Ｓがアサートされていない（「低」）場合、ジョセフソン接合Ｊ２はトリガされず、そのため、回路の左側では、出力Ｏへ向かって右へ伝搬するために、入力Ｂでパルスが与えられるようにするのに必要なバイアス電流がジョセフソン接合Ｊ４Ｂから奪われ、回路の右側では、上右のパルス発生器がジョセフソン接合Ｊ４Ａにバイアスを与え、入力Ａで導入されたパルスが出力Ｏに伝搬される。プリミティブＡＮＤゲートおよびインバータゲートから作られたＲＱＬマルチプレクサ回路とは対照的に、回路１４００は、構成要素の節約、したがって、回路密度および費用を大幅に改善する。

別の例として、図１５は、図１４のマルチプレクサ１４００で示されるものと同様に、出力が論理的に一緒に論理和される２つのＡＮＤプリミティブゲート（図１７に示される）の組み合わせとして提供されるＡＮＤ－ＯＲゲート回路１５００を示す。図１３の回路１４００のように、セレクタ入力Ｓを有する代わりに、ＡＮＤ－ＯＲゲート回路１５００は、論理関数Ｏ＝（Ａ ＡＮＤ Ｄ）ＯＲ（Ｂ ＡＮＤ Ｃ）を提供するために、上部に入力Ｃおよび入力Ｄの２つの入力を有する。入力ＣまたはＤのいずれにおいても反転は必要ないので、回路は、マルチプレクサ回路１４００に見られるパルス発生器部分を含まない。入力Ｃを正のＳＦＱパルスでアサートして、その入力「高」を送信すると、入力Ｂで提供されたパルスが出力Ｏに伝搬されるのを可能にする。同様に、入力Ｄを正のＳＦＱパルスでアサートしてその入力「高」を送信すると、入力Ａで提供されたパルスが出力Ｏに伝搬されるのを可能にする。

さらに別の例として、図１６は、マルチプレクサ回路１４００からの出力Ｏが、代わりに、データ入力ＤＩとしてデマルチプレクサ回路１６００に配置され、回路１４００からの入力Ａ、Ｂが、デマルチプレクサ回路１６００に、それぞれ、出力ＯＡ、ＯＢとして配置されるような、図１４のマルチプレクサ１４００と構造が類似しているが、データパスの方向が逆になっているデマルチプレクサゲート回路１６００を示す。セレクタ入力Ｓは、回路１４００と同じままである。入力ＤＩは、ジョセフソン接合Ｊ４ＡとＪ４Ｂへの２つのパスに分割される。セレクタ入力Ｓのアサーション値に基づいて、データ入力ＤＩで印加されたＳＦＱパルスは、出力ＯＡまたは出力ＯＢのいずれかに伝搬されるが、両方には伝搬されない。セレクタ入力Ｓのアサーション（それを「高」で送信する）では、ジョセフソン接合Ｊ４Ｂにバイアスをかけ、ジョセフソン接合Ｊ４Ａを脱バイアスし、データ入力ＤＩで印加された信号が左に、出力ＯＢに伝搬されるようにする。逆に、セレクト入力Ｓがアサートされていない（「低」）場合、ジョセフソン接合Ｊ４Ｂにはもうバイアスがかけられていず、出力ＯＢへのデータ入力信号の伝搬を阻止し、データ入力ＤＩで印加された信号が右へ、出力ＯＡに向けられるように、回路１６００の右上にあるパルス発生器部分からの電流によりジョセフソン接合Ｊ４Ａにバイアスをかける。デマルチプレクサ１６００は、復号装置での使用の単純さとスケーラビリティを提供する。

図１７は、本明細書に記載のボディ－テールトポロジに従って、ＡＮＤゲート回路１７００を提供し、この場合、ボディ段は、単一の入力Ｂおよび関連するインダクタＬ１ならびにジョセフソン接合Ｊ２に縮小され、ボディ段は、臨界前バイアス電流を、連結インダクタＬＬを介してテール段ジョセフソン接合Ｊ５に供給する。入力Ａにおける正のＳＦＱパルスで、その入力をアサートすると、ジョセフソン接合Ｊ５がトリガされ、出力Ｚで「１」の出力を生成し、Ｚ＝Ａ ＡＮＤ ＢのＡＮＤ論理関数を満たす。

図１８は、前述のマルチプレクサ回路１４００と構造上の類似性を共有するＡ－ＮＯＴ－Ｂゲート回路１８００を提供する。回路の右上部分は、ゼロ復帰（ＲＺ）タイハイ信号として、図１８に「ＰＵＬＳＥ ＧＥＮ．」として示されるパルス発生器信号を提供する。入力Ｂで提供されるアサーション信号（「１」）と組み合わせると、パルス発生器信号によって、エスケープジョセフソン接合Ｊ３がトリガされ、それによって、そうでなければ入力Ａで提供されたＳＦＱパルスが出力Ｚに伝搬されることを可能にしてしまう、テールジョセフソン接合Ｊ５の臨界前バイアス電流が不足する。したがって、入力Ｂが「高」の場合、入力Ａパルスが阻止される。入力Ｂに「１」がない場合、回路１８００は、パルス発生器が必要な臨界前バイアス電流をテールジョセフソン接合Ｊ５に提供することを可能にし、それによって入力Ａを有効にして、テールジョセフソン接合Ｊ５をトリガし、それにより、出力Ｚで「１」を生成する。

図１９は、入力Ａが、ジョセフソン接合ＪＰ１ＢおよびＪＰ２Ｂを含む第２のパルス発生器回路部分に置き換えられていることを除いて、図１８のＡ－ＮＯＴ－Ｂゲート１８００と構造が類似した、別名ＮＯＴゲートとしても知られるインバータ１９００を示す。入力Ｉで提供されるアサーション信号（「１」）と組み合わされると、第１のパルス発生器信号（ジョセフソン接合ＪＰ１ＡおよびＪＰ２ＡならびにＡＣバイアス源１９０２を含む第１のパルス発生器回路部分から）は、エスケープジョセフソン接合Ｊ３をトリガし、それによって、そうでなければ第２のパルス発生器（ジョセフソン接合ＪＰ１ＢおよびＪＰ２ＢならびにＡＣバイアス源１９０４を含む）から提供された第２のパルス発生器ＳＦＱパルスが出力Ｚに伝搬されるのを可能にしてしまう、テールジョセフソン接合Ｊ５の臨界前バイアス電流が不足する。したがって、入力Ｉが「高」の場合、パルスが出力Ｚから阻止され、入力Ｉが「低」の場合、パルスが出力Ｚに伝搬される。したがって、回路１９００は、いずれの出力ＪＴＬにもあるものに加えて（図示のような）、また他のＲＱＬインバータ設計に含まれ得るような物理的に大きく高効率の変圧器を必要とせずに、７つのジョセフソン接合と９つのインダクタという比較的低い構成要素費用でＲＱＬ信号反転を実現する。

図２０は、ラッチベースのＮＤＲＯ回路７００の成功したテストからのオシロスコープ画面キャプチャ２０００を示す。プロット２００２の上半分の波形は、ＩクロックおよびＱクロックを示す一方、プロット２００４の下半分の波形は、非破壊読み出し出力を示す。オシロスコープ画面キャプチャは、連続するクロック周期における様々な半選択条件および全選択条件下で、Ｄラッチを論理「０」状態から論理「１」状態に切り替える一連のコマンドに対するＮＤＲＯメモリセルからの正しい応答を示す。これには、同じ周期内での書き込みと読み取りとの同時演算も含まれる。合計８つの読み取りコマンドがあり、４つは、論理「０」状態を記憶する一方、他の４つは、論理「１」状態を記憶し、その結果、４つの論理「１」出力２００６が表示される。示されている画面キャプチャにおいて、一連のコマンドが２００６、２００８、２０１０の３回繰り返されている。

回路１００、７００、９００、１１００、および１２００は、ＲＱＬレジスタファイルまたはその他のメモリ設計の基礎を形成することができる。特に、回路１００、９００、および１２００のデュアルポート（またはより一般的にはマルチポート）読み取り機能は、このようなマルチポート出力を必要とするＣＰＵおよびキャッシュのレジスタファイルを大幅に単純化する能力を提供する。したがって、これらの回路により、以前に可能であったよりもはるかにコンパクトなレジスタファイルアーキテクチャが可能になる。「レジスタファイル」は、中央処理装置（ＣＰＵ）内のプロセッサレジスタのハードウェアアレイである。メモリは別として、レジスタファイルは、ＣＰＵレイアウトの計算ユニットに非常に近く、多くの方向で読み取る、非常に高速なアクセスと複数のポートを必要とする。回路１００、７００、９００、１１００、または１２００がこのような回路のアレイのメモリ素子として働く場合、ＤＩは、データ入力として働くことができ、ＬＣＬＫは、ワードライトイネーブルとして働くことができ、ＮＤＲＯは、ワードリードイネーブルとして働くことができる。ワードライトイネーブル線およびワードリードイネーブル線は、メモリ内のワードのビット長全体にわたり並列に走り得る。これらの信号は、ワード寸法に沿って走り得るライトビット線およびリードビット線に直交して走り得る。したがって、このようなメモリ素子のアレイでは、ワードライトイネーブル線をそれぞれの素子のＬＣＬＫ入力に接続することができ、ワードリードイネーブル線をそれぞれの素子のＮＤＲＯ入力に接続することができる一方、ビットライトデータ線をそれぞれの素子のＤＩ入力に接続することができ、ビットリードデータ線をそれぞれの素子のＱＯ出力に接続することができる（図６、図７の信号線の名称を使用するため）。

したがって、図２１は、メモリ素子または論理素子として配置されたマルチテールＮＤＲＯゲート２１０２のアレイ２１００の例を示し、これらの各ゲートは、例えば、回路１００、９００、１２００、または上記のマルチテールバージョンの回路１３００のいずれにも対応し得る。各ゲート２１０２は、ボディＢおよび複数のテールＴを有することができる。リード線は、実線で示され、ライト線は、破線で示されている。ワード線は、細い水平線で示され、ビット線は、太い垂直線で示されている。ワードリードイネーブル線２１０４は、それぞれが行内のテールＴのＮＤＲＯ入力に接続するより細い実線として表されている。ワードライトイネーブル線２１０６は、それぞれが行内のボディＢのＬＣＬＫ入力に接続するより細い破線として表されている。ビットリードデータ線２１０８は、それぞれが列内のテールＴのＱＯ出力に接続するより太い実線として表されている。ビットライトデータ線２１１０は、それぞれが列内のボディＢのＤＩ入力に接続するより太い破線として表されている。この特定の画像では、ビット線は、列として定義され、ワード線は、行として定義されているが、この配置は、任意であり、逆にすることもできる。他の接続（例えば、ＡＣクロックまたはグランド用）は、分かりやすくするために図２１から省かれている。アレイ２１００は、任意の適切なサイズ（すなわち、任意の個数の列および行を有する）のものであり得、数値が求められた論理関数を出力するのに、メモリとして、または論理アレイ、例えば、プログラマブル論理アレイ（ＰＬＡ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）として、使用され得る。図２１の図示の例では、２つのワードリードイネーブル線２１０４がＮＤＲＯゲート２１０２の各行に関連付けられ、２つのビットリードデータ線２１０８がＮＤＲＯゲート２１０２の各列に関連付けられているが、このような線の個数は、各ＮＤＲＯゲート２１０２内のテールの個数に対応し得、したがって２より少ないまたは多い個数であり得る。

本明細書に記載の例は、既存の設計よりも高性能で、より高速で、少ないデバイス総数（例えば、ジョセフソン接合およびインダクタの個数が少ない）、および優れた機能性のメモリセル、論理セル、レジスタ、レジスタファイル、メモリアレイ、論理アレイ、論理ゲート、および論理構造を提供する。これらの例は、ＡＮＤ関数、Ａ－ＮＯＴ－Ｂ関数、およびインバータ論理関数に、またマルチプレクサゲート、デマルチプレクサゲート、およびＡＮＤ－ＯＲゲートなどのゲートに効率的でコンパクトなセルを提供する。これらの例はまた、機能性が向上した（例えば、書き込みと読み取りを同時に行う能力）、リソースが少なくて済む、よりコンパクトなメモリユニットセルにつながる。

本明細書に記載のＮＤＲＯ回路およびその他のゲートは、非常に優れたパラメータの動作マージンを有し、構成要素総数が少なく、他の実装形態に比べ効率および費用の利点を提供する。一例として、他の設計に比べて高効率の変圧器をなくすことにより、本明細書に記載のＮＤＲＯ回路および他のゲートは、プロセスステップ数および歩留りを設定し、それにより費用を決定する製造プロセスにおいて、いくつかの金属層、例えば、２つの金属層を節約することができる。別の例として、ごくわずかな個数の変圧器を含む変圧器に基づかない直接結合設計を使用しないことにより、本明細書に記載のＮＤＲＯ回路およびその他のゲートは、デバイス総数の多さおよび大きなインダクタンスを回避する。

上で説明したのは、本発明の例である。もちろん、本発明を説明する目的で構成要素または方法論の考えられるすべての組み合わせを説明することは不可能であるが、当業者であれば、本発明の多くのさらなる組み合わせおよび置換が可能であることが分かるであろう。したがって、本発明は、添付の特許請求の範囲を含む、本出願の範囲内に入るこのような変更形態、修正形態、および変形形態のすべてを包含することが意図されている。さらに、本開示または特許請求の範囲で、「１つの（ａ）」、「１つの（ａｎ）」、「第１の（ａ ｆｉｒｓｔ）」、もしくは「別の（ａｎｏｔｈｅｒ）」要素、またはそれらの同等物を挙げている場合、このような要素を１つまたは１つより多く含むと解釈されるべきであり、２つ以上のこのような要素を要求することも除外することもない。本明細書で使用する場合、「含む（ｉｎｃｌｕｄｅｓ）」という用語は、限定することなく含むことを意味し、また「含む（ｉｎｃｌｕｄｉｎｇ）」という用語も、限定することなく含むことを意味する。「に基づく（ｂａｓｅｄ ｏｎ）」という用語は、少なくとも部分的に基づくことを意味する。

Claims (20)

1. レシプロカル量子論理（ＲＱＬ）非破壊読み出し（ＮＤＲＯ）ゲートであって、
   少なくとも１つの単一磁束量子（ＳＦＱ）論理入力を有するボディ回路であって、少なくとも１つの論理状態を記憶するように構成されている、ボディ回路と、
   前記ボディ回路に接続された少なくとも１つのテール回路であって、
   ＮＤＲＯリードイネーブル入力ポートと前記ボディ回路との間に接続され、前記ＮＤＲＯリードイネーブル入力ポートでＳＦＱパルスＮＤＲＯリードイネーブル信号を受信するように構成された、テール入力インダクタ、
   前記ボディ回路と回路グランドとの間に接続されたテールジョセフソン接合、ならびに
   前記ボディ回路とＮＤＲＯ出力ポートとの間に接続され、前記記憶された論理状態に影響を与えることなく、前記記憶された論理状態および前記ＮＤＲＯリードイネーブル信号に基づいてＳＦＱパルスＮＤＲＯ出力信号を送信するように構成された、テール出力インダクタ、を備える、少なくとも１つのテール回路と、を備える、ＲＱＬ ＮＤＲＯゲート。
2. 前記ＮＤＲＯリードイネーブル信号の受信時にトリガされ、それにより、前記ＮＤＲＯ出力信号を前記ＮＤＲＯ出力ポートに伝搬させるように前記テールジョセフソン接合にバイアスをかける臨界前状態バイアス電流として、前記ボディ回路から前記論理状態を受信するように、前記少なくとも１つのテール回路が構成されている、請求項１に記載のＮＤＲＯゲート。
3. 前記少なくとも１つのテール回路が、前記テール出力インダクタに接続されたいずれの出力ジョセフソン伝送線路（ＪＴＬ）も除いて、１つ以下のジョセフソン接合および２つ以下のインダクタを備える、請求項１に記載のＮＤＲＯゲート。
4. 厳密に２つのＮＤＲＯリードイネーブル入力ポートおよび厳密に２つのＮＤＲＯ出力ポートを提供する厳密に２つのテール回路を備え、前記テール回路が、同じ記憶された論理状態だが、それぞれの前記ＮＤＲＯリードイネーブル入力ポートから提供された異なるそれぞれのＮＤＲＯリードイネーブル信号に基づき、ＳＦＱパルスＮＤＲＯ出力信号をそれぞれ送信するように構成されている、請求項１に記載のＮＤＲＯゲート。
5. 請求項４に記載の前記ＮＤＲＯゲートの複数のインスタンスのアレイを含むレジスタファイル。
6. 前記ボディ回路が、それぞれがＳＦＱパルスを受信するように構成された、データ入力ポートおよび論理クロック入力ポートを有するＤラッチを備える、請求項１に記載のＮＤＲＯゲート。
7. 前記Ｄラッチが、
   前記データ入力ポートと第１のノードとの間に接続されたデータ入力インダクタと、
   前記第１のノードと前記回路グランドとの間に接続されたデータ入力ジョセフソン接合と、
   第２のノードと前記回路グランドと間に接続された状態記憶ジョセフソン接合と、
   第３のノードと前記第１のノードとの間に、またＤＣ磁束バイアス線に接続された第１のＤＣ磁束バイアス変圧器と、
   前記第２のノードと前記第３のノードとの間に、また前記ＤＣ磁束バイアス線に接続された第２のＤＣ磁束バイアス変圧器と、
   前記論理クロック入力ポートと第４のノードとの間に接続された論理クロック入力インダクタと、
   前記第４のノードと前記第２のノードとの間に接続されたエスケープジョセフソン接合と、
   前記第３のノードと前記少なくとも１つのテール回路との間に接続された少なくとも１つの連結インダクタと、を備え、
   前記第１および第２のＤＣ磁束バイアス変圧器が、前記データ入力ジョセフソン接合と前記状態記憶ジョセフソン接合に、初期化時に、Φ０分率のオフセットを提供するように構成されている、請求項６に記載のＮＤＲＯゲート。
8. 前記Ｄラッチが、前記第３のノードと少なくとも２つのテール回路それぞれとの間に接続された少なくとも２つの連結インダクタを含む、請求項７に記載のＮＤＲＯゲート。
9. 前記Ｄラッチが、
   前記データ入力ポートと第１のノードとの間に接続されたデータ入力インダクタと、
   前記第１のノードと前記回路グランドとの間に接続されたデータ入力ジョセフソン接合と、
   第２のノードと前記回路グランドと間に接続された状態記憶ジョセフソン接合と、
   前記第２のノードと前記第１のノードとの間に、またＤＣ磁束バイアス線に接続された単一のＤＣ磁束バイアス変圧器のみと、
   前記論理クロック入力ポートと第４のノードとの間に接続された論理クロック入力インダクタと、
   前記第４のノードと前記第２のノードとの間に接続されたエスケープジョセフソン接合と、
   前記第１のノードと前記少なくとも１つのテール回路との間に接続された第１の連結インダクタと、
   前記第２のノードと前記少なくとも１つのテール回路との間に接続された第２の連結インダクタと、を備え、
   前記単一ＤＣ磁束バイアス変圧器が、前記データ入力ジョセフソン接合および前記状態記憶ジョセフソン接合に、初期化時に、Φ０分率のオフセットを提供するように構成されている、請求項６に記載のＮＤＲＯゲート。
10. 前記ゲートが、少なくとも２つのテール回路を含み、前記Ｄラッチが、
    前記第１のノードと第２のテール回路との間に接続された第３の連結インダクタと、
    前記第２のノードと前記第２のテール回路との間に接続された第４の連結インダクタと、をさらに含む、請求項９に記載のＮＤＲＯゲート。
11. 前記ボディ回路が、それぞれがＳＦＱパルスを受信するように構成されたデータ入力ポートおよび論理クロック入力ポートを有するＤフリップフロップを含む、請求項１に記載のＮＤＲＯゲート。
12. 前記Ｄフリップフロップが、
    前記データ入力ポートと第１のノードとの間に接続されたデータ入力インダクタと、
    前記第１のノードと前記回路グランドとの間に接続されたデータ入力ジョセフソン接合と、
    第２のノードと前記回路グランドと間に接続された状態記憶ジョセフソン接合と、
    第３のノードと前記第１のノードとの間に接続された第１のインダクタと、
    前記第２のノードと前記第３のノードとの間に接続された第２のインダクタと、
    前記論理クロック入力ポートと第４のノードとの間に接続された論理クロック入力インダクタと、
    前記第４のノードと前記第２のノードとの間に接続されたエスケープジョセフソン接合と、
    前記第３のノードと前記少なくとも１つのテール回路との間に接続された少なくとも１つの連結インダクタと、を備え、
    前記Ｄフリップフロップが、ＤＣ磁束バイアス線に接続されたＤＣ磁束バイアス変圧器を含んでいない、請求項１１に記載のＮＤＲＯゲート。
13. マルチプレクサとして構成され、それぞれの出力ポートが両方とも単一の出力に接続されている、厳密に２つのテール回路を備え、前記ボディ回路が、２つのジョセフソン接合およびＡＣバイアス源を備えるパルス発生器を備え、前記ボディへの論理入力が、
    前記単一の出力に伝搬される前記２つのテール回路のうちの第１のテール回路の入力ポートに到着する信号か、または
    前記単一の出力に伝搬される前記２つのテール回路のうちの第２のテール回路の入力ポートに到着する信号か、を選択する、セレクタ信号を提供する、請求項１に記載のＮＤＲＯゲート。
14. ＡＮＤ－ＯＲゲートとして構成され、それぞれの出力ポートが両方とも単一の出力に接続されている、厳密に２つのテール回路を備え、前記ボディ回路が、２つの論理入力を備え、前記２つの論理入力が、
    前記２つの論理入力のうちの第１の論理入力のアサーションにより、２つのテール回路のうちの第１のテール回路の入力ポートに到着した信号が前記単一の出力に伝搬されることが可能になり、
    前記２つの論理入力のうちの第２の論理入力のアサーションにより、前記２つのテール回路のうちの第２のテール回路の入力ポートに到着する信号が前記単一の信号出力に伝搬されることが可能になるように構成されている、請求項１に記載のＮＤＲＯゲート。
    
15. 前記ＡＮＤゲートとして構成され、前記ゲートが単一のテール回路のみを有し、前記ボディ回路が、
    論理入力ポートと第１のノードとの間に接続された論理入力インダクタ、
    前記第１のノードと前記回路グランドとの間に接続された状態リレージョセフソン接合、および
    前記第１のノードと前記単一のテール回路との間に接続された連結インダクタだけから成り、
    前記テール回路が、前記ＮＤＲＯリードイネーブル信号と、前記ボディ回路の前記論理入力ポートで提供されるボディ入力信号との論理ＡＮＤを表す信号を出力する、請求項１に記載のＮＤＲＯゲート。
16. 前記Ａ－ＮＯＴ－Ｂゲートとして構成され、前記ゲートが、単一のテール回路のみを有し、前記ボディ回路が、
    論理入力ポートと第１のノードとの間に接続された論理入力インダクタ、
    前記第１のノードと前記回路グランドとの間に接続された状態リレージョセフソン接合と、
    前記第１のノードと第２のノードとの間に接続された第２のインダクタと、
    前記第２のノードに接続されたパルス発生器であって、２つのジョセフソン接合およびＡＣバイアス源を備え、ゼロ復帰（ＲＺ）タイハイ信号を提供する、パルス発生器と、
    前記第２のノードと前記単一のテール回路との間に接続されたエスケープジョセフソン接合と、を備え、
    前記テール回路が、前記ボディ回路の前記論理入力ポートで提供されるボディ入力信号がアサートされていない場合にのみ、前記ＮＤＲＯリードイネーブル信号を表す信号を出力する、請求項１に記載のＮＤＲＯゲート。
17. インバータとして構成され、前記ゲートが、単一のテール回路のみを有し、前記ボディ回路が、
    論理入力ポートと第１のノードとの間に接続された論理入力インダクタと、
    前記第１のノードと前記回路グランドとの間に接続された状態リレージョセフソン接合と、
    前記第１のノードと第２のノードとの間に接続された第２のインダクタと、
    前記第２のノードに接続された第１のパルス発生器であって、２つのジョセフソン接合およびＡＣバイアス源を備え、ゼロ復帰（ＲＺ）タイハイ信号を提供する、第１のパルス発生器と、
    
    前記第２のノードと前記単一のテール回路との間に接続されたエスケープジョセフソン接合と、を備え、
    前記テール回路の前記ＮＤＲＯリードイネーブル入力ポートに第２のパルス発生器が接続され、前記第２のパルス発生器が、２つの他のジョセフソン接合および別のＡＣバイアス源を備え、前記テール回路が、前記ボディ回路の前記論理入力ポートで提供されるボディ入力信号の論理反転を表す信号を出力するように、前記ＮＤＲＯリードイネーブル信号としてゼロ復帰（ＲＺ）タイハイ信号を提供する、請求項１に記載のＮＤＲＯゲート。
18. デマルチプレクサとして構成され、それぞれの入力ポートが両方とも単一のデータ入力ポートに接続されている、厳密に２つのテール回路を備え、前記ボディ回路が、２つのジョセフソン接合およびＡＣバイアス源を備えるパルス発生器を備え、前記ボディ回路への論理入力が、
    前記単一のデータ入力ポートに到着した信号が、前記２つのテール回路のうち、第１のデール回路の第１の出力ポートに伝搬されるか、または
    前記単一のデータ入力ポートに到着した信号が、前記２つのテール回路のうち、第２のデール回路の第２の出力ポートに伝搬されるか、を選択する、セレクタ信号を提供する、請求項１に記載のＮＤＲＯゲート。
19. レシプロカル量子論理（ＲＱＬ）中央処理装置（ＣＰＵ）であって、
    請求項１に記載のＲＱＬ ＮＤＲＯゲートのアレイを備えるメモリであって、少なくとも１つの前記ＮＤＲＯゲートの前記ボディ回路が、前記少なくとも１つの論理状態を記憶するように構成されたＤラッチまたはＤフリップフロップのうちの１つを含み、前記ボディ回路が、前記ＮＤＲＯゲート内の少なくとも２つのテール回路に接続され、前記少なくとも２つのテール回路の各々のそれぞれのテールジョセフソン接合に臨界前状態電流を供給するように構成され、各臨界前状態電流が記憶された論理状態を表す、メモリを備え、
    各テール回路が、前記それぞれのテール回路の前記ＮＤＲＯ出力ポートに、前記記憶された論理状態と、前記それぞれのテール回路の前記ＮＤＲＯリードイネーブル入力ポートに提供されたそれぞれのＮＲＤＯリードイネーブル信号との論理ＡＮＤに対応するそれぞれのＳＦＱパルスＮＤＲＯ出力信号を伝搬するように構成され、
    前記テール回路のいずれかからのいずれの出力信号の前記伝搬も、前記テール回路に接続された前記ボディ回路に記憶された前記論理状態に影響を与えない、レシプロカル量子論理（ＲＱＬ）中央処理装置（ＣＰＵ）。
20. 前記アレイ内の各ＮＤＲＯゲートが、その論理状態を同じ演算周期で書き込み可能および読み出し可能の両方にするように構成されている、請求項１９に記載のＲＱＬ ＣＰＵ。

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