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JP7179276B2 - 電界効果トランジスタ - Google Patents

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Description

本発明は、電界効果トランジスタに関する。
従来、ゲート電極が半導体層に埋め込まれたトレンチ型のＧａ２Ｏ３系ＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。一般的に、トレンチ型のＭＯＳＦＥＴは、プレーナー型のＭＯＳＦＥＴよりもオン抵抗が低いという特徴がある。
特許文献１によれば、ゲート電極が埋め込まれる半導体層としてｐ型のβ－Ｇａ２Ｏ３単結晶膜を用いる場合、アンドープのβ－Ｇａ２Ｏ３単結晶膜を用いる場合よりも、閾値電圧が高くなる。このため、大電流を扱うパワーデバイスにおいて十分なオフリーク特性を得るためには、ｐ型のβ－Ｇａ２Ｏ３単結晶膜にゲート電極を埋め込むことが求められる。
特開２０１６－１５５０３号公報
しかしながら、ｐ型のβ－Ｇａ２Ｏ３単結晶の作製は非常に困難であるため、特許文献１に記載のｐ型のβ－Ｇａ２Ｏ３単結晶膜にゲート電極が埋め込まれたＧａ２Ｏ３系ＭＯＳＦＥＴを製造することは容易ではない。
本発明の目的は、ｐ型のβ－Ｇａ２Ｏ３単結晶を用いない、オフリーク特性及び耐圧に優れたＧａ２Ｏ３系の電界効果トランジスタを提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］～［６］の電界効果トランジスタを提供する。
［１］Ｇａ２Ｏ３系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、前記複数のトレンチのそれぞれに埋め込まれたゲート電極と、前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状領域に接続されたソース電極と、前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、を備え、前記ゲート電極が非晶質部分を含むｐ型半導体からなり、前記ゲート電極が前記ｎ型半導体層と接触してｐｎ接合を形成している、電界効果トランジスタ。
［２］前記ｐ型半導体がＮｉＯである、上記［１］に記載の電界効果トランジスタ。
［３］Ｇａ ２ Ｏ ３ 系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、前記複数のトレンチのそれぞれに埋め込まれたゲート電極と、前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状領域に接続されたソース電極と、前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、前記メサ形状領域の少なくとも一部及び前記ソース電極に接続されたｐ型半導体部材と、を備え、前記ゲート電極が導体からなり、前記ゲート電極がゲート絶縁膜により前記ｎ型半導体層から絶縁された、電界効果トランジスタ。
［４］前記ソース電極の端部が最も外側に位置する前記ゲート電極の側方に位置する、上記［１］～［３］のうちのいずれか１項に記載の電界効果トランジスタ。
［５］前記メサ形状領域の幅が、０．１μｍ以上かつ２μｍ以下である、上記［１］～［４］のうちのいずれか１項に記載の電界効果トランジスタ。
［６］前記ｎ型半導体層の前記ドレイン電極側の面から前記トレンチの底までの距離が、１μｍ以上かつ５００μｍ以下である、上記［１］～［５］のうちのいずれか１項に記載の電界効果トランジスタ。
本発明によれば、ｐ型のβ－Ｇａ２Ｏ３単結晶を用いない、オフリーク特性及び耐圧に優れたＧａ２Ｏ３系の電界効果トランジスタを提供することができる。
図１は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の垂直断面図である。 図２は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴの変形例の垂直断面図である。 図３は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴの他の変形例の垂直断面図である。 図４は、第２の実施の形態に係るトレンチ型ＪＦＥＴ（Junction Field Effect Transistor）の垂直断面図である。 図５は、第２の実施の形態に係るトレンチ型ＪＦＥＴの変形例の垂直断面図である。 図６は、第３の実施の形態に係るトレンチ型ＭＯＳＦＥＴの垂直断面図である。 図７は、実施例３に係るトレンチ型ＭＯＳＦＥＴの断面ＳＥＭ（Scanning Electron Microscope）観察像である。 図８（ａ）、（ｂ）は、それぞれ図７に係るトレンチ型ＭＯＳＦＥＴのＤＣ特性、トランスファー特性を示すグラフである。
〔第１の実施の形態〕
（トレンチ型ＭＯＳＦＥＴの構成）
図１は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１の垂直断面図である。トレンチ型ＭＯＳＦＥＴ１は、トレンチゲート構造を有する縦型の電界効果トランジスタである。なお、本実施の形態のトレンチ型ＭＯＳＦＥＴ１は、後述するゲート絶縁膜１３が酸化物以外の材料からなる構成も含むものとする。
トレンチ型ＭＯＳＦＥＴ１は、ｎ型半導体基板１０と、ｎ型半導体基板１０上に形成された、上面（ｎ型半導体基板１０と反対側の面）に開口するトレンチ１６を有するｎ型半導体層１１と、ゲート絶縁膜１３に覆われた状態でｎ型半導体層１１のトレンチ１６内に埋め込まれたゲート電極１２と、ｎ型半導体層１１の上面上に形成されたソース電極１４と、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面上に形成されたドレイン電極１５と、を備える。
トレンチ型ＭＯＳＦＥＴ１は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。停電時にソース電極１４とドレイン電極１５が導通することを防ぐためである。
ノーマリーオフ型のトレンチ型ＭＯＳＦＥＴ１においては、ゲート電極１２とソース電極１４との間に閾値電圧以上の電圧を印加することにより、ｎ型半導体層１１の隣接するトレンチ１６の間のメサ形状の領域にチャネルが形成され、ドレイン電極１５からソース電極１４に電流が流れる。
ｎ型半導体基板１０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体基板１０のドナー濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ１．０×１０２０ｃｍ－３以下である。ｎ型半導体基板１０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。
ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。
ｎ型半導体基板１０の面方位は、特に限定されないが、ｎ型半導体層１１を構成するＧａ２Ｏ３系単結晶の成長速度が大きくなる（００１）面であることが好ましい。
ｎ型半導体層１１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。
ｎ型半導体層１１は、ゲート電極１２が埋め込まれ、ゲート電圧を印加した際にチャネルが形成されるチャネル層１１ｂと、チャネル層１１ｂの下の耐圧を保持するためのドリフト層１１ａと、ｎ型半導体層１１の上面近傍にイオン注入もしくはエピタキシャル成長等により形成された、ソース電極１４をｎ型半導体層１１にオーミック接続させるためのコンタクト層１１ｃとを有する。
ｎ型半導体層１１のドレイン電極１５側の面（ｎ型半導体基板１０とｎ型半導体層１１の界面）からトレンチ１６の底までの距離Ｄは、トレンチ型ＭＯＳＦＥＴ１の耐圧特性を決定するパラメータの１つであり、Ｇａ２Ｏ３の絶縁破壊電界強度をバンドギャップからの推定値である８ＭＶ／ｃｍ一定と仮定すると、例えば、家電や車載などに用いられる耐圧６００Ｖの性能を得るためには少なくとも１～２μｍ程度以上必要であり、産業機器などに用いられる耐圧１２００Ｖを得るためには３μｍ程度以上、新幹線など大型の輸送設備に用いられる耐圧３３００Ｖを得るためには８～９μｍ程度以上、発送電などの大電力用途での耐圧６６００Ｖを得るためには１６～１７μｍ程度以上、中圧遮断機での耐圧１．２万Ｖを得るためには３０μｍ程度以上、高圧遮断機での耐圧１０万Ｖを得るためには２５０μｍ程度以上必要である。なお、Ｇａ２Ｏ３の最大絶縁破壊電界強度は現時点で実測できておらず、仮に実測されている中での最大値である４ＭＶ／ｃｍ程度だった場合、上記の膜厚は２倍必要となる。例えば、耐圧１０万Ｖを得るためには５００μｍ程度必要になる。６００Ｖより低い小型家電用の耐圧を得る場合には、距離Ｄは１μｍより短くてもよいが、製造安定性の点から、最低１μｍ程度設けることが好ましい。そのため、距離Ｄは１μｍ以上かつ５００μｍ以下であることが好ましい。
ドリフト層１１ａのドナー濃度は、トレンチ型ＭＯＳＦＥＴ１の耐圧特性を決定するパラメータの１つであり、Ｇａ２Ｏ３の絶縁破壊電界強度を８ＭＶ／ｃｍ一定と仮定すると、耐圧６００Ｖを得るためには３×１０１７ｃｍ－３程度以下、耐圧１２００Ｖを得るためには１．５×１０１７ｃｍ－３程度以下、耐圧３３００Ｖを得るためには５．４×１０１６ｃｍ－３程度以下、耐圧６６００Ｖを得るためには２．７×１０１６ｃｍ－３程度以下、耐圧１．２万Ｖを得るためには１．５×１０１６ｃｍ－３程度以下、耐圧１０万Ｖを得るためには２×１０１5ｃｍ－３程度以下が好ましい。６００Ｖより低い耐圧を得る場合や６６００Ｖより高い耐圧を得るためには、それぞれ適切な濃度に設定すればよい。また、Ｇａ２Ｏ３の最大絶縁破壊電界強度が４ＭＶ／ｃｍ程度であった場合、上記の濃度はそれぞれ半分の値以下となる。
チャネル層１１ｂのドナー濃度とメサ幅Ｗｍは、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型かノーマリーオン型かを決定するパラメータの１つであり、ノーマリーオフ型を形成する場合はドナー濃度を低くメサ幅Ｗｍを狭く、ノーマリーオン型を形成する場合はドナー濃度を高くメサ幅Ｗｍを広くすればよい。ノーマリーオフ型を形成する場合のチャネル層１１ｂのドナー濃度は、例えば、メサ幅Ｗｍが２．０μｍの場合、２×１０１５ｃｍ-３程度であり、メサ幅Ｗｍが０．５μｍの場合、３×１０１６ｃｍ-３程度、メサ幅Ｗｍが０．２μｍの場合、１×１０１７ｃｍ-３程度である。ノーマリーオン型を形成するためには、上記の値よりもドナー濃度は高く、メサ幅Ｗｍは狭くすればよい。トレンチ１６の深さＤｔは、例えば、０．１μｍ以上かつ５μｍ以下である。
また、メサ形状の領域の幅Ｗｍが小さいほどドナー濃度を高くできるため、チャネル層１１ｂのオン抵抗を低減できる。一方で、幅Ｗｍが狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するという問題がある。
このため、例えば、一般的なステッパーを用いたパターニングによりトレンチ１６を形成する場合は、メサ形状の領域の幅Ｗｍは０．５μｍ以上かつ２μｍ以下であることが好ましく、より解像度の高いＥＢ（electron beam）描画によるパターニングによりトレンチ１６を形成する場合は、メサ形状の領域の幅Ｗｍは０．１μｍ以上かつ２μｍ以下であることが好ましい。
トレンチ１６の幅Ｗｔについても、露光装置の解像度に依存するため、使用する露光装置の種類に応じて、メサ形状の領域の幅Ｗｍと同様の数値範囲で設定されることが好ましい。
コンタクト層１１ｃの厚さは、例えば、１０ｎｍ以上かつ５μｍ以下である。コンタクト層１１ｃのドナー濃度は、チャネル層１１ｂのドナー濃度よりも高く、例えば、１×１０１８ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。
ゲート電極１２は、導体、すなわちＮｉ等の金属や、高濃度のドナーを含む半導体からなる。ゲート絶縁膜１３は、例えば、ゲート電極１２の側面及び底面を覆い、ゲート電極１２をｎ型半導体層１１から絶縁する部分１３ａと、ゲート電極１２の上面を覆い、ゲート電極１２をソース電極１４から絶縁する部分１３ｂを有する。ゲート絶縁膜１３の部分１３ａと部分１３ｂは、例えば、それぞれＨｆＯ２、ＳｉＯ２からなる。ゲート絶縁膜１３の部分１３ａと部分１３ｂの厚さは、例えば、それぞれ１０ｎｍ以上かつ１００ｎｍ以下、５０ｎｍ以上かつ２０００ｎｍ以下である。なお、ゲート絶縁膜の部分１３ａに用いる材料は、誘電率が高くバンドギャップが大きいほどトレンチ型ＭＯＳＦＥＴ１の耐圧性能が向上する。
ｎ型半導体層１１は、例えば、ＨＶＰＥ法等により形成されたエピタキシャル成長膜からなる。ＨＶＰＥ法によりｎ型半導体層１１を形成する場合、Ｇａ２Ｏ３系単結晶の原料やドーパント原料に塩化物ガスが用いられるため、ｎ型半導体層１１はＧａ２Ｏ３系単結晶の原料やドーパント原料に由来するＣｌを含む。
ＨＶＰＥ法を用いる場合、結晶成長速度が速いため、成膜時間の短縮やコストの低減を図ることができる。この点、ｎ型半導体層１１を厚く形成する場合に特に有利である。また、ＨＶＰＥ法を用いる場合、結晶品質がよいｎ型半導体層１１を形成できるため、製造歩留まりを向上させることができる。また、高純度なｎ型半導体層１１を形成できるため、ドナー濃度を高精度に制御することができる。
なお、コンタクト層１１ｃは、エピタキシャル成長により形成されたチャネル層１１ｂの上部に、イオン注入法を用いてドナーを注入することにより形成してもよいが、ドナーを注入しながらのＧａ２Ｏ３系単結晶の結晶成長により形成することにより、製造コストを抑えることができる。
ソース電極１４は、ｎ型半導体層１１の隣接するトレンチ１６の間のメサ形状の領域に接続される。ドレイン電極１５は、ｎ型半導体層１１のソース電極１５と反対側に直接又は間接的に接続される。ドレイン電極１５は、図１に示される例では、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面に接続されるが、例えば、トレンチ型ＭＯＳＦＥＴ１がｎ型半導体基板１０を含まない場合には、ｎ型半導体層１１のソース電極１４と反対側の面に接続される。
ソース電極１４、ドレイン電極１５は、ｎ型半導体層１１のコンタクト層１１ｃ、ｎ型半導体基板１０にそれぞれオーミック接続される。ソース電極１４及びドレイン電極１５は、例えば、Ｔｉ／Ａｕ積層構造を有する。
（変形例１）
図２は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ１の変形例の垂直断面図である。このトレンチ型ＭＯＳＦＥＴ１は、チャネル層１１ｂにおける隣接するトレンチ１６の間のメサ形状の領域の少なくとも一部及びソース電極１４に接続される、サージ対策のためのｐ型半導体部材１７を備える。
ｐ型半導体部材１７は、落雷等に起因して生じるサージ電流を逃がすために用いられる。ドレイン電極１５を通して電子を外部へ逃がし、ｐ型半導体部材１７、ソース電極１４を通して正孔を外部へ逃がすことができる。ｐ型半導体部材１７がない場合、ソース電極１４を通して正孔を外部へ逃がすことが困難である。
ｐ型半導体部材１７は、Ｇａ２Ｏ３、ＮｉＯ、Ｃｕ２Ｏ、ＳｎＯ、ＧａＮ、ＳｉＣ、Ｓｉ、ＧａＡｓ等のｐ型半導体からなる。なお、ｐ型半導体部材１７は、酸化物であるＧａ２Ｏ３系単結晶からなるｎ型半導体層１１と常に接触した状態にあるため、Ｓｉなどの非酸化物からなる場合は徐々に酸化されるおそれがある。そのため、ｐ型半導体部材１７は、長期安定性を確保するため、Ｇａ２Ｏ３、ＮｉＯ、Ｃｕ２Ｏ、ＳｎＯ等の酸化物からなることが好ましい。また、Ｇａ２Ｏ３はｐ型導電性を得るのが困難なため、ＮｉＯ、Ｃｕ２Ｏ、ＳｎＯ等がｐ型半導体部材１７の材料として特に好ましい。
ｐ型半導体部材１７の大きさ、個数、配置は特に限定されない。ｐ型半導体部材１７とｎ型半導体層１１との接触面積が大きいほどサージ電流を効率的に逃がすことができるが、通常動作時に電流が流れにくくなる。このため、ｐ型半導体部材１７とｎ型半導体層１１との総接触面積は、ソース電極１４とｎ型半導体層１１との総接触面積の１０％以上かつ５０％以下であることが好ましい。
（変形例２）
図３は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ１の他の変形例の垂直断面図である。このトレンチ型ＭＯＳＦＥＴ１は、チャネル層１１ｂの外周部分が除去され、その除去された領域までソース電極１４の外周部が延びている。このため、ソース電極１４の端部が最も外側に位置するゲート電極１２の側方に位置しており、最も外側に位置するゲート電極１２から離れている。
ソース電極１４がこのような終端構造を有することにより、ソース電極１４の端部に最も近いゲート電極１２への電界集中を緩和し、耐圧をより向上させることができる。
〔第２の実施の形態〕
第２の実施の形態は、ゲート電極としてｐ型半導体を用いる点で、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する。
（トレンチ型ＪＦＥＴの構成）
図４は、第２の実施の形態に係るトレンチ型ＪＦＥＴ（Junction Field Effect Transistor）２の垂直断面図である。トレンチ型ＪＦＥＴ２は、トレンチゲート構造を有する縦型の電界効果トランジスタである。
トレンチ型ＪＦＥＴ２は、ｎ型半導体基板１０と、ｎ型半導体基板１０上に形成された、上面（ｎ型半導体基板１０と反対側の面）に開口するトレンチ１６を有するｎ型半導体層１１と、絶縁膜２３によりソース電極１４との接触を妨げられた状態でｎ型半導体層１１のトレンチ１６内に埋め込まれたゲート電極２２と、ｎ型半導体層１１の上面上に形成されたソース電極１４と、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面上に形成されたドレイン電極１５と、を備える。
トレンチ型ＪＦＥＴ２は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。停電時にソース電極１４とドレイン電極１５が導通することを防ぐためである。
ノーマリーオフ型のトレンチ型ＪＦＥＴ２においては、ゲート電極２２とソース電極１４との間に閾値電圧以上の電圧を印加することにより、ｎ型半導体層１１の隣接するトレンチ１６の間のメサ形状の領域にチャネルが形成され、ドレイン電極１５からソース電極１４に電流が流れる。
ｎ型半導体基板１０、ソース電極１４、及びドレイン電極１５のサイズ、材料は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ１のものと同様とすることができる。また、ｎ型半導体層１１の層構成、サイズ、材料、ドナー濃度は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ１のものと同様とすることができる。
ｎ型半導体基板１０のドレイン電極１５側の面（ｎ型半導体基板１０とｎ型半導体層１１ａの界面）からトレンチ１６の底までの距離Ｄ、トレンチ１６の深さＤｔ、及びトレンチ１６の幅Ｗｔについては、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ１のものと同様とすることができる。
ｐ型半導体からなるゲート電極２２は、ｎ型半導体層１１とｐｎ接合を形成している。例えばＮｉＯをゲート電極２２に用いる場合、ドーパントを添加しなくてもｐ型の導電性を示し得るが、Ｌｉ等のアクセプター不純物を含んでもよい。
ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏのうち、ＮｉＯは熱力学的に安定であり、かつ安定してｐ型のものが得られるため、ゲート電極２２の材料として最も好ましい。ＳｎＯは、ＳｎＯよりも熱力学的に安定であるＳｎ２Ｏが存在するため、形成が困難である。なお、Ｓｎ２Ｏは導電型が不安定であり、ｐ型に制御することが難しい。また、Ｃｕ２Ｏも導電型が不安定であり、ｐ型に制御することが難しい。
ゲート電極２２を構成するｐ型半導体は、非晶質部分を含むことが好ましく、非晶質部分の体積が結晶質部分の体積よりも多いことがより好ましい。非晶質部分を含むｐ型半導体膜は、全体が結晶質のｐ型半導体膜よりも低温で成膜できるため、低コストかつ容易に製造することができる。また、非晶質部分を含むｐ型半導体膜をゲート電極２２として用いることにより、全体が結晶質のｐ型半導体膜を用いる場合よりも、リーク電流の発生を抑えることができる。
ｐ型半導体からなるゲート電極２２とｎ型半導体層１１との接合部の拡散電位は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ１のゲート電極１２とｎ型半導体層１１との拡散電位よりも大きい場合が多い。
このため、トレンチ型ＭＯＳＦＥＴ１よりもトレンチ型ＪＦＥＴ２の方がメサ幅Ｗｍを広くできるため、導通損失を増加させることなく製造難度を低下させることができる。
しかしながら、トレンチ型ＪＦＥＴ２は、用いるｐ型半導体材料にも依存するが、ゲート電極２２に例えば２～５Ｖ程度の正の電圧を印加した場合にｐｎ接合がオンしてしまうため、閾値電圧が低いという欠点が存在する。一方、トレンチ型ＭＯＳＦＥＴ１はゲート絶縁膜が存在するために閾値電圧を数Ｖ～１０数Ｖ程度まで大きくできるという利点がある。
絶縁膜２３は、例えば、ＳｉＯ２からなる。絶縁膜２３の厚さは、例えば、５０ｎｍ以上かつ２０００ｎｍ以下である。
（変形例１）
図５は、第２の実施の形態に係るトレンチ型ＪＦＥＴ２の変形例の垂直断面図である。このトレンチ型ＪＦＥＴ２は、チャネル層１１ｂの外周部分が除去され、その除去された領域までソース電極１４の外周部が延びている。このため、ソース電極１４の端部が最も外側に位置するゲート電極２２の側方に位置しており、最も外側に位置するゲート電極２２から離れている。
ソース電極１４がこのような終端構造を有することにより、ソース電極１４の端部に最も近いゲート電極２２への電界集中を緩和し、耐圧をより向上させることができる。
〔第３の実施の形態〕
第３の実施の形態は、ゲート電極やソース電極の形状において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する。
（トレンチ型ＭＯＳＦＥＴの構成）
図６は、第３の実施の形態に係るトレンチ型ＭＯＳＦＥＴ３の垂直断面図である。トレンチ型ＭＯＳＦＥＴ３は、トレンチゲート構造を有する縦型の電界効果トランジスタである。なお、本実施の形態のトレンチ型ＭＯＳＦＥＴ３は、後述するゲート絶縁膜３３が酸化物以外の材料からなる構成も含むものとする。
トレンチ型ＭＯＳＦＥＴ３は、ｎ型半導体基板１０と、ｎ型半導体基板１０上に形成された、上面（ｎ型半導体基板１０と反対側の面）に開口するトレンチ３６を有するｎ型半導体層３１と、ゲート絶縁膜３３に覆われた状態でｎ型半導体層３１のトレンチ３６内に埋め込まれたゲート電極３２と、ｎ型半導体層３１の上面上に形成されたソース電極３４と、ｎ型半導体基板１０のｎ型半導体層３１と反対側の面上に形成されたドレイン電極１５と、を備える。
トレンチ型ＭＯＳＦＥＴ３は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。停電時にソース電極３４とドレイン電極１５が導通することを防ぐためである。
ノーマリーオフ型のトレンチ型ＭＯＳＦＥＴ３においては、ゲート電極３２とソース電極３４との間に閾値電圧以上の電圧を印加することにより、ｎ型半導体層３１の隣接するトレンチ３６の間のメサ形状の領域にチャネルが形成され、ドレイン電極１５からソース電極３４に電流が流れる。
トレンチ型ＭＯＳＦＥＴ３においては、ソース電極３４の一部がトレンチ３６内に位置し、トレンチ３６内において、ソース電極３４がゲート絶縁膜３３を介してゲート電極３２上に位置する。また、ソース電極３４は、ｎ型半導体層３１の隣接するトレンチ３６の間のメサ形状の領域にオーミック接続される。ソース電極３４は、例えば、Ｔｉ／Ａｕ積層構造を有する。
ゲート絶縁膜３３は、例えば、ゲート電極３２をｎ型半導体層３１から絶縁する部分３３ａと、ゲート電極３２の上面を覆い、ゲート電極３２をソース電極３４から絶縁する部分３３ｂを有する。ゲート絶縁膜３３の部分３３ａと部分３３ｂは、例えば、それぞれＨｆＯ２、ＳｉＯ２からなる。ゲート絶縁膜３３の部分３３ａと部分３３ｂの厚さは、それぞれ第１の実施の形態に係るゲート絶縁膜１３の部分１３ａと部分１３ｂの厚さと同等とすることができる。
ゲート電極３２は、例えば、Ｃｕからなる。また、第１の実施の形態に係るゲート電極１２と同じ材料から形成してもよい。
ｎ型半導体層３１は、耐圧を保持するためのドリフト層３１ａと、ｎ型半導体層３１の上面近傍にイオン注入もしくはエピ成長等により形成された、ソース電極３４をｎ型半導体層３１にオーミック接続させるためのコンタクト層３１ｂとを有する。ドリフト層３１ａ、コンタクト層３１ｂの厚さ及びドナー濃度は、それぞれ第１の実施の形態に係るドリフト層１１ａ、コンタクト層１１ｃの厚さ及びドナー濃度と同等とすることができる。
ｎ型半導体層３１のドレイン電極１５側の面（ｎ型半導体基板１０とｎ型半導体層３１の界面）からトレンチ３６の底までの距離Ｄは、第１の実施の形態に係るｎ型半導体層１１のドレイン電極１５側の面からトレンチ１６の底までの距離Ｄと同等とすることができる。
また、トレンチ３６の深さＤｔ、トレンチ３６の幅Ｗｔは、それぞれ第１の実施の形態に係るトレンチ１６の深さＤｔ、トレンチ１６の幅Ｗｔと同等とすることができる。
ｎ型半導体基板１０、及びドレイン電極１５のサイズ、材料は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ１のものと同様とすることができる。
（実施の形態の効果）
上記第１～３の実施の形態によれば、ｐ型のβ－Ｇａ２Ｏ３単結晶を用いない、オフリーク特性及び耐圧に優れたＧａ２Ｏ３系の電界効果トランジスタを提供することができる。
実施例１においては、１μＡのリーク電流が流れるときの電圧を耐圧と定義し、耐圧がおよそ６５０Ｖとなるノーマリーオフ型のトレンチ型ＭＯＳＦＥＴ１の構成例を示す。
まず、一般的なステッパーを用いたパターニングによりトレンチ１６を形成する場合の構成例を示す。ドナー濃度が２．０×１０１６ｃｍ－３で厚さが０．５μｍのＧａ２Ｏ３層からなるチャネル層１１ｂに、幅Ｗｍ及び幅Ｗｔが０．５μｍとなるようにトレンチ１６を形成すると、チャネル層１１ｂのオン抵抗は、およそ０．２５ｍΩｃｍ２となる。
そして、ｎ型半導体基板１０、ドリフト層１１ａ、コンタクト層１１ｃをそれぞれドナー濃度が１．０×１０１９ｃｍ－３で厚さが１０μｍのＧａ２Ｏ３基板、ドナー濃度が１．５×１０１７ｃｍ－３で厚さが２μｍのＧａ２Ｏ３層、ドナー濃度が１．０×１０１８ｃｍ－３以上で厚さが１００ｎｍのＧａ２Ｏ３層で構成すると、それぞれのオン抵抗は、およそ０．０１ｍΩｃｍ２、０．０８ｍΩｃｍ２、０．００１ｍΩｃｍ２以下となる。
トレンチ型ＭＯＳＦＥＴ１が上記のような構成を有する場合、全体のオン抵抗がおよそ０．３４ｍΩｃｍ２となり、耐圧がおよそ６５０Ｖとなる。
次に、一般的なステッパーよりも解像度の高いＥＢ描画によるパターニングによりトレンチ１６を形成する場合の構成例を示す。ドナー濃度が１．０×１０１７ｃｍ－３で厚さが０．５μｍのＧａ２Ｏ３層からなるチャネル層１１ｂに、幅Ｗｍ及び幅Ｗｔが０．２μｍとなるようにトレンチ１６を形成すると、チャネル層１１ｂのオン抵抗は、およそ０．０６ｍΩｃｍ２となる。
そして、ｎ型半導体基板１０、ドリフト層１１ａ、コンタクト層１１ｃをそれぞれドナー濃度が１．０×１０１９ｃｍ－３で厚さが１０μｍのＧａ２Ｏ３基板、ドナー濃度が１．０×１０１７ｃｍ－３で厚さが２μｍのＧａ２Ｏ３層、ドナー濃度が１．０×１０１８ｃｍ－３以上で厚さが１００ｎｍのＧａ２Ｏ３層で構成すると、それぞれのオン抵抗は、およそ０．０１ｍΩｃｍ２、０．１２ｍΩｃｍ２、０．００１ｍΩｃｍ２以下となる。
トレンチ型ＭＯＳＦＥＴ１が上記のような構成を有する場合、全体のオン抵抗がおよそ０．２ｍΩｃｍ２となり、耐圧がおよそ６５０Ｖとなる。
実施例２においては、耐圧がおよそ６５０Ｖとなるノーマリーオフ型のトレンチ型ＪＦＥＴ２の構成例を示す。
まず、一般的なステッパーを用いたパターニングによりトレンチ１６を形成する場合の構成例を示す。ドナー濃度が３．０×１０１６ｃｍ－３で厚さが０．５μｍのＧａ２Ｏ３層からなるチャネル層１１ｂに、幅Ｗｍ及び幅Ｗｔが０．５μｍとなるようにトレンチ１６を形成すると、チャネル層１１ｂのオン抵抗は、およそ０．２ｍΩｃｍ２となる。
そして、ｎ型半導体基板１０、ドリフト層１１ａ、コンタクト層１１ｃをそれぞれドナー濃度が１．０×１０１９ｃｍ－３で厚さが１０μｍのＧａ２Ｏ３基板、ドナー濃度が１．５×１０１７ｃｍ－３で厚さが２μｍのＧａ２Ｏ３層、ドナー濃度が１．０×１０１８ｃｍ－３以上で厚さが１００ｎｍのＧａ２Ｏ３層で構成すると、それぞれのオン抵抗は、およそ０．０１ｍΩｃｍ２、０．０８ｍΩｃｍ２、０．００１ｍΩｃｍ２以下となる。
トレンチ型ＪＦＥＴ２が上記のような構成を有する場合、全体のオン抵抗がおよそ０．３ｍΩｃｍ２となり、耐圧がおよそ６５０Ｖとなる。
次に、一般的なステッパーよりも解像度の高いＥＢ描画によるパターニングによりトレンチ１６を形成する場合の構成例を示す。ドナー濃度が１．５×１０１７ｃｍ－３で厚さが０．５μｍのＧａ２Ｏ３層からなるチャネル層１１ｂに、幅Ｗｍ及び幅Ｗｔが０．２μｍとなるようにトレンチ１６を形成すると、チャネル層１１ｂのオン抵抗は、およそ０．０３ｍΩｃｍ２となる。
そして、ｎ型半導体基板１０、ドリフト層１１ａ、コンタクト層１１ｃをそれぞれドナー濃度が１．０×１０１９ｃｍ－３で厚さが１０μｍのＧａ２Ｏ３基板、ドナー濃度が１．５×１０１７ｃｍ－３で厚さが２μｍのＧａ２Ｏ３層、ドナー濃度が１．０×１０１８ｃｍ－３以上で厚さが１００ｎｍのＧａ２Ｏ３層で構成すると、それぞれのオン抵抗は、およそ０．０１ｍΩｃｍ２、０．０８ｍΩｃｍ２、０．００１ｍΩｃｍ２以下となる。
トレンチ型ＪＦＥＴ２が上記のような構成を有する場合、全体のオン抵抗がおよそ０．１２ｍΩｃｍ２となり、耐圧がおよそ６５０Ｖとなる。
図７は、実施例３に係るトレンチ型ＭＯＳＦＥＴ３の断面ＳＥＭ（Scanning Electron Microscope）観察像である。
図７に係るトレンチ型ＭＯＳＦＥＴ３はノーマリーオン型であり、ｎ型半導体基板１０、ドリフト層３１ａ、コンタクト層３１ｂ、ゲート電極３２、ゲート絶縁膜３３ａ、ゲート絶縁膜３３ｂ、ソース電極３４、ドレイン電極１５が、それぞれドナー濃度が６．０×１０１８ｃｍ－３で厚さが４５０μｍのＧａ２Ｏ３基板、ドナー濃度が３×１０１６ｃｍ－３で厚さが５μｍのＧａ２Ｏ３層、ドナー濃度が３×１０１８ｃｍ－３で厚さが２μｍのＧａ２Ｏ３層、（上下方向の）厚さが１μｍのＣｕ電極、厚さが５０ｎｍのＨｆＯ２膜、厚さが３００ｎｍのＳｉＯ２膜、厚さが３μｍのＴｉ／Ａｕソース電極、厚さが０．３μｍのＴｉ／Ａｕドレイン電極で構成されている。また、トレンチ３６は、深さＤｔ、幅Ｗｍ、幅Ｗｔがそれぞれ４μｍ、２μｍ、４μｍとなるように形成されている。
図８（ａ）、（ｂ）は、それぞれ図７に係るトレンチ型ＭＯＳＦＥＴ３のＤＣ特性、トランスファー特性を示すグラフである。
図８（ａ）は、ドレイン電極１５とソース電極３４の間の電圧Ｖｄｓと、ドレイン電極１５とソース電極３４の間の電流密度Ｊｄｓとの関係を示すグラフであり、ゲート電極３２とソース電極３４ｖの間の電圧Ｖｇｓが０Ｖ、４Ｖ、８Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、２４Ｖ、２８Ｖであるときの曲線が示されている。なお、電圧Ｖｇｓが２４Ｖ、２８Ｖであるときの曲線は、横軸とほぼ重なっている。また、Ｊｄｓはメサ上部の面積で規格化されている。
図８（ａ）から、電圧Ｖｇｓが０Ｖであるときのドレイン電極１５とソース電極３４の間のオン抵抗がおよそ０．８ｍΩｃｍ２であることが読み取れる。
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１…トレンチ型ＭＯＳＦＥＴ、 ２…トレンチ型ＪＦＥＴ、 １０…ｎ型半導体基板、 １１…ｎ型半導体層、 １１ａ…ドリフト層、 １１ｂ…チャネル層、 １１ｃ…コンタクト層、 １２、２２…ゲート電極、 １３…ゲート絶縁膜、 １４…ソース電極、 １５…ドレイン電極、 １６…トレンチ、 １７…ｐ型半導体部材

Claims (6)

  1. Ｇａ２Ｏ３系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、
    前記複数のトレンチのそれぞれに埋め込まれたゲート電極と、
    前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状領域に接続されたソース電極と、
    前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、
    を備え、
    前記ゲート電極が非晶質部分を含むｐ型半導体からなり、
    前記ゲート電極が前記ｎ型半導体層と接触してｐｎ接合を形成している、
    電界効果トランジスタ。
  2. 前記ｐ型半導体がＮｉＯである、
    請求項１に記載の電界効果トランジスタ。
  3. Ｇａ２Ｏ３系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、
    前記複数のトレンチのそれぞれに埋め込まれたゲート電極と、
    前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状領域に接続されたソース電極と、
    前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、
    前記メサ形状領域の少なくとも一部及び前記ソース電極に接続されたｐ型半導体部材と、
    を備え、
    前記ゲート電極が導体からなり、
    前記ゲート電極がゲート絶縁膜により前記ｎ型半導体層から絶縁された、
    電界効果トランジスタ。
  4. 前記ソース電極の端部が最も外側に位置する前記ゲート電極の側方に位置する、
    請求項１～３のうちのいずれか１項に記載の電界効果トランジスタ。
  5. 前記メサ形状領域の幅が、０．１μｍ以上かつ２μｍ以下である、
    請求項１～４のうちのいずれか１項に記載の電界効果トランジスタ。
  6. 前記ｎ型半導体層の前記ドレイン電極側の面から前記トレンチの底までの距離が、１μｍ以上かつ５００μｍ以下である、
    請求項１～５のうちのいずれか１項に記載の電界効果トランジスタ。
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