JP6887672B2

JP6887672B2 - Op amp

Info

Publication number: JP6887672B2
Application number: JP2017115198A
Authority: JP
Inventors: 光紀徳永; 大児彌永; 小川　正則; 正則小川
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2017-06-12
Filing date: 2017-06-12
Publication date: 2021-06-16
Anticipated expiration: 2037-06-12
Also published as: JP2019004226A

Description

本発明は、演算増幅器に係り、特に、構成の簡素化と共に入力オフセット電圧の抑圧、低減等を図ったものに関する。 The present invention relates to an operational amplifier, and more particularly to a device for suppressing or reducing an input offset voltage while simplifying the configuration.

演算増幅器は、様々な電子回路に用いられており、その電気的特性の更なる向上等の観点から、回路構成等に関して種々提案、実用化がなされていることは良く知られている通りである。
かかる演算増幅器の重要な特性のひとつに入力オフセット電圧があるが、極力小さいことが望まれる。 Operational amplifiers are used in various electronic circuits, and it is well known that various proposals and practical applications have been made regarding circuit configurations and the like from the viewpoint of further improving their electrical characteristics. ..
One of the important characteristics of such an operational amplifier is the input offset voltage, but it is desired that it be as small as possible.

図４には、従来の演算増幅器の代表的な構成例が示されており、以下、同図について説明する。
この図４に示された演算増幅器は、特に、特許文献１において示された演算増幅器の基本的な回路構成部分を抜き出したものである。 FIG. 4 shows a typical configuration example of a conventional operational amplifier, which will be described below.
The operational amplifier shown in FIG. 4 is an extraction of the basic circuit components of the operational amplifier shown in Patent Document 1.

かかる演算増幅器は、トランジスタＱ１Ａ，Ｑ２Ａによる差動増幅段６１と、カレントミラー回路を構成するトランジスタＱ３Ａ，Ｑ４Ａからなるアクティブ負荷６２とに大別されて構成されてなるものである。
このような演算増幅器においては、システマチックに入力オフセット電圧が発生することを避けることができない。 Such an operational amplifier is roughly divided into a differential amplification stage 61 by transistors Q1A and Q2A and an active load 62 including transistors Q3A and Q4A constituting a current mirror circuit.
In such an operational amplifier, it is unavoidable that an input offset voltage is systematically generated.

そのため、このシステマチックに発生する入力オフセット電圧を低減させる方策としては、例えば、特許文献２等において提案された回路がある。
図３には、特許文献２に開示された入力オフセット電圧の低減を図った演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、この回路について概説する。 Therefore, as a measure for reducing the input offset voltage systematically generated, for example, there is a circuit proposed in Patent Document 2 and the like.
FIG. 3 shows an example of a circuit configuration of an operational amplifier for reducing the input offset voltage disclosed in Patent Document 2, and the circuit will be outlined below with reference to the same figure.

この演算増幅器は、トランジスタＱ１Ａ，Ｑ２Ａによる差動増幅段６１と、トランジスタＱ３Ａ，Ｑ４Ａによるアクティブ負荷６２と、ベース電流補償回路６３と、電圧増幅器Ｇｍと、バッファ増幅器ＢＦとに大別されて構成されたものとなっている。
かかる演算増幅器においては、差動増幅段６１からの出力信号が電圧増幅器Ｇｍで増幅され、さらにバッファ増幅器ＢＦにより低インピーダンス信号に変換されて出力されるものとなっている。
この演算増幅器は、入力オフセット電圧を低減するために設けられた素子によって、入力電圧範囲が影響を受けて狭くなることがないという特徴を有している。 This operational amplifier is roughly divided into a differential amplification stage 61 by transistors Q1A and Q2A, an active load 62 by transistors Q3A and Q4A, a base current compensation circuit 63, a voltage amplifier Gm, and a buffer amplifier BF. It has become a thing.
In such an operational amplifier, the output signal from the differential amplification stage 61 is amplified by the voltage amplifier Gm, and further converted into a low impedance signal by the buffer amplifier BF and output.
This operational amplifier has a feature that the input voltage range is not affected by the element provided for reducing the input offset voltage and is not narrowed.

特許第３８８６０９０号公報Japanese Patent No. 3886090 特開２０１５−３５６８３号公報JP-A-2015-35683

「システムＬＳＩのためのアナログ集積回路設計技術」培風館 "Analog integrated circuit design technology for system LSI" Baifukan

しかしながら、システマチックに発生する入力オフセット電圧低減のための方策を図った上述の従来回路（図３参照）にあっても、ベース電流補償回路６３を構成する素子であるトランジスタＱ８Ａのコレクタ・エミッタ間電位が小さくなり、不活性領域（飽和領域）での動作となる。そのため、トランジスタＱ８Ａのベース電流が増加し、トランジスタＱ１０Ａから供給される補償電流も増加し、入力オフセット電圧の発生要因となるトランジスタＱ１Ａ，Ｑ２Ａのベース・エミッタ間電圧の差が大きくなることを十分に抑圧、低減することができず、入力オフセット電圧の低減が必ずしも満足できるものではないという問題がある。 However, even in the above-mentioned conventional circuit (see FIG. 3) in which measures are taken to reduce the input offset voltage that occurs systematically, between the collector and the emitter of the transistor Q8A, which is an element constituting the base current compensation circuit 63. The potential becomes small, and the operation is performed in the inactive region (saturation region). Therefore, the base current of the transistor Q8A increases, the compensation current supplied from the transistor Q10A also increases, and the difference between the base and emitter voltages of the transistors Q1A and Q2A, which cause the input offset voltage, is sufficiently large. There is a problem that it cannot be suppressed or reduced, and the reduction of the input offset voltage is not always satisfactory.

ここで、図３に示された演算増幅器においてシステマチックに発生する入力オフセット電圧について具体的に説明する。
最初に、前提条件として、トランジスタＱ１ＡとＱ２Ａは同一の特性であり、トランジスタＱ３Ａ、Ｑ４Ａ、Ｑ７Ａ、及び、Ｑ８Ａも同一の特性であり、また、トランジスタＱ５ＡとＱ６Ａも同一の特性であると仮定する。また、電流源ＣＳ２とＣＳ３から出力される電流は同一の大きさであると仮定し、さらに、電圧増幅器Ｇｍの入力インピーダンスは限りなく大きいと仮定する。 Here, the input offset voltage systematically generated in the operational amplifier shown in FIG. 3 will be specifically described.
First, as a precondition, it is assumed that the transistors Q1A and Q2A have the same characteristics, the transistors Q3A, Q4A, Q7A, and Q8A also have the same characteristics, and the transistors Q5A and Q6A also have the same characteristics. .. Further, it is assumed that the currents output from the current sources CS2 and CS3 have the same magnitude, and that the input impedance of the voltage amplifier Gm is infinitely large.

また、説明を簡単にして理解を容易とするため、トランジスタＱ１０Ａのエミッタ面積は、トランジスタＱ９Ａの３倍であるとする。
かかる前提の下、トランジスタＱ１Ａのコレクタに流れる電流ＩCQ1Aは、下記する式１Ａで表される。 Further, in order to simplify the explanation and facilitate understanding, it is assumed that the emitter area of the transistor Q10A is three times that of the transistor Q9A.
Under this premise, the current ICQ1A flowing through the collector of the transistor Q1A is represented by the following formula 1A.

ＩCQ1A＝ＩCQ3A−ＩBQ5A＝hfeQ3A×ＩBQ3A−ＩCS3／（hfeQ5A＋１）・・・式１Ａ ICQ1A = ICQ3A-IBQ5A = hfeQ3A x IBQ3A-ICS3 / (hfeQ5A + 1) ... Equation 1A

ここで、ＩCQ3AはトランジスタＱ３Ａのコレクタ電流、ＩBQ5AはトランジスタＱ５Ａのベース電流、hfeQ3AはトランジスタＱ３Ａの電流増幅率、ＩCS3は第３の定電流源ＣＳ３の出力電流、hfeQ5AはトランジスタＱ５Ａの電流増幅率である。
トランジスタＱ２Ａのコレクタ電流ＩCQ2Aは、下記する式２Ａで表される。 Here, ICQ3A is the collector current of the transistor Q3A, IBQ5A is the base current of the transistor Q5A, hfeQ3A is the current amplification factor of the transistor Q3A, ICS3 is the output current of the third constant current source CS3, and hfeQ5A is the current amplification factor of the transistor Q5A. is there.
The collector current ICQ2A of the transistor Q2A is represented by the following formula 2A.

ＩCQ2A＝ＩBQ4A（１＋hfeQ4A）＋ＩBQ3A＋ＩBQ7A−ＩBQ6A−ＩCQ10A・・・式２Ａ ICQ2A = IBQ4A (1 + hfeQ4A) + IBQ3A + IBQ7A-IBQ6A-ICQ10A ... Equation 2A

ここで、ＩBQ4AはトランジスタＱ４Ａのベース電流、hfeQ4AはトランジスタＱ４Ａの電流増幅率、ＩBQ3AはトランジスタＱ３Ａのベース電流、ＩBQ7AはトランジスタＱ７Ａのベース電流、ＩBQ6AはトランジスタＱ６Ａのベース電流、ＩCQ10AはトランジスタＱ１０Ａのコレクタ電流である。 Here, IBQ4A is the base current of the transistor Q4A, hfeQ4A is the current amplification factor of the transistor Q4A, IBQ3A is the base current of the transistor Q3A, IBQ7A is the base current of the transistor Q7A, IBQ6A is the base current of the transistor Q6A, and ICQ10A is the collector of the transistor Q10A. It is an electric current.

この２つの式より、トランジスタＱ１Ａのベース・エミッタ間の電位差ＶBEQ1Aは、下記する式３Ａにより、トランジスタＱ２Ａのベース・エミッタ間の電位差ＶBEQ2Aは、下記する式４Ａにより、それぞれ表される。 From these two equations, the potential difference VBEQ1A between the base and the emitter of the transistor Q1A is expressed by the following equation 3A, and the potential difference VBEQ2A between the base and the emitter of the transistor Q2A is expressed by the following equation 4A, respectively.

ＶBEQ1A＝Ｖtｌｎ（ＩCQ1A／Ｉs）＝Ｖtｌｎ［｛hfeQ3A×ＩBQ3A−ＩCS3／（hfeQ5A＋１）｝／Ｉs］・・・式３Ａ VBEQ1A = Vtln (ICQ1A / Is) = Vtln [{hfeQ3A x IBQ3A-ICS3 / (hfeQ5A + 1)} / Is] ... Equation 3A

ＶBEQ2A＝Ｖtｌｎ（ＩCQ2A／Ｉs）＝Ｖtｌｎ［｛（hfeQ4A＋１）×ＩBQ4A＋ＩBQ3A＋ＩBQ7A−ＩBQ6A−ＩCQ10A｝／Ｉs］・・・式４Ａ VBEQ2A = Vtln (ICQ2A / Is) = Vtln [{(hfeQ4A + 1) x IBQ4A + IBQ3A + IBQ7A-IBQ6A-ICQ10A} / Is] ... Equation 4A

上記の式中、Ｖtは熱電圧、Ｉsはバイポーラトランジスタの逆方向飽和電流である。
ここで、hfeQ3A＝hfeQ4A＝１００、hfeQ5A＝hfeQ6A＝１００、ＩBQ3A＝ＩBQ4A＝ＩBQ7A＝０．１μＡ、ＩCS1＝２０μＡ、ＩCS2＝ＩCS3＝１０μＡ、ＩCQ11A＝ＩCS1／２とすると、トランジスタＱ１Ａのベース・エミッタ間の電位差ＶBEQ1Aは式５Ａにより、トランジスタＱ２Ａのベース・エミッタ間の電位差ＶBEQ2Aは式６Ａにより、それぞれ表される。 In the above equation, Vt is the thermal voltage and Is is the reverse saturation current of the bipolar transistor.
Here, assuming that hfeQ3A = hfeQ4A = 100, hfeQ5A = hfeQ6A = 100, IBQ3A = IBQ4A = IBQ7A = 0.1 μA, ICS1 = 20 μA, ICS2 = ICS3 = 10 μA, and ICQ11A = ICS1 / 2, between the base and emitter of the transistor Q1A. The potential difference VBEQ1A of is represented by the formula 5A, and the potential difference VBEQ2A between the base and the emitter of the transistor Q2A is represented by the formula 6A.

ＶBEQ1A＝Ｖtｌｎ（９．９０１μＡ／Ｉs）・・・式５Ａ VBEQ1A = Vtln (9.901 μA / Is) ・・・ Equation 5A

ＶBEQ2A＝Ｖtｌｎ｛（１０．３μＡ−ＩBQ6A−ＩCQ10A）／Ｉs）｝・・・式６Ａ VBEQ2A = Vtln {(10.3μA-IBQ6A-ICQ10A) / Is)} ... Equation 6A

トランジスタが活性領域で動作するためには、式７Ａに示すようにトランジスタのエミッタとコレクタ間の電位差ＶCEを、トランジスタのベース・エミッタ間の電位差ＶBEより大きくする必要がある。 In order for the transistor to operate in the active region, the potential difference VCE between the emitter and collector of the transistor must be larger than the potential difference VBE between the base and emitter of the transistor as shown in Equation 7A.

ＶCE≧ＶBE・・・式７Ａ VCE ≧ VBE ・・・ Equation 7A

差動回路を構成するトランジスタＱ３Ａ，Ｑ４Ａは、同等の活性領域で動作しているものとし、ベース電流補償回路６３を構成するトランジスタＱ８Ａのコレクタ・エミッタ間電圧ＶCEを導出するため、トランジスタＱ８Ａのコレクタ電位ＶCQ8Aとエミッタ電位ＶEQ8Aを、下記する式８Ａ、式９Ａにより求める。 It is assumed that the transistors Q3A and Q4A constituting the differential circuit are operating in the same active region, and the collector of the transistor Q8A is to derive the collector-emitter voltage VCE of the transistor Q8A constituting the base current compensation circuit 63. The potential VCQ8A and the emitter potential VEQ8A are obtained by the following formulas 8A and 9A.

ＶCQ8A＝ＶBEQ4A＋ＶBEQ6A＋ＶD1A−ＶBEQ11A・・・式８Ａ VCQ8A = VBEQ4A + VBEQ6A + VD1A-VBEQ11A ・・・ Formula 8A

ＶＥQ8A＝ＶBEQ4A＋ＶBEQ6A＋ＶD1A−ＶBEQ9A−ＶBEQ8A・・・式９Ａ VEQ8A = VBEQ4A + VBEQ6A + VD1A-VBEQ9A-VBEQ8A ・・・ Formula 9A

ここで、ＶBEQ4AはトランジスタＱ４Ａのベース・エミッタ間の電位差、ＶBEQ6AはトランジスタＱ６Ａのベース・エミッタ間の電位差、ＶD1AはダイオードＤ1Aの順方向電圧、ＶBEQ9AはトランジスタＱ９Ａのベース・エミッタ間の電位差、ＶBEQ8AはトランジスタＱ８Ａのベース・エミッタ間の電位差である。 Here, VBEQ4A is the potential difference between the base and the emitter of the transistor Q4A, VBEQ6A is the potential difference between the base and the emitter of the transistor Q6A, VD1A is the forward voltage of the diode D1A, VBEQ9A is the potential difference between the base and the emitter of the transistor Q9A, and VBEQ8A is. This is the potential difference between the base and emitter of the transistor Q8A.

トランジスタＱ８Ａのコレクタ・エミッタ間の電位差ＶCEQ8Aは、式８Aから式９Aを差し引くことで導かれ、下記する式１０Ａのように表される。 The potential difference VCEQ8A between the collector and the emitter of the transistor Q8A is derived by subtracting the formula 9A from the formula 8A, and is expressed as the following formula 10A.

ＶCEQ8A＝ＶBEQ8A＋ＶBEQ9A−ＶBEQ11A・・・式１０Ａ VCEQ8A = VBEQ8A + VBEQ9A-VBEQ11A ・・・ Formula 10A

ここで、トランジスタＱ８ＡとトランジスタＱ１１Ａは、同一特性であるとし、ＶBEQ8A＝ＶBEQ11Aと近似すると、式１０Ａは下記する式１１Ａのように表される。 Here, assuming that the transistor Q8A and the transistor Q11A have the same characteristics, and approximating VBEQ8A = VBEQ11A, the equation 10A is expressed as the following equation 11A.

ＶCEQ8A＝ＶBEQ9A・・・式１１Ａ VCEQ8A = VBEQ9A ・・・ Equation 11A

トランジスタＱ８Ａのコレクタ電流ＩCQ8AとトランジスタＱ９Aのコレクタ電流ＩCQ9Aを比べると、コレクタ電流ＩCQ8Aはコレクタ電流ＩCQ9Aより十分に大きい。したがって、下記する式１２Ａ、式１３Ａが成立する。 Comparing the collector current ICQ8A of the transistor Q8A and the collector current ICQ9A of the transistor Q9A, the collector current ICQ8A is sufficiently larger than the collector current ICQ9A. Therefore, the following equations 12A and 13A are established.

ＶBEQ9A＜ＶBEQ8A・・・式１２Ａ VBEQ9A <VBEQ8A ・・・ Formula 12A

ＶCEQ8A＝ＶBEQ9A＜ＶBEQ8A・・・式１３Ａ VCEQ8A = VBEQ9A <VBEQ8A ・・・ Formula 13A

先に述べた通り、トランジスタが活性領域で動作するためには、式７Ａに示されたように、トランジスタのエミッタ・コレクタ間の電位差ＶCEを、ベース・エミッタ間の電位差ＶBE以上とする必要がある。しかしながら、式１３Ａに示されたように、トランジスタＱ８Ａは、この条件を満たしていないため、不活性領域（飽和領域）での動作となる。 As described above, in order for the transistor to operate in the active region, the potential difference VCE between the emitter and collector of the transistor must be equal to or greater than the potential difference VBE between the base and emitter, as shown in Equation 7A. .. However, as shown in Equation 13A, since the transistor Q8A does not satisfy this condition, it operates in the inactive region (saturation region).

不活性領域における電流増幅率が活性領域における電流増幅率より劣ることは、例えば、非特許文献１の「システムＬＳＩのためのアナログ集積回路設計技術」にも記載されている通りである。したがって、不活性領域にあるトランジスタＱ８Ａの電流増幅率hfeQ8Aは、活性領域にある場合に比して低下することとなる。
トランジスタＱ７Ａのコレクタ電圧は、トランジスタＱ８Ａのエミッタ電圧と等しいので、下記する式１４Ａのように表される。 The fact that the current amplification factor in the inactive region is inferior to the current amplification factor in the active region is as described in, for example, "Analog Integrated Circuit Design Technology for System LSI" of Non-Patent Document 1. Therefore, the current amplification factor hfeQ8A of the transistor Q8A in the inactive region is lower than that in the active region.
Since the collector voltage of the transistor Q7A is equal to the emitter voltage of the transistor Q8A, it is expressed by the following equation 14A.

ＶCEQ7A＝ＶBEQ8A＝ＶBEQ4A＋ＶBEQ6A−ＶD1A−ＶBEQ9A−ＶBEQ8A・・・式１４Ａ VCEQ7A ＝ VBEQ8A ＝ VBEQ4A ＋ VBEQ6A-VD1A-VBEQ9A-VBEQ8A ・・・ Equation 14A

ここで、ＶBEQ4A＝ＶBEQ6A＝ＶBEQ8A＝ＶD1A＝ＶBEと定義し、また、負電源電圧Ｖee＝０とおくと、トランジスタＱ７Ａのコレクタ・エミッタ間電圧ＶCEQ7Aは、下記する式１５Ａのように表される。 Here, assuming that VBEQ4A = VBEQ6A = VBEQ8A = VD1A = VBE and the negative power supply voltage Vee = 0, the collector-emitter voltage VCEQ7A of the transistor Q7A is expressed by the following equation 15A.

ＶCEQ7A＝２ＶBE−ＶBEQ9A・・・式１５Ａ VCEQ7A = 2VBE-VBEQ9A ・・・ Formula 15A

なお、トランジスタＱ９Ａのベース・エミッタ間の電位差ＶBEQ9Aは、式１２Ａに示されたようにトランジスタＱ８Ａのベース・エミッタ間の電位差ＶBEQ8Aより小さい。すなわち、式１５Ａに示すＶCEQ7Aは、１ＶBEより大きくなり、トランジスタＱ７Ａは活性領域で動作することになる。 The potential difference VBEQ9A between the base and the emitter of the transistor Q9A is smaller than the potential difference VBEQ8A between the base and the emitter of the transistor Q8A as shown in the equation 12A. That is, the VCEQ7A represented by the formula 15A becomes larger than 1VBE, and the transistor Q7A operates in the active region.

これらを踏まえて、ＩCQ10Aを導出するために、トランジスタＱ８Ａのベース電流ＩBQ8Aを求める。なお、トランジスタＱ７Ａの電流増幅率hfeQ7Aを、hfeQ7A＝１００と仮定すると共に、トランジスタＱ８Ａの電流増幅率hfeQ8Aについては、先に述べたようにトランジスタＱ８Ａが不活性領域での動作状態にあることを考慮し、その電流増幅率が活性領域の電流増幅率より２０％減少したと仮定して、hfeQ8A＝８０とする。
しかして、ベース電流ＩBQ8Aは、下記する式１６Ａのように表される。 Based on these, in order to derive the ICQ10A, the base current IBQ8A of the transistor Q8A is obtained. The current amplification factor hfeQ7A of the transistor Q7A is assumed to be hfeQ7A = 100, and the current amplification factor hfeQ8A of the transistor Q8A is considered to be in the operating state in the inactive region as described above. Then, assuming that the current amplification factor is 20% less than the current amplification factor in the active region, hfeQ8A = 80.
Therefore, the base current IBQ8A is expressed by the following equation 16A.

ＩBQ8A＝（hfeQ7A×ＩBQ7A）／（hfeQ8A＋１）＝０．１２３μＡ・・・式１６Ａ IBQ8A = (hfeQ7A x IBQ7A) / (hfeQ8A + 1) = 0.123μA ・・・ Equation 16A

また、トランジスタＱ１０Ａのベース電流ＩBQ10Aは、トランジスタＱ８Ａのベース電流ＩBQ8Aを用いて下記する式１７Ａで表される。 Further, the base current IBQ10A of the transistor Q10A is represented by the following formula 17A using the base current IBQ8A of the transistor Q8A.

ＩCQ10A＝（３・hfeQ10A×ＩBQ8A）／（hfeQ9A＋４）＝０．３５５μＡ・・・式１７Ａ ICQ10A = (3 ・ hfeQ10A × IBQ8A) / (hfeQ9A + 4) = 0.355μA ・・・ Equation 17A

ここで、トランジスタＱ９Ａ，Ｑ１０Ａの電流増幅率であるhfeQ9A、hfeQ10Aを、hfeQ9A＝hfeQ10A＝１００とした。
次に、トランジスタＱ６Ａのベース電流ＩBQ6Aを求める。
ベース電流ＩBQ6Aは、トランジスタＱ９A，Ｑ１０Aのエミッタ電流ＩEQ9A、ＩEQ10A、及び、トランジスタＱ１１Aのベース電流ＩBQ11Aを用いて、下記する式１８Ａで表される。 Here, hfeQ9A and hfeQ10A, which are the current amplification factors of the transistors Q9A and Q10A, are set to hfeQ9A = hfeQ10A = 100.
Next, the base current IBQ6A of the transistor Q6A is obtained.
The base current IBQ6A is represented by the following formula 18A using the emitter currents IEQ9A and IEQ10A of the transistors Q9A and Q10A and the base current IBQ11A of the transistor Q11A.

ＩBQ6A＝（ＩCS2−ＩBQ11A−ＩEQ9A−ＩEQ10A）／（hfeQ6A＋１）＝・・・式１８Ａ IBQ6A = (ICS2-IBQ11A-IEQ9A-IEQ10A) / (hfeQ6A + 1) = ... Equation 18A

トランジスタＱ１１Ａのベース電流ＩBQ11Aは、トランジスタＱ１１Ａの電流増幅率hfeQ11Aを用いて、下記する式１９Ａで与えられる。 The base current IBQ11A of the transistor Q11A is given by the following formula 19A using the current amplification factor hfeQ11A of the transistor Q11A.

ＩBQ11A＝（ＩBQ8A・hfeQ8A）／（hfeQ11A＋１）＝０．０９７４μＡ・・・式１９Ａ IBQ11A = (IBQ8A ・ hfeQ8A) / (hfeQ11A + 1) = 0.0974μA ・・・ Equation 19A

但し、トランジスタＱ１１Ａの電流増幅率hfeQ11Aを、hfeQ11A＝１００とした。
また、トランジスタＱ９Ａ，Ｑ１０Ａのエミッタ電流ＩEQ9A、ＩEQ10Aは、式１６Ａ、式１７Ａを用いて下記する式２０Ａで表される。 However, the current amplification factor hfeQ11A of the transistor Q11A was set to hfeQ11A = 100.
The emitter currents IEQ9A and IEQ10A of the transistors Q9A and Q10A are represented by the following formula 20A using the formulas 16A and 17A.

ＩEQ9A＋ＩEQ10A＝ＩBQ8A＋ＩCQ10A＝０．１２３μＡ＋０．３５５μＡ＝０．４７８μＡ・・・式２０Ａ IEQ9A + IEQ10A = IBQ8A + ICQ10A = 0.123μA + 0.355μA = 0.478μA ... Equation 20A

したがって、トランジスタＱ６Ａのベース電流ＩBQ6Aは、下記する式２１Ａで表される。 Therefore, the base current IBQ6A of the transistor Q6A is represented by the following formula 21A.

ＩBQ6A＝（ＩCS2−ＩBQ11A−ＩEQ9A−ＩEQ10A）／（hfeQ6A＋１）＝０．０９３３μＡ・・・式２１Ａ IBQ6A = (ICS2-IBQ11A-IEQ9A-IEQ10A) / (hfeQ6A + 1) = 0.0933μA ... Equation 21A

但し、ＩCS2＝１０μＡ、hfeQ6A＝１００とした。
したがって、トランジスタＱ２Ａのベース・エミッタ間の電位差ＶBEQ2Aは、式６Ａに式２１Ａ、式１７Ａを代入し、下記する式２２Ａで与えられる。 However, ICS2 = 10 μA and hfeQ6A = 100.
Therefore, the potential difference VBEQ2A between the base and the emitter of the transistor Q2A is given by the following formula 22A by substituting the formulas 21A and 17A into the formula 6A.

ＶBEQ2A＝Ｖtｌｎ（９．８５２μＡ／Ｉs）・・・式２２Ａ VBEQ2A = Vtln (9.852 μA / Is) ・・・ Equation 22A

式３Ａで求められるトランジスタＱ１Ａのベース・エミッタ間の電位差ＶBEQ1Aと式４Ａで求められるトランジスタＱ２Ａのベース・エミッタ間の電位差ＶBEQ2Aの差が入力オフセット電圧Ｖioであり、下記する式２３Ａで表される。
なお、熱電圧ＶtはＶt＝２６ｍＶと仮定する。 The difference between the potential difference VBEQ1A between the base and emitter of the transistor Q1A obtained by the formula 3A and the potential difference VBEQ2A between the base and the emitter of the transistor Q2A obtained by the formula 4A is the input offset voltage Vio, which is represented by the following formula 23A.
The thermal voltage Vt is assumed to be Vt = 26 mV.

Ｖio＝ＶBEQ2A−ＶBEQ1A＝Ｖtｌｎ（９．８５２μＡ／９．９０１μＡ）＝−０．１２９ｍＶ＝−１２９μＡ・・・式２３Ａ Vio = VBEQ2A-VBEQ1A = Vtln (9.852 μA / 9.901 μA) = -0.129 mV = -129 μA ... Equation 23A

このように、従来回路にあっては、ベース電流補償回路６３を構成する素子であるトランジスタＱ８Ａのコレクタ・エミッタ間電位が小さくなり、不活性領域（飽和領域）での動作となるため、トランジスタＱ８Ａのベース電流が増加し、トランジスタＱ１０Ａから供給される補償電流も増加し、そのため、入力オフセット電圧の要因となるトランジスタＱ１Ａ、Ｑ２Ａのベース・エミッタ間の電位差が大きくなってしまう。 As described above, in the conventional circuit, the collector-emitter potential of the transistor Q8A, which is an element constituting the base current compensation circuit 63, becomes small, and the operation is performed in the inactive region (saturation region). Therefore, the transistor Q8A operates in the inactive region (saturation region). The base current of the transistor Q10A increases, and the compensation current supplied from the transistor Q10A also increases. Therefore, the potential difference between the base and the emitter of the transistors Q1A and Q2A, which is a factor of the input offset voltage, becomes large.

本発明は、上記実状に鑑みてなされたもので、入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧を簡素な構成で確実に低減可能な演算増幅器を提供するものである。 The present invention has been made in view of the above circumstances, and provides an operational amplifier capable of reliably reducing an input offset voltage systematically generated with a simple configuration without narrowing the input voltage range.

上記本発明の目的を達成するため、本発明に係る演算増幅器は、
差動増幅可能に接続されて設けられた第１及び第２のトランジスタを有してなる差動増幅段と、前記差動増幅段のアクティブ負荷に対してベース電流の補償を行うベース電流補償回路とを具備してなる演算増幅器であって、
前記差動増幅段は、前記第１及び第２のトランジスタのアクティブ負荷となるカレントミラー回路を有し、前記カレントミラー回路は、第３及び第４のトランジスタを有してなり、前記第３及び第４のトランジスタは、ベースが相互に接続されると共に、前記第４のトランジスタのコレクタと接続され、前記第４のトランジスタのコレクタは、前記第２のトランジスタのコレクタに接続される一方、前記第３のトランジスタのコレクタは、前記第１のトランジスタのコレクタに接続され、
前記第１のトランジスタからの出力信号は、ベースが前記第１のトランジスタの出力側に接続されてエミッタホロアとして動作するよう設けられた出力用の第５のトランジスタを介して出力可能とされ、
前記ベース電流補償回路は、第６乃至第１０のトランジスタを有してなり、
カレントミラー回路を構成する前記第９及び第１０のトランジスタは、ベースが相互に接続されると共に、前記第９のトランジスタのコレクタと接続される一方、前記第９及び第１０のトランジスタはエミッタが相互に接続されて電流源と接続され、
前記第７のトランジスタは、エミッタに負電源電圧が印加可能とされる一方、コレクタは前記第８のトランジスタのエミッタに、ベースは前記第３及び第４のベースに、それぞれ接続され、
前記第８のトランジスタは、コレクタが抵抗器を介して前記第９のトランジスタのエミッタに、ベースが前記第９のトランジスタのコレクタに、それぞれ接続され、
前記第１０のトランジスタのコレクタは、前記第２のトランジスタのコレクタに接続される一方、前記第１０のトランジスタのエミッタにはダイオードのアノードが接続され、前記ダイオードのカソードは前記第６のトランジスタのエミッタに接続され、前記第６のトランジスタのコレクタには負電源電圧が印加可能とされる一方、前記第６のトランジスタのベースは前記第２のトランジスタのコレクタに接続されてなるものである。 In order to achieve the above object of the present invention, the operational amplifier according to the present invention is
A differential amplification stage having first and second transistors connected so as to be differentially amplifyable, and a base current compensation circuit that compensates the base current for the active load of the differential amplification stage. It is an operational amplifier equipped with
The differential amplification stage has a current mirror circuit that serves as an active load for the first and second transistors, and the current mirror circuit has third and fourth transistors, and the third and fourth transistors are included. The fourth transistor is connected to the collector of the fourth transistor as well as the bases are connected to each other, and the collector of the fourth transistor is connected to the collector of the second transistor, while the second transistor. The collector of the third transistor is connected to the collector of the first transistor.
The output signal from the first transistor can be output via a fifth transistor for output, which is provided so that the base is connected to the output side of the first transistor and operates as an emitter holo.
The base current compensation circuit comprises sixth to tenth transistors.
The ninth and tenth transistors constituting the current mirror circuit are connected to each other at the base and the collector of the ninth transistor, while the emitters of the ninth and tenth transistors are connected to each other. Connected to the current source,
A negative power supply voltage can be applied to the emitter of the seventh transistor, while the collector is connected to the emitter of the eighth transistor and the base is connected to the third and fourth bases, respectively.
The eighth transistor has a collector connected to the emitter of the ninth transistor via a resistor and a base connected to the collector of the ninth transistor.
The collector of the tenth transistor is connected to the collector of the second transistor, while the emitter of the diode is connected to the emitter of the tenth transistor, and the cathode of the diode is the emitter of the sixth transistor. A negative power supply voltage can be applied to the collector of the sixth transistor, while the base of the sixth transistor is connected to the collector of the second transistor.

本発明によれば、入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧を簡素な構成で確実に抑圧、低減でき、従来に比して、より安定性、信頼性の高い演算増幅器を提供することができるという効果を奏するものである。 According to the present invention, the input offset voltage systematically generated can be reliably suppressed and reduced with a simple configuration without narrowing the input voltage range, and the calculation is more stable and reliable than the conventional one. It has the effect of being able to provide an amplifier.

本発明の実施の形態における演算増幅器の第１の回路構成例を示す回路図である。It is a circuit diagram which shows the 1st circuit structure example of the operational amplifier in embodiment of this invention. 本発明の実施の形態における演算増幅器の第２の回路構成例を示す回路図である。It is a circuit diagram which shows the 2nd circuit structure example of the operational amplifier in embodiment of this invention. 従来回路の第１の回路構成例を示す回路図である。It is a circuit diagram which shows the 1st circuit configuration example of the conventional circuit. 従来回路の第２の回路構成例を示す回路図である。It is a circuit diagram which shows the 2nd circuit configuration example of the conventional circuit. 本発明の実施の形態における演算増幅器と従来回路における入力オフセット電圧と電源電圧との相関関係を示す特性線図である。It is a characteristic diagram which shows the correlation between the input offset voltage and the power supply voltage in the operational amplifier and the conventional circuit in embodiment of this invention. 本発明の実施の形態における演算増幅器と従来回路における入力オフセット電圧と同相入力電圧との相関関係を示す特性線図である。It is a characteristic diagram which shows the correlation between the input offset voltage and the common mode input voltage in the operational amplifier and the conventional circuit in embodiment of this invention.

以下、本発明の実施の形態について、図１及び図２、並びに、図４及び図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の回路構成例について、図１を参照しつつ説明する。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 and 2, and FIGS. 4 and 5.
The members, arrangements, etc. described below are not limited to the present invention, and can be variously modified within the scope of the gist of the present invention.
First, a first circuit configuration example of the operational amplifier according to the embodiment of the present invention will be described with reference to FIG.

この演算増幅器は、差動増幅段５１と、電圧増幅器（図１においては「Ｇｍ」と表記）１１と、バッファ増幅器（図１においては「ＢＦ」と表記）１２と、ベース電流補償回路５２とに大別されて構成されたものとなっている。
この演算増幅器は、差動増幅段５１により得られた出力信号を電圧増幅器１１で増幅し、その増幅信号をバッファ増幅器１２により低出力インピーダンスの信号に変換して出力するものであり、かかる動作は、従来回路と基本的に同様である。 The operational amplifier includes a differential amplification stage 51, a voltage amplifier (denoted as “Gm” in FIG. 1) 11, a buffer amplifier (denoted as “BF” in FIG. 1) 12, and a base current compensation circuit 52. It is roughly divided into two.
This operational amplifier amplifies the output signal obtained by the differential amplification stage 51 by the voltage amplifier 11, converts the amplified signal into a signal having a low output impedance by the buffer amplifier 12, and outputs the signal. , It is basically the same as the conventional circuit.

次に、かかる演算増幅器の回路構成について具体的に説明する。
差動増幅段５１は、第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２を主たる構成要素として差動増幅可能に構成されている。
ＰＮＰ型の第１及び第２のトランジスタ１，２は、エミッタ同士が接続されると共に、その接続点と正電源電圧端子４４との間には、第１の定電流源（図１においては「ＣＳ１」と表記）１５が接続されている。なお、正電源電圧端子４４には、外部から正電源電圧Ｖccが印加されるようになっている。 Next, the circuit configuration of the operational amplifier will be specifically described.
The differential amplification stage 51 is configured to be capable of differential amplification with the first and second transistors (denoted as "Q1" and "Q2" in FIG. 1, respectively) 1 and 2 as main components.
Emitters of the PNP-type first and second transistors 1 and 2 are connected to each other, and a first constant current source (in FIG. 1 shows, " Notated as "CS1") 15 is connected. The positive power supply voltage Vcc is applied to the positive power supply voltage terminal 44 from the outside.

第１のトランジスタ１のベースは、非反転入力端子４１に、第２のトランジスタ２のベースは、反転入力端子４２に、それぞれ接続されている。
また、第１のトランジスタ１のコレクタは、第３のトランジスタ３のコレクタ、及び、第５のトランジスタ（図１においては「Ｑ５」と表記）５のベースに接続されると共に、位相補償用コンデンサ（図１においては「Ｃｃ」と表記）２１を介して、電圧増幅器１１の出力段に接続されている。 The base of the first transistor 1 is connected to the non-inverting input terminal 41, and the base of the second transistor 2 is connected to the inverting input terminal 42, respectively.
Further, the collector of the first transistor 1 is connected to the collector of the third transistor 3 and the base of the fifth transistor (denoted as "Q5" in FIG. 1) 5, and is also connected to a phase compensation capacitor (a phase compensation capacitor). In FIG. 1, it is connected to the output stage of the voltage amplifier 11 via (denoted as “Cc”) 21.

一方、第２のトランジスタ２のコレクタは、第４のトランジスタ４のコレクタ、及び、第１０のトランジスタ１０のコレクタに接続されている。
ＮＰＮ型の第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４は、カレントミラー回路を構成し、第１及び第２のトランジスタ１，２のアクティブ負荷となっている。 On the other hand, the collector of the second transistor 2 is connected to the collector of the fourth transistor 4 and the collector of the tenth transistor 10.
The NPN type third and fourth transistors (denoted as "Q3" and "Q4" in FIG. 1, respectively) 3 and 4 form a current mirror circuit, and the first and second transistors 1 and 2 have a current mirror circuit. It is an active load.

第３のトランジスタ３と第４のトランジスタ４は、ベースが相互に接続されると共に、第４のトランジスタ４のコレクタと接続されており、それぞれのエミッタは、負電源電圧端子４５に接続されている。 The bases of the third transistor 3 and the fourth transistor 4 are connected to each other, and the collectors of the fourth transistor 4 are connected to each other, and each emitter is connected to the negative power supply voltage terminal 45. ..

差動増幅段５１の出力は、第５のトランジスタ５を介して電圧増幅器１１に入力されるようになっている。
すなわち、ＰＮＰ型の第５のトランジスタ５のエミッタは、第３の定電流源（図１においては「ＣＳ３」と表記）１７を介して正電源電圧端子４４に接続されると共に、電圧増幅器１１の入力端子に接続されている。 The output of the differential amplification stage 51 is input to the voltage amplifier 11 via the fifth transistor 5.
That is, the emitter of the PNP type fifth transistor 5 is connected to the positive power supply voltage terminal 44 via the third constant current source (denoted as “CS3” in FIG. 1) 17, and the voltage amplifier 11 It is connected to the input terminal.

また、第５のトランジスタ５のコレクタは、負電源電圧端子４５に接続されて、負電源電圧Ｖeeが印加可能となっている。
電圧増幅器１１の出力端子は、バッファ増幅器１２の入力端子に接続され、バッファ増幅器１２の出力端子は、出力端子４３に接続されている。
上述の第５のトランジスタ５はエミッタホロアとして動作し、第１のトランジスタ１の出力信号は、第５のトランジスタ５を介して、さらに、電圧増幅器１１及びバッファ増幅器１２を経て出力されるようになっている。 Further, the collector of the fifth transistor 5 is connected to the negative power supply voltage terminal 45 so that the negative power supply voltage Vee can be applied.
The output terminal of the voltage amplifier 11 is connected to the input terminal of the buffer amplifier 12, and the output terminal of the buffer amplifier 12 is connected to the output terminal 43.
The fifth transistor 5 described above operates as an emitter holoor, and the output signal of the first transistor 1 is output via the fifth transistor 5 and further through the voltage amplifier 11 and the buffer amplifier 12. There is.

ベース電流補償回路５２は、第６乃至１０のトランジスタ（図１においては、それぞれ「Ｑ６」、「Ｑ７」、「Ｑ８」、「Ｑ９」、「Ｑ１０」と表記）６〜１０を主たる構成要素として構成されている。 The base current compensation circuit 52 has 6 to 10 transistors (indicated as "Q6", "Q7", "Q8", "Q9", and "Q10" in FIG. 1 respectively) as main components. It is configured.

この構成例においては、第６のトランジスタ６、第９のトランジスタ９、及び、第１０のトランジスタ１０にＰＮＰ型が、第７及び第８のトランジスタ７，８にＮＰＮ型が、それぞれ用いられている。 In this configuration example, the 6th transistor 6, the 9th transistor 9, and the 10th transistor 10 are of the PNP type, and the 7th and 8th transistors 7 and 8 are of the NPN type, respectively. ..

第９及び第１０のトランジスタ９，１０は、カレントミラー回路を構成している。
すなわち、第９及び第１０のトランジスタ９，１０のベースが相互に接続されると共に、第９のトランジスタ９のコレクタと接続される一方、各々のエミッタが相互に接続されると共に、第２の定電流源（図１においては「ＣＳ２」と表記）１６を介して正電源電圧端子４４に接続されている。 The ninth and tenth transistors 9 and 10 form a current mirror circuit.
That is, the bases of the 9th and 10th transistors 9 and 10 are connected to each other and connected to the collector of the 9th transistor 9, while the respective emitters are connected to each other and the second constant. It is connected to the positive power supply voltage terminal 44 via a current source (denoted as “CS2” in FIG. 1) 16.

また、第８及び第７のトランジスタ８，７は、第９及び第１０のトランジスタ９，１０のエミッタと負電源電圧端子４５との間に、直列接続されて設けられている。
すなわち、第８のトランジスタ８のコレクタは、第９及び第１０のトランジスタ９，１０のエミッタに、第８のトランジスタ８のエミッタは、第７のトランジスタ７のコレクタに、第７のトランジスタ７のエミッタは、負電源電圧端子４５に、それぞれ接続されて直列接続されている。 Further, the eighth and seventh transistors 8 and 7 are provided so as to be connected in series between the emitters of the ninth and tenth transistors 9 and 10 and the negative power supply voltage terminal 45.
That is, the collector of the eighth transistor 8 is the emitter of the ninth and tenth transistors 9 and 10, the emitter of the eighth transistor 8 is the collector of the seventh transistor 7, and the emitter of the seventh transistor 7 is. Are connected to the negative power supply voltage terminal 45, respectively, and are connected in series.

そして、第８のトランジスタ８のベースは、第９のトランジスタ９のコレクタに、第７のトランジスタ７のベースは、第４のトランジスタ４のベースに接続されている。
また、第９及び第１０のトランジスタ９，１０のエミッタと負電源電圧端子４５との間には、ダイオード（図１においては「Ｄ１」と表記）１３と第６のトランジスタ６が直列接続されて設けられている。 The base of the eighth transistor 8 is connected to the collector of the ninth transistor 9, and the base of the seventh transistor 7 is connected to the base of the fourth transistor 4.
Further, a diode (denoted as "D1" in FIG. 1) 13 and a sixth transistor 6 are connected in series between the emitters of the ninth and tenth transistors 9 and 10 and the negative power supply voltage terminal 45. It is provided.

すなわち、ダイオード１３のアノードは、第９及び第１０のトランジスタ９，１０のエミッタに、ダイオード１３のカソードは、第６のトランジスタ６のエミッタに、第６のトランジスタ６のコレクタは、負電源電圧端子４５に、それぞれ接続されている。
また、第６のトランジスタ６のベースは、第４のトランジスタ４のコレクタに接続されている。 That is, the anode of the diode 13 is the emitter of the ninth and tenth transistors 9 and 10, the cathode of the diode 13 is the emitter of the sixth transistor 6, and the collector of the sixth transistor 6 is the negative power supply voltage terminal. Each is connected to 45.
Further, the base of the sixth transistor 6 is connected to the collector of the fourth transistor 4.

次に、上述の構成を有する演算増幅器においてシステマチックに発生する入力オフセット電圧について説明する。
まず、システマチックに発生する入力オフセット電圧であるため、前提条件として、第１及び第２のトランジスタ１，２は同一特性、第３、第４，第７、及び第８のトランジスタ３、４、７、８は同一特性、第５及び第６のトランジスタ５，６は同一特性であるとする。 Next, the input offset voltage systematically generated in the operational amplifier having the above configuration will be described.
First, since it is an input offset voltage that is systematically generated, as a prerequisite, the first and second transistors 1 and 2 have the same characteristics, and the third, fourth, seventh, and eighth transistors 3, 4, It is assumed that 7 and 8 have the same characteristics, and the 5th and 6th transistors 5 and 6 have the same characteristics.

また、電圧増幅器１１の入力インピーダンスは無限大であると仮定する。
さらに、説明を簡単にして理解を容易とするため、第１０のトランジスタ１０のエミッタ面積は、第９のトランジスタ９の３倍であるとする。 Further, it is assumed that the input impedance of the voltage amplifier 11 is infinite.
Further, for the sake of simplicity of explanation and easy understanding, it is assumed that the emitter area of the tenth transistor 10 is three times that of the ninth transistor 9.

かかる前提の下、第１のトランジスタ１のコレクタに流れる電流ＩCQ1は、下記する式１で表される。 Under this premise, the current ICQ1 flowing through the collector of the first transistor 1 is represented by the following equation 1.

ＩCQ1＝ＩCQ3−ＩBQ5＝hfeQ3×ＩBQ3−ＩCS3／（hfeQ5＋１）・・・式１ ICQ1 = ICQ3-IBQ5 = hfeQ3 × IBQ3-ICS3 / (hfeQ5 + 1) ・・・ Equation 1

ここで、ＩCQ3は第３のトランジスタ３のコレクタ電流、ＩBQ5は第５のトランジスタ５のベース電流、hfeQ3は第３のトランジスタ３の電流増幅率、ＩCS3は第３の定電流源１７の出力電流、hfeQ5は第５のトランジスタ５の電流増幅率である。 Here, ICQ3 is the collector current of the third transistor 3, IBQ5 is the base current of the fifth transistor 5, hfeQ3 is the current amplification factor of the third transistor 3, and ICS3 is the output current of the third constant current source 17. hfeQ5 is the current amplification factor of the fifth transistor 5.

第２のトランジスタ２のコレクタ電流ＩCQ2は、下記する式２で表される。 The collector current ICQ2 of the second transistor 2 is represented by the following equation 2.

ＩCQ2＝ＩBQ4（１＋hfeQ4）＋ＩBQ3＋ＩBQ7−ＩBQ6−ＩCQ10・・・式２ ICQ2 = IBQ4 (1 + hfeQ4) + IBQ3 + IBQ7-IBQ6-ICQ10 ... Equation 2

ここで、ＩBQ4は第４のトランジスタ４のベース電流、hfeQ4は第４のトランジスタ４の電流増幅率、ＩBQ3は第３のトランジスタ３のベース電流、ＩBQ7は第７のトランジスタ７のベース電流、ＩBQ6は第６のトランジスタ６のベース電流、ＩCQ10は第１０のトランジスタ１０のコレクタ電流である。 Here, IBQ4 is the base current of the fourth transistor 4, hfeQ4 is the current amplification factor of the fourth transistor 4, IBQ3 is the base current of the third transistor 3, IBQ7 is the base current of the seventh transistor 7, and IBQ6 is. The base current of the sixth transistor 6, ICQ10, is the collector current of the tenth transistor 10.

この２つの式より、第１のトランジスタ１のベース・エミッタ間の電位差ＶBEQ1は、下記する式３により、第２のトランジスタ２のベース・エミッタ間の電位差ＶBEQ2は、下記する式４により、それぞれ表される。 From these two equations, the potential difference VBEQ1 between the base and the emitter of the first transistor 1 is shown by the following formula 3, and the potential difference VBEQ2 between the base and the emitter of the second transistor 2 is shown by the following formula 4. Will be done.

ＶBEQ1＝Ｖtｌｎ（ＩCQ1／Ｉs）＝Ｖtｌｎ［｛hfeQ3×ＩBQ3−ＩCS3／（hfeQ5＋１）｝／Ｉs］・・・式３ VBEQ1 = Vtln (ICQ1 / Is) = Vtln [{hfeQ3 x IBQ3-ICS3 / (hfeQ5 + 1)} / Is] ... Equation 3

ＶBEQ2＝Ｖtｌｎ（ＩCQ2／Ｉs）＝Ｖtｌｎ［｛（hfeQ4＋１）×ＩBQ4＋ＩBQ3＋ＩBQ７−ＩBQ6−ＩCQ10｝／Ｉs］・・・式４ VBEQ2 = Vtln (ICQ2 / Is) = Vtln [{(hfeQ4 + 1) x IBQ4 + IBQ3 + IBQ7-IBQ6-ICQ10} / Is] ... Equation 4

上記の式中、Ｖtは熱電圧、Ｉsはバイポーラトランジスタの逆方向飽和電流である。
ここで、条件を合わせるため、hfeQ3＝hfeQ4＝１００、hfeQ5＝hfeQ6＝１００、ＩBQ3＝ＩBQ4＝ＩBQ7＝０．１μＡ、ＩCS1＝２０μＡ、ＩCS3＝１０μＡ、ＩCS2＝ＩCS3＋（ＩCS1／２）＝２０μとすると、第１のトランジスタ１のベース・エミッタ間の電位差ＶBEQ1は式５により、第２のトランジスタ２のベース・エミッタ間の電位差ＶBEQ2は式６により、それぞれ表される。 In the above equation, Vt is the thermal voltage and Is is the reverse saturation current of the bipolar transistor.
Here, in order to match the conditions, if hfeQ3 = hfeQ4 = 100, hfeQ5 = hfeQ6 = 100, IBQ3 = IBQ4 = IBQ7 = 0.1 μA, ICS1 = 20 μA, ICS3 = 10 μA, ICS2 = ICS3 + (ICS1 / 2) = 20 μ The potential difference VBEQ1 between the base and the emitter of the first transistor 1 is represented by Equation 5, and the potential difference VBEQ2 between the base and the emitter of the second transistor 2 is represented by Equation 6.

ＶBEQ1＝Ｖtｌｎ（９．９０１μＡ／Ｉs）・・・式５ VBEQ1 = Vtln (9.901 μA / Is) ・・・ Equation 5

ＶBEQ2＝Ｖtｌｎ｛（１０．３μＡ−ＩBQ6−ＩCQ10）／Ｉs）｝・・・式６ VBEQ2 = Vtln {(10.3μA-IBQ6-ICQ10) / Is)} ... Equation 6

トランジスタが活性領域で動作するためには、式７に示すようにトランジスタのエミッタとコレクタ間の電位差ＶCEを、トランジスタのベース・エミッタ間の電位差ＶBEより大きくする必要がある。 In order for the transistor to operate in the active region, the potential difference VCE between the emitter and collector of the transistor must be larger than the potential difference VBE between the base and emitter of the transistor as shown in Equation 7.

ＶCE≧ＶBE・・・式７ VCE ≧ VBE ・・・ Equation 7

差動増幅段５１の構成要素である第３及び第４のトランジスタ３，４は、同等の活性領域で動作しているものとし、ベース電流補償回路５２を構成する第８のトランジスタ８のコレクタ・エミッタ間電圧ＶCEを導出するため、第８のトランジスタ８のコレクタ電位ＶCQ8とエミッタ電位ＶEQ8を、下記する式８、式９により求める。 It is assumed that the third and fourth transistors 3 and 4, which are the components of the differential amplification stage 51, are operating in the same active region, and the collector of the eighth transistor 8 constituting the base current compensation circuit 52. In order to derive the emitter-to-emitter voltage VCE, the collector potential VCQ8 and the emitter potential VEQ8 of the eighth transistor 8 are obtained by the following equations 8 and 9.

ＶCQ8＝ＶBEQ4＋ＶBEQ6＋ＶD1・・・式８ VCQ8 = VBEQ4 + VBEQ6 + VD1 ... Equation 8

ＶEQ8＝ＶBEQ4＋ＶBEQ6＋ＶD1−ＶBEQ9−ＶBEQ8・・・式９ VEQ8 = VBEQ4 + VBEQ6 + VD1-VBEQ9-VBEQ8 ・・・ Equation 9

第８のトランジスタ８のコレクタ・エミッタ間の電位差ＶCEQ8は、式８から式９を差し引くことで導かれ、下記する式１０のように表される。 The potential difference VCEQ8 between the collector and the emitter of the eighth transistor 8 is derived by subtracting the equation 9 from the equation 8 and is expressed by the following equation 10.

ＶCEQ8＝ＶBEQ8＋ＶBEQ9・・・式１０ VCEQ8 = VBEQ8 + VBEQ9 ・・・ Equation 10

先に述べた通り、トランジスタが活性領域で動作するためには、式７に示されたように、トランジスタのエミッタ・コレクタ間の電位差ＶCEを、ベース・エミッタ間の電位差ＶBE以上とする必要がある。式１０に示されたように、第８のトランジスタ８は、その条件を満たしており、活性領域での動作となるため、従来と異なり、第８のトランジスタ８の電流増幅率（hfeQ8）の低下は生じない。 As described above, in order for the transistor to operate in the active region, the potential difference VCE between the emitter and collector of the transistor must be equal to or greater than the potential difference VBE between the base and emitter, as shown in Equation 7. .. As shown in Equation 10, the eighth transistor 8 satisfies the condition and operates in the active region. Therefore, unlike the conventional case, the current amplification factor (hfeQ8) of the eighth transistor 8 is lowered. Does not occur.

このことを踏まえ、第１０のトランジスタ１０のコレクタ電流ＩCQ10を導出するために、第８のトランジスタ８のベース電流ＩBQ8と、第９のトランジスタ９のベース電流ＩBQ9を求めると、次の式１１、式１２により表されるものとなる。 Based on this, in order to derive the collector current ICQ10 of the tenth transistor 10, the base current IBQ8 of the eighth transistor 8 and the base current IBQ9 of the ninth transistor 9 are obtained. It will be represented by 12.

ＩBQ8＝（hfeQ7×ＩBQ7）／（hfeQ8＋１）＝０．０９９μＡ・・・式１１ IBQ8 = (hfeQ7 × IBQ7) / (hfeQ8 + 1) = 0.099μA ・・・ Equation 11

ＩBQ9＝ＩBQ8／（hfeQ9＋４）・・・式１２ IBQ9 = IBQ8 / (hfeQ9 + 4) ・・・ Equation 12

なお、hfeQ7とhfeQ8は、第７及び第８のトランジスタ７，８の電流増幅率であり、それぞれの大きさをhfeQ7＝hfeQ8＝１００とする。
第１０のトランジスタ１０のコレクタ電流ＩCQ10は、第９のトランジスタ９のベース電流ＩBQ9をhfe倍した値を３倍（第９及び第１０のトランジスタ９，１０によるカレントミレー回路のカレントミラー比）した値となるので、第８のトランジスタ８のベース電流ＩBQ8を用いて、下記する式１３により表される。 Note that hfeQ7 and hfeQ8 are the current amplification factors of the 7th and 8th transistors 7 and 8, and their respective magnitudes are hfeQ7 = hfeQ8 = 100.
The collector current ICQ10 of the tenth transistor 10 is a value obtained by multiplying the base current IBQ9 of the ninth transistor 9 by hfe and three times (the current mirror ratio of the current millet circuit by the ninth and tenth transistors 9 and 10). Therefore, it is expressed by the following equation 13 using the base current IBQ8 of the eighth transistor 8.

ＩCQ10＝（３×hfeQ10×ＩBQ8）／（hfeQ9＋４）＝０．２８６μＡ・・・式１３ ICQ10 = (3 × hfeQ10 × IBQ8) / (hfeQ9 + 4) = 0.286μA ・・・ Equation 13

ここで、hfeQ9とhfeQ10は、第９及び第１０のトランジスタ９，１０の電流増幅率であり、それぞれの大きさをhfeQ9＝hfeQ10＝１００とした。
次に、第６のトランジスタ６のベース電流ＩBQ6を求める。ベース電流ＩBQ6は、第９及び第１０のトランジスタ９，１０のエミッタ電流ＩEQ9 ，ＩEQ10を用いて、下記する式１４、式１５で表される。 Here, hfeQ9 and hfeQ10 are the current amplification factors of the ninth and tenth transistors 9 and 10, and their respective magnitudes are set to hfeQ9 = hfeQ10 = 100.
Next, the base current IBQ6 of the sixth transistor 6 is obtained. The base current IBQ6 is represented by the following equations 14 and 15 using the emitter currents IEQ9 and IEQ10 of the ninth and tenth transistors 9 and 10.

ＩBQ6＝（ＩCS2−ＩCQ8−ＩEQ9−ＩBQ10）／（hfeQ6＋１）・・・式１４ IBQ6 = (ICS2-ICQ8-IEQ9-IBQ10) / (hfeQ6 + 1) ・・・ Equation 14

ＩCQ8＝ＩBQ8×hfeQ8＝９．９０μＡ・・・式１５ ICQ8 = IBQ8 x hfeQ8 = 9.90 μA ・・・ Equation 15

なお、式１５においては、第８のトランジスタ８の電流増幅率hfeQ8は、hfeQ8＝１００と仮定した。 In Equation 15, the current amplification factor hfeQ8 of the eighth transistor 8 is assumed to be hfeQ8 = 100.

次に、第９及び第１０のトランジスタ９，１０のエミッタ電流ＩEQ9、ＩEQ10は、先の式１１、式１３を用いて下記する式１６により表される。 Next, the emitter currents IEQ9 and IEQ10 of the ninth and tenth transistors 9 and 10 are represented by the following equation 16 using the above equations 11 and 13.

ＩEQ9＋ＩEQ10＝ＩBQ8＋ＩCQ10＝０．０９９μＡ＋０．２８６μＡ＝０．３８５μＡ・・・式１６ IEQ9 + IEQ10 = IBQ8 + ICQ10 = 0.099μA + 0.286μA = 0.385μA ... Equation 16

したがって、第６のトランジスタ６のベース電流ＩBQ6は、式１４に式１５及び式１６の値を代入して、下記する式１７で表される。
なお、ＩCS2＝２０μＡ、hfeQ6＝hfeQ6＝１００と仮定する。 Therefore, the base current IBQ6 of the sixth transistor 6 is represented by the following equation 17 by substituting the values of the equations 15 and 16 into the equation 14.
It is assumed that ICS2 = 20 μA and hfeQ6 = hfeQ6 = 100.

ＩBQ6＝（ＩCS2−ＩCQ8−ＩEQ9−ＩEQ10）／（hfeQ6＋１）＝（２０μＡ−９．９μＡ−０．３８５μＡ）／（１００＋１）＝０．０９６２μＡ・・・式１７ IBQ6 = (ICS2-ICQ8-IEQ9-IEQ10) / (hfeQ6 + 1) = (20μA-9.9μA-0.385μA) / (100 + 1) = 0.0962μA ... Equation 17

したがって、第２のトランジスタ２のベース・エミッタ間の電位差ＶBEQ2は、式６に式１３、式１７を代入し、下記する式１８で与えられる。 Therefore, the potential difference VBEQ2 between the base and the emitter of the second transistor 2 is given by the following equation 18 by substituting equations 13 and 17 into equation 6.

ＶBEQ2＝Ｖtｌｎ（９．９１８μＡ／Ｉs）・・・式１８ VBEQ2 = Vtln (9.918 μA / Is) ・・・ Equation 18

しかして、式３のＶBEQ1と式４のＶBEQ2の差が入力オフセット電圧Ｖioであり、下記する式１９で表される。なお、熱電圧ＶtはＶt＝２６ｍＶと仮定する。 The difference between VBEQ1 of Equation 3 and VBEQ2 of Equation 4 is the input offset voltage Vio, which is represented by Equation 19 below. The thermal voltage Vt is assumed to be Vt = 26 mV.

Ｖio＝ＶBEQ2−ＶBEQ1＝Ｖtｌｎ（９．９１８μＡ／９．９０１μＡ）＝０．０４４ｍＶ＝４４μＶ・・・式１９ Vio = VBEQ2-VBEQ1 = Vtln (9.918 μA / 9.901 μA) = 0.044 mV = 44 μV ... Equation 19

先に、図３に示された従来回路において、システマチックな入力オフセット電圧Ｖioは、式２３Ａに示されたようにＶio＝−１２９μＡであったのに対して、上述のように本発明の実施の形態における第１の回路構成例においては、従来回路に比して少ない部品点数で、式１９で求められたように、入力オフセット電圧が確実に低減されるものとなっている。 Previously, in the conventional circuit shown in FIG. 3, the systematic input offset voltage Vio was Vio = -129 μA as shown in Equation 23A, whereas the present invention was carried out as described above. In the first circuit configuration example in the above embodiment, the input offset voltage is surely reduced as obtained by the equation 19 with a smaller number of parts as compared with the conventional circuit.

また、本発明の演算増幅器においては、上述のように入力オフセット電圧低減を図った結果、入力オフセット電圧の低減効果だけでなく、第１の定電流源１５から出力される電流の電圧依存性を抑圧、低減するという副次的な効果をもたらすものとなっている。 Further, in the operational amplifier of the present invention, as a result of reducing the input offset voltage as described above, not only the effect of reducing the input offset voltage but also the voltage dependence of the current output from the first constant current source 15 is obtained. It has the secondary effect of suppressing and reducing.

すなわち、上述した第１の回路構成例においては、差動増幅段５１におけるアクティブ負荷を構成する第３及び第４のトランジスタ３，４のベース電流が補償される構成が採られている。そのため、第１の定電流源１５の電流が変化しても、このベース電流能力に影響を与えることがないため、電圧依存性が抑圧、低減されるものとなってる。 That is, in the above-described first circuit configuration example, the base currents of the third and fourth transistors 3 and 4 constituting the active load in the differential amplification stage 51 are compensated. Therefore, even if the current of the first constant current source 15 changes, the base current capacity is not affected, so that the voltage dependence is suppressed or reduced.

図５には、入力オフセット電圧の電源電圧依存性の特性例が、従来回路のものと共に示されており、以下、同図について説明する。
同図において、実線で表された特性線は従来回路（図４参照）の電源電圧の変動に対する入力オフセット電圧の変化特性例を示しており、電源電圧の増加と共に入力オフセット電圧が増加していることが確認できる。 FIG. 5 shows an example of the characteristic of the input offset voltage depending on the power supply voltage together with that of the conventional circuit, which will be described below.
In the figure, the characteristic line represented by the solid line shows an example of the change characteristic of the input offset voltage with respect to the fluctuation of the power supply voltage of the conventional circuit (see FIG. 4), and the input offset voltage increases as the power supply voltage increases. Can be confirmed.

一方、第１の回路構成例と、後述する第２の回路構成例における電源電圧の変動に対する入力オフセット電圧の変化特性例は、殆ど一致する変化を示すものとなっており、図５においては、いずれも点線の特性線で表されている。
同図によれば、いずれの回路構成例も、電源電圧が増大しても入力オフセット電圧は殆ど変化することなくフラットであり、本発明を適用することで入力オフセット電圧の変動を抑制可能であることが理解できる。 On the other hand, the first circuit configuration example and the input offset voltage change characteristic example with respect to the fluctuation of the power supply voltage in the second circuit configuration example described later show almost the same change. Both are represented by dotted characteristic lines.
According to the figure, in each of the circuit configuration examples, the input offset voltage is flat with almost no change even if the power supply voltage is increased, and the fluctuation of the input offset voltage can be suppressed by applying the present invention. Can be understood.

さらに、本発明の演算増幅器においては、上述のように入力オフセット電圧低減を図った結果、入力オフセット電圧の低減効果だけでなく、差動増幅段５１において、その入力電圧が変化することによる第１の定電流源１５の出力電流への影響が低くなり、出力電流の変動が低減、抑圧されるものとなっている。 Further, in the operational amplifier of the present invention, as a result of reducing the input offset voltage as described above, not only the effect of reducing the input offset voltage but also the first input voltage is changed in the differential amplification stage 51. The influence of the constant current source 15 on the output current is reduced, and the fluctuation of the output current is reduced and suppressed.

またさらに、本発明に係る差動増幅器にあっては、従来回路（図３参照）と異なり、第８のトランジスタ８（従来回路においてはトランジスタＱ８Ａ）が不活性領域での動作状態とならないため、入力オフセット電圧特性の高精度化を図ることができ、部品点数の削減によるチップ面積の縮小が可能となる。 Furthermore, in the differential amplifier according to the present invention, unlike the conventional circuit (see FIG. 3), the eighth transistor 8 (transistor Q8A in the conventional circuit) does not enter the operating state in the inactive region. The accuracy of the input offset voltage characteristics can be improved, and the chip area can be reduced by reducing the number of parts.

次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、図１に示された第１の回路構成例に、さらに、抵抗器（図２においては「Ｒ１」と表記）３１が追加された構成を有するものである。 Next, a second circuit configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 are designated by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
This second circuit configuration example has a configuration in which a resistor (denoted as "R1" in FIG. 2) 31 is added to the first circuit configuration example shown in FIG.

すなわち、抵抗器３１は、第８のトランジスタ８のコレクタと第９のトランジスタ９のエミッタとの間に直列接続されて設けられている。
この第２の回路構成例においては、抵抗器３１によって第８のトランジスタ８のコレクタ・エミッタ間の電圧調整が可能となっている。 That is, the resistor 31 is provided so as to be connected in series between the collector of the eighth transistor 8 and the emitter of the ninth transistor 9.
In this second circuit configuration example, the resistor 31 enables voltage adjustment between the collector and the emitter of the eighth transistor 8.

以下に、第８のトランジスタ８のコレクタ・エミッタ間の電圧調整について説明する。
まず、アクティブ負荷を構成する第３及び第４のトランジスタ３，４は、同等の活性領域で動作しているものとし、ベース電流補償回路５２を構成する第７及び第８のトランジスタ７，８のコレクタ・エミッタ間電圧ＶCEを導出するため、第８のトランジスタ８のコレクタ電位ＶCQ8とエミッタ電位ＶEQ8を、下記する式２０、式２１により求める。 The voltage adjustment between the collector and the emitter of the eighth transistor 8 will be described below.
First, it is assumed that the third and fourth transistors 3 and 4 constituting the active load are operating in the same active region, and the seventh and eighth transistors 7 and 8 constituting the base current compensation circuit 52. In order to derive the collector-emitter voltage VCE, the collector potential VCQ8 and the emitter potential VEQ8 of the eighth transistor 8 are obtained by the following equations 20 and 21.

ＶCQ8＝ＶBEQ4＋ＶBEQ6＋ＶD1−Ｒ1・ＩCQ8・・・式２０ VCQ8 = VBEQ4 + VBEQ6 + VD1-R1 ・ ICQ8 ・・・ Formula 20

ＶEQ8＝ＶBEQ4＋ＶBEQ6+ＶD1−ＶBEQ9−ＶBEQ8・・・式２１ VEQ8 = VBEQ4 + VBEQ6 + VD1-VBEQ9-VBEQ8 ・・・ Equation 21

なお、式２０において、Ｒ1は抵抗器３１の抵抗値である。
第８のトランジスタ８のコレクタ・エミッタ間の電位差ＶCEQ8は、式２０から式２１を差し引くことで導かれ、下記する式２２のように表される。
但し、ＶBEQ4＝ＶBEQ6＝ＶBEQ8＝ＶD1≒ＶBEと近似する。 In Equation 20, R1 is the resistance value of the resistor 31.
The potential difference VCEQ8 between the collector and the emitter of the eighth transistor 8 is derived by subtracting the equation 21 from the equation 20 and is expressed by the following equation 22.
However, it is approximated as VBEQ4 = VBEQ6 = VBEQ8 = VD1 ≒ VBE.

ＶCEQ8＝１・ＶBE＋ＶBEQ9−Ｒ1・ＩCQ8・・・式２２ VCEQ8 = 1 ・ VBE ＋ VBEQ9-R1 ・ ICQ8 ・・・ Equation 22

式２２に示されたように、第８のトランジスタ８のコレクタ・エミッタ間電圧ＶCEQ8は、抵抗器３１により所望の大きさに調整可能である。
したがって、第８のトランジスタ８のアーリー効果による第８のトランジスタ８のベース電流の変化を抑制することができ、システマティクな入力オフセット電圧の悪化を抑制することができる。 As shown in Equation 22, the collector-emitter voltage VCEQ8 of the eighth transistor 8 can be adjusted to a desired size by the resistor 31.
Therefore, the change in the base current of the eighth transistor 8 due to the early effect of the eighth transistor 8 can be suppressed, and the deterioration of the systematic input offset voltage can be suppressed.

なお、上述の抵抗器３１による第８のトランジスタ８のコレクタ・エミッタ間電圧ＶCEQ8を調整可能とし、それによって、アーリー効果による第８のトランジスタ８のベース電流の変化を抑制し、システマティクな入力オフセット電圧の悪化を抑制可能とした点を除けば、この第２の回路構成における回路動作、機能、入力オフセット電圧低減による他の効果等については、先に第１の回路構成例において説明したものと同様であるので、ここでの再度の詳細な説明は省略する。 The collector-emitter voltage VCEQ8 of the eighth transistor 8 can be adjusted by the resistor 31 described above, thereby suppressing the change in the base current of the eighth transistor 8 due to the early effect and systematically input offset. Except for the fact that the deterioration of the voltage can be suppressed, the circuit operation, function, other effects of reducing the input offset voltage, etc. in this second circuit configuration are as described above in the first circuit configuration example. Since it is the same, the detailed description here will be omitted again.

入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧の確実な抑圧、低減が所望される演算増幅器に適用できる。 It can be applied to an operational amplifier in which systematically generated input offset voltage is desired to be reliably suppressed or reduced without narrowing the input voltage range.

１１…電圧増幅器
１２…バッファ増幅器
５１…差動増幅段
５２…ベース電流補償回路 11 ... Voltage amplifier 12 ... Buffer amplifier 51 ... Differential amplification stage 52 ... Base current compensation circuit

Claims

A differential amplification stage having first and second transistors connected so as to be differentially amplifyable, and a base current compensation circuit that compensates the base current for the active load of the differential amplification stage. It is an operational amplifier equipped with
The differential amplification stage has a current mirror circuit that serves as an active load for the first and second transistors, and the current mirror circuit has third and fourth transistors, and the third and fourth transistors are included. The fourth transistor is connected to the collector of the fourth transistor as well as the bases are connected to each other, and the collector of the fourth transistor is connected to the collector of the second transistor, while the second transistor. The collector of the third transistor is connected to the collector of the first transistor.
The output signal from the first transistor can be output via a fifth transistor for output, which is provided so that the base is connected to the output side of the first transistor and operates as an emitter holo.
The base current compensation circuit comprises sixth to tenth transistors.
The ninth and tenth transistors constituting the current mirror circuit are connected to each other at the base and the collector of the ninth transistor, while the emitters of the ninth and tenth transistors are connected to each other. Connected to the current source,
A negative power supply voltage can be applied to the emitter of the seventh transistor, while the collector is connected to the emitter of the eighth transistor and the base is connected to the base of the third and fourth transistors.
The eighth transistor has a collector connected to the emitter of the ninth transistor via a resistor and a base connected to the collector of the ninth transistor.
The collector of the tenth transistor is connected to the collector of the second transistor, while the emitter of the diode is connected to the emitter of the tenth transistor, and the cathode of the diode is the emitter of the sixth transistor. A negative power supply voltage can be applied to the collector of the sixth transistor, while the base of the sixth transistor is connected to the collector of the second transistor. amplifier.