JP6859113B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、出力された直流電圧からフィードバックされる情報に基づいて、出力される直流電圧を制御する電源装置と、その電源装置を有する画像形成装置に関する。

従来、交流電圧を入力とし直流電圧を出力するＡＣ／ＤＣコンバータや、直流電圧を入力とし入力された直流電圧とは異なる直流電圧を出力するＤＣ／ＤＣコンバータがある。このようなＡＣ／ＤＣコンバータやＤＣ／ＤＣコンバータにおいて、出力された直流電圧を決定する構成部品のバラつきによって、コンバータごとに出力される直流電圧の差が生じる。このため、コンバータごとに出力される直流電圧の差を減らす目的等で、出力される直流電圧を調整する工夫がなされている。例えば、特許文献１には、フィードバック電圧に信号を入力して出力される直流電圧を調整する技術が開示されている。

特許第５８２６１５８号公報

出力される直流電圧を調整するためのＰＷＭ信号を出力するプロセッサは、例えば基準クロックを基準としたタイマー機能を用いてＰＷＭ信号を生成する。また、プロセッサの中には、省電力モード時におけるプロセッサの基準クロックの周波数を、通常モード時に比べて低くするものが存在する。省電力モード時に通常モード時と同じＰＷＭ信号のデューティの分解能とすると、省電力モード時は通常モード時よりもＰＷＭ信号の周波数が低くなるため、出力される直流電圧のリプルが増加する。また、省電力モード時に通常モード時と同じＰＷＭ信号の周波数とすると、ＰＷＭ信号のデューティの分解能が低くなり、出力される直流電圧の調整が満足にできないおそれもある。

本発明は、このような状況のもとでなされたもので、基準クロックの周波数が通常モード時よりも低くなる動作モードにおいて、出力電圧のリプルを軽減しつつ、ＰＷＭ信号のデューティを調整することを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）一次巻線と二次巻線とを有するトランスと、前記トランスに電流を供給するためにオンされ又は電流の供給を遮断するためにオフされるスイッチング素子と、前記トランスの二次巻線から出力された出力電圧を分圧する分圧回路と、前記出力電圧が目標電圧に近づくように、前記分圧回路により分圧された電圧に応じたフィードバック信号を一次側に出力するフィードバック手段と、前記フィードバック手段により出力されたフィードバック信号に基づいて前記スイッチング素子のオン又はオフを制御する制御手段と、所定の電力を供給する第１のモードでは第１の周波数のクロック信号を生成し、前記第１のモードよりも供給する電力が低減される第２のモードでは前記第１の周波数よりも低い第２の周波数のクロック信号を生成する生成手段と、前記生成手段により生成されたクロック信号に基づいて、前記分圧された電圧を調整するためのパルス信号を前記分圧回路に出力する出力手段と、前記第２のモードにおいて、前記パルス信号の周波数が所定の周波数未満とならないように、前記目標電圧に応じた前記パルス信号のデューティを決定する決定手段と、を備えることを特徴とする電源装置。

（２）記録材に画像を形成する画像形成手段と、前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、基準クロックの周波数が通常モード時よりも低くなる動作モードにおいて、出力電圧のリプルを軽減しつつ、ＰＷＭ信号のデューティを調整することができる。

実施例１の電源装置１００の回路図 実施例１のトランジスタがオン又はオフのときの出力電圧周辺の回路図 実施例１のＰＷＭ信号と電圧波形を示すグラフ 実施例１の基準クロックとＰＷＭ信号を示すグラフ 実施例１のＰＷＭ信号のデューティの決定処理を示すフローチャート 実施例２の基準クロックとＰＷＭ信号、出力電圧示すグラフ 実施例３のＰＷＭ信号のデューティの決定処理を示すフローチャート 実施例３の基準クロックとＰＷＭ信号を示すグラフ 実施例４の電源装置１００の回路図 実施例５の画像形成装置の構成を示す図

以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。

実施例１では商用の交流電圧から直流電圧を出力するＡＣ／ＤＣコンバータを例にして説明する。

（電源装置１００の構成と動作）
図１に実施例１の電源装置１００の回路を示す。電源装置１００は交流電源１０１を入力とし、出力された直流電圧（以下、出力電圧ともいう）１１６を負荷１１７に供給する。交流電源１０１から入力された交流電圧は、整流ダイオードブリッジ１０２により全波整流され、一次平滑コンデンサ（以下、コンデンサとする）１０３に直流電圧としてチャージされる。更に、コンデンサ１０３にチャージされた直流電圧は、起動抵抗１０４を介し、制御手段である電源ＩＣ１０５のＳＴ端子に入力される。これにより、電源ＩＣ１０５に電流が供給され、所定電圧まで充電されると、電源ＩＣ１０５は起動する。

電源ＩＣ１０５が起動すると、ＤＲＶ端子からハイレベルの信号が出力され、抵抗１０６を介して電界効果トランジスタ（以下、ＦＥＴという）１０７が導通状態になる。ＦＥＴ１０７が導通状態になると、トランス１０８の一次巻線Ｎｐにコンデンサ１０３にチャージされた直流電圧が印加される。トランス１０８は、一次巻線Ｎｐ、二次巻線Ｎｓ及び補助巻線Ｎｂを有しており、一次巻線Ｎｐと二次巻線Ｎｓとは逆極性、一次巻線Ｎｐと補助巻線Ｎｂとは逆極性となっている。一次巻線Ｎｐに直流電圧が印加されると、二次巻線Ｎｓにも電圧が誘起されるが、誘起された電圧はダイオード１１２のアノード側を負とする電圧であるため、二次側には電圧は伝達されない。同じく補助巻線Ｎｂにも電圧が誘起されるが、誘起された電圧はダイオード１１０のアノード側を負とする電圧であるため、補助巻線Ｎｂに電流は流れない。したがって、一次巻線Ｎｐを流れる電流はトランス１０８の励磁電流だけで、トランス１０８には励磁電流の２乗に比例したエネルギーが蓄積される。この励磁電流は時間に比例して増大する。

次に、電源ＩＣ１０５のＤＲＶ端子からの出力がローレベルになると、ＦＥＴ１０７は導通状態から非導通状態となる。ＦＥＴ１０７が非導通状態になると、トランス１０８の各巻線にはＦＥＴ１０７の導通時と逆極性の電圧が誘起される。これにより、二次巻線Ｎｓにはダイオード１１２のアノード側を正とする電圧が誘起され、ダイオード１１２が導通状態となる。そして、トランス１０８に蓄積されたエネルギーが、ダイオード１１２、平滑コンデンサ１１３、コイル１１４、及び平滑コンデンサ１１５を介して整流平滑され、出力電圧１１６となって負荷１１７に供給される。補助巻線ＮｂにはＦＥＴ１０７のスイッチングによってダイオード１１０のアノード側を正とする電圧が誘起される。これにより、ダイオード１１０を介してコンデンサ１１１を充電し、コンデンサ１１１の電圧が電源ＩＣ１０５のＶＣＣ端子に入力され、電源ＩＣ１０５の動作を継続させるための電力として供給される。スイッチング素子であるＦＥＴ１０７は、トランス１０８に電流を供給するためにオンされ又は電流の供給を遮断するためにオフされる。

（ＰＷＭ信号が出力されていない場合の出力電圧の制御）
出力電圧１１６の制御は、以下のように行われる。ＰＷＭ信号１３５が出力されていない、すなわち、図１中、ＰＷＭ信号１３５が１００％ローレベルである場合について説明する。ＰＷＭ信号１３５は、ＣＰＵ１２９が有する生成部１３１によって抵抗１２７に対して出力される。出力電圧１１６は、抵抗１２１、抵抗１２３、抵抗１２５、抵抗１２８から成る合成抵抗と抵抗１２２とで分圧され、分圧された電圧（以降、Ｖ_ＲＥＦという）がシャントレギュレータ１２０のＲＥＦ端子に入力される。シャントレギュレータ１２０では、入力された電圧Ｖ_ＲＥＦのレベルに応じたフィードバック信号が生成され、端子Ａからフォトカプラ１１９を介して一次側の電源ＩＣ１０５へフィードバックされる。トランジスタ１２６、抵抗１２１、１２２、１２３、１２５、１２８、シャントレギュレータ１２０は、フィードバック手段として機能する。シャントレギュレータ１２０は、トランス１０８の二次巻線Ｎｓから出力された出力電圧１１６に応じたフィードバック信号を一次側に出力する。

抵抗１１８はフォトカプラ１１９に流れる電流を制限するための抵抗である。電源ＩＣ１０５は、フィードバック信号に基づいてＦＥＴ１０７のスイッチング制御を行うことで、安定した出力電圧１１６の制御を行っている。なお、図１中の電源ＩＣ１０５の中に端子名称を明示した。

電源ＩＣ１０５の構成と動作について説明する。電源ＩＣ１０５のＳＴ端子経由で入力される電圧が所定の電圧になると、電源ＩＣ１０５は、起動される。電源ＩＣ１０５が起動されると、それ以降はコンデンサ１１１からＶＣＣ端子を介して入力される直流電圧により駆動される。電源ＩＣ１０５のＦＢ（フィードバック）端子は、フォトカプラ１１９を介して、出力電圧１１６の変動を示すフィードバック信号が入力される端子である。電源ＩＣ１０５のＣＳ端子は、ＦＥＴ１０７のドレイン端子に流れる電流をモニタするための端子であり、電流検知抵抗１０９の両端に生じる電圧が入力される。また、電源ＩＣ１０５のＣＳ端子に入力される電圧が所定の電圧を超えると、電源ＩＣ１０５はＦＥＴ１０７のスイッチング動作を停止させる。電源ＩＣ１０５はグランド（ＧＮＤ）端子も有する。

（ＰＷＭ信号による出力電圧の調整範囲）
図２を用いてＰＷＭ信号１３５のデューティが０％から１００％に変化したときの出力電圧１１６の調整範囲について説明する。なお、ＰＷＭ信号１３５のデューティとは、ＰＷＭ信号１３５の周期に対するオン幅の比率であり、以下、オンデューティともいう。図２（ａ）は、図１においてトランジスタ１２６が非導通状態となっているときの出力電圧１１６の周辺の回路図である。トランジスタ１２６は、ＰＷＭ信号１３５が１００％ローレベルの場合に非導通となる。このとき、前述したように出力電圧１１６を、抵抗１２１、抵抗１２３、抵抗１２５、抵抗１２８から成る合成抵抗と抵抗１２２とで分圧した電圧がフィードバックされ、出力電圧１１６が制御される。抵抗１２１、抵抗１２２、抵抗１２３、抵抗１２５、抵抗１２８の抵抗値を、それぞれＲ_１２１、Ｒ_１２２、Ｒ_１２３、Ｒ_１２５、Ｒ_１２８とする。抵抗１２１、抵抗１２３、抵抗１２５、抵抗１２８の合成抵抗値をＲ_{１２１ＯＦＦ}、シャントレギュレータ１２０のリファレンス電圧をＶ_ＲＥＦとする。抵抗１２１、抵抗１２３、抵抗１２５、抵抗１２８の合成抵抗値Ｒ_{１２１ＯＦＦ}は、以下の式（１）で表される。

このときの出力電圧Ｖ_{Ｏ＿ＯＦＦ}は、次の式（２）で求められる値となるように制御される。

ＣＰＵ１２９から出力されたＰＷＭ信号１３５のオンデューティが０％のとき、出力電圧Ｖ_{Ｏ＿ＯＦＦ}は、出力電圧１１６の取りうる電圧の中で最も低い電圧となる。

図２（ｂ）は、例えばＰＷＭ信号１３５のオンデューティが１００％で図１におけるトランジスタ１２６が導通時の出力電圧１１６の周辺の回路図である。このとき、抵抗１２２、抵抗１２３、抵抗１２５の合成抵抗値Ｒ_{１２２ＯＮ}は、計算の簡略化のためにトランジスタ１２６のコレクタ−エミッタ間の飽和電圧Ｖ_{ＣＥ（ｓａｔ）}を０．０Ｖとすると、次の式（３）で表される。

このときの出力電圧Ｖ_Ｏ＿ＯＮは、次の式（４）で求められる値となるように制御される。

出力電圧Ｖ_Ｏ＿ＯＮは、出力電圧１１６の取りうる電圧の中で最も高い電圧となる。

次に、ＰＷＭ信号１３５が０％と１００％以外のオンデューティの場合の動作について、図１を用いて説明する。ＰＷＭ信号１３５は、抵抗１２７で制限された電流でトランジスタ１２６を駆動する。ＰＷＭ信号１３５のオンデューティに応じた電圧が抵抗１２５とコンデンサ１２４の時定数でコンデンサ１２４に充電される。コンデンサ１２４の両端電圧を電圧１３６とする。ここで、抵抗１２５とコンデンサ１２４の時定数は、ＰＷＭ信号１３５の周波数に対して大きく設定される。つまり、出力電圧１１６のリプル電圧を下げるために、電圧１３６は直流化されている。直流化された電圧１３６は、電流調整用の抵抗１２３を介して、シャントレギュレータ１２０のＲＥＦ端子にリファレンス電圧Ｖ_ＲＥＦとして供給される。リファレンス電圧Ｖ_ＲＥＦとして供給されるシャントレギュレータ１２０のＲＥＦ端子への電流供給量を調整することで、出力電圧１１６が調整される。つまり、ＰＷＭ信号１３５のオンデューティに応じて出力電圧１１６が調整され、出力電圧１１６の取りうる値は、式（２）と式（４）で示した電圧値の間の範囲となる。

図３（ｉ）は、周波数が１０ｋＨｚで、オンデューティが６０％のＰＷＭ信号１３５の波形を示すグラフである。図３（ｉｉ）は、コンデンサ１２４の両端電圧である電圧１３６の波形を示すグラフである。二点鎖線の波形１３７は、オンデューティが０％のときの電圧１３６（式（２））を示す。一点鎖線の波形１３８は、オンデューティが１００％のときの電圧１３６（式（４））を示す。また、実線の波形１３９は、周波数が１０ｋＨｚでオンデューティが６０％のＰＷＭ信号１３５が出力されたときの電圧１３６の波形を示す。いずれも、横軸は時間、縦軸は電圧を示している。

以上から、ＰＷＭ信号１３５のデューティを０％から１００％に変化させた場合の出力電圧１１６（Ｖ_Ｏ）の取り得る範囲は、式（２）及び式（４）から、おおむね以下の式（５）で表すことができる。

ただし、コンデンサ１２４と抵抗１２５の時定数に対して、ＰＷＭ信号１３５のパルス幅が長いと電圧１３６にリプルが生じるので、出力電圧１１６にもリプルが生じる。所定の電力を消費している通常モード時に最適となるコンデンサ１２４と抵抗１２５の時定数を設定すると、所定の電力よりも低い電力で稼働している省電力モード時にコンデンサ１２４と抵抗１２５の時定数に対してＰＷＭ信号１３５のパルス幅が長くなる。このため、省電力モード時に出力電圧１１６にリプル電圧が生じる。また、省電力モード時のリプル電圧を低減するため、コンデンサ１２４と抵抗１２５の時定数を大きくすると、電源装置１００の立ち上がりに要する時間が長くなったり、コンデンサ１２４の容量が大きくなってしまう等の課題が生じるおそれがある。

（出力電圧を電源装置ごとに調整する工程）
図１を用いて具体的に出力電圧１１６を調整する工程について説明する。図１において、抵抗１２７は、ＣＰＵ１２９の機能として実現される生成部１３１からＰＷＭ信号１３５が出力されると、トランジスタ１２６のベース電流を制限する抵抗である。ＤＣＤＣコンバータ１３３は、直流電圧である出力電圧１１６を入力として、ＣＰＵ１２９及びメモリ１３０の動作に必要な電圧１３４を生成する。ＣＰＵ１２９は、メモリ１３０に格納されているデューティ情報を読み出して、ＣＰＵ１２９が有する基準クロック１３２を用い、生成部１３１によりＰＷＭ信号１３５を生成する。ＣＰＵ１２９には、通常モード、省電力モード及び停止モードが存在する。ＣＰＵ１２９は、省電力モード時は通常モード時に比べて基準クロック１３２の周波数を低くし、停止モードでは基準クロック１３２を停止する。

生成手段である基準クロック１３２は、所定の電力を供給する第１のモードである通常モードでは第１の周波数（例えば、１ＭＨｚ）のクロック信号を生成する。基準クロック１３２は、第１のモードよりも消費する電力が低減される第２のモードである省電力モードでは第１の周波数よりも低い第２の周波数（例えば、５０ｋＨｚ）のクロック信号を生成する。出力手段である生成部１３１は、基準クロック１３２により生成されたクロック信号に基づいて、出力電圧１１６が所定の電圧となるようなデューティのパルス信号であるＰＷＭ信号１３５をトランジスタ１２６に出力する。メモリ１３０に格納されているデューティ情報としては、例えばデューティ［％］、ハイレベルのクロック数、ローレベルのクロック数等がある。また、通常モード時と省電力モード時とでそれぞれデューティ情報をメモリ１３０に格納してもよい。

メモリ１３０に格納されるデューティ情報は、次のようにして得られる。電源装置１００が製造された後の動作確認の調整工程において、出力電圧１１６の電圧値を外部で測定しながらＰＷＭ信号１３５のデューティを変更していき、最適な電圧値となったときのデューティ情報をメモリ１３０に記憶させる。メモリ１３０は、予め測定された所定の電圧を出力するためのデューティを記憶した第２の記憶手段として機能する。

（電源装置の動作）
電源装置１００を動作させるシーケンスについて説明する。電源装置１００に交流電圧が印加されると、電源装置１００は出力電圧１１６を出力する。この時点ではＣＰＵ１２９が起動される前であるため、生成部１３１によりＰＷＭ信号１３５は生成されていない。このため、出力電圧１１６はＰＷＭ信号１３５が１００％ローレベルのときの電圧値となる（式（２））。よってこのときの出力電圧１１６は、ＤＣＤＣコンバータ１３３が動作でき、ＤＣＤＣコンバータ１３３により電圧１３４が生成され、ＣＰＵ１２９及びメモリ１３０が動作可能な電圧となるように設定しておく。

ＤＣＤＣコンバータ１３３が出力電圧１１６から電圧１３４を生成し、ＣＰＵ１２９及びメモリ１３０に電圧１３４が印加されると、ＣＰＵ１２９が起動する。ＣＰＵ１２９が起動すると、ＣＰＵ１２９はメモリ１３０にアクセスする。ＣＰＵ１２９はメモリ１３０に格納されたデューティ情報を取得し、取得したデューティ情報に基づいて、生成部１３１により所定のデューティのＰＷＭ信号１３５を出力する。ＰＷＭ信号１３５が出力されると、上述した調整工程で調整された出力電圧１１６の電圧値、すなわちその電源装置１００における最適な電圧値となる。以上説明した動作により、電源装置１００ごとに最適値に調整された出力電圧１１６を出力することが可能となる。

（通常モード時と省電力モード時におけるＰＷＭ信号の設定）
前提条件として、ＣＰＵ１２９の通常モード時における基準クロック１３２の周波数を例えば１ＭＨｚとし、通常モード時のＰＷＭ信号１３５の周波数を例えば１０ｋＨｚとする。また、ＣＰＵ１２９の省電力モード時における基準クロック１３２の周波数を例えば５０ｋＨｚ、出力電圧１１６のリプル電圧が許容できなくなるＰＷＭ信号１３５の周波数を、所定の周波数である５ｋＨｚ未満とする。所定の周波数は、出力電圧１１６のリプルを許容できるＰＷＭ信号１３５の周波数の中で最も低い周波数である。また、電源装置１００について最適なＰＷＭ信号１３５のデューティは８４％とする。

図４（ａ）にＣＰＵ１２９が通常モードで動作しているときの、（ｉ）基準クロック１３２（１ＭＨｚ）の波形と、（ｉｉ）ＰＷＭ信号１３５（１０ｋＨｚ）の波形をそれぞれ示す。横軸は時間を示す。通常モード時は、基準クロックが１ＭＨｚ、ＰＷＭ信号１３５の周波数が１０ｋＨｚ（１００μｓｅｃ（マイクロ秒））であるため、ＰＷＭ信号１３５の１周期は基準クロック１３２の１００クロック分となる。生成部１３１は、基準クロック１３２の立ち上がりエッジを起点として、基準クロック１３２のクロック数を計測し、基準クロック１３２が１から８４まではＰＷＭ信号をハイレベルとし、８５から１００まではＰＷＭ信号をローレベルとする。これにより、生成部１３１は、電源装置１００の最適値であるデューティ８４％のＰＷＭ信号１３５を生成する。

図４（ｂ）にＣＰＵ１２９が省電力モードで動作しているときの、（ｉ）基準クロック１３２（５０ｋＨｚ）の波形と、（ｉｉ）ＰＷＭ信号１３５の波形をそれぞれ示す。横軸は時間を示す。省電力モード時は、基準クロックが５０ｋＨｚ、ＰＷＭ信号１３５は、ハイレベルを５クロック、ローレベルを１クロックとする。このときのＰＷＭ信号１３５のデューティは約８３．３％である。また、ＰＷＭ信号１３５の周波数は、６クロック（＝５＋１）で約８．３ｋＨｚ（１２０μｓｅｃ）となり、出力電圧１１６のリプル電圧を許容できなくなる５ｋＨｚ未満よりも高い。省電力モードでは、電源装置１００に対して最適値であるデューティ８４％のＰＷＭ信号１３５を出力することはできない。なぜならば、前提条件のもとでＰＷＭ信号１３５を生成した場合、１周期あたり最低でもハイレベルで２１クロック、ローレベルで４クロックが必要となり、このときのＰＷＭ信号１３５の周波数は２５クロックで２ｋＨｚとなってしまう。そうすると、ＰＷＭ信号１３５の周波数が周波数５ｋＨｚ未満となるため、出力電圧１１６のリプル電圧が許容できなくなる。

（省電力モード時のデューティ探索方法）
実施例１では、省電力モード時におけるＰＷＭ信号１３５の最適なデューティを、図４（ｂ）に示す８３．３％とする。省電力モード時のＰＷＭ信号１３５のデューティの決定処理について図５のフローチャートを用いて説明する。省電力モード時における基準クロック１３２の周波数は５０ｋＨｚ、出力電圧１１６のリプル電圧が許容できなくなるＰＷＭ信号１３５の周波数は５ｋＨｚ未満である。このため、ＰＷＭ信号１３５の１周期のクロック数は最大１０クロックである。

図５における変数の初期値は、それぞれｍ＝０、ｉ＝０、Ｎ＝１、Ｈ（０）＝０、Ｈ（１）＝１である。また、Ｎは総クロック数、Ｎｍａｘは許容可能な総クロック数、Ｔは目標とするＰＷＭ信号１３５のオンデューティ、Ｈ（ｍ）はハイレベルのクロック数である。Ｄ１は目標とするオンデューティＴよりも小さなデューティ（Ｄ１＜Ｔ）、Ｄ２は目標とするオンデューティＴ以上のデューティ（Ｄ２≧Ｔ）である。

ＣＰＵ１２９は、ステップ（以下、Ｓとする）１０２以下の省電力モード時のデューティ探索を開始する。Ｓ１０２でＣＰＵ１２９は、目標とするＰＷＭ信号１３５のオンデューティＴが０％又は１００％であるか否かを判断する。目標とするＰＷＭ信号１３５のオンデューティＴが０％又は１００％であれば、オンデューティの探索の必要はない。このため、Ｓ１０２でＣＰＵ１２９は、目標とするオンデューティＴが０％又は１００％であると判断した場合、処理を終了する。Ｓ１０２でＣＰＵ１２９は、目標とするオンデューティＴが０％又は１００％ではない、すなわち、０％より大きく１００％より小さいと判断した場合、処理をＳ１０３に進める。例えば、図４の場合、最適なＰＷＭ信号１３５のデューティは８４％であるので、ＣＰＵ１２９は、処理をＳ１０３に進めることとなる。Ｓ１０３でＣＰＵ１２９は、ｍ＝ｍ＋１とする。

Ｓ１０４でＣＰＵ１２９は、Ｄ１を、Ｄ１＝Ｈ（ｍ−１）／Ｎとし、かつ、Ｄ２を、Ｄ２＝Ｈ（ｍ）／Ｎとする。このとき、Ｄ１は目標とするオンデューティＴよりも小さいデューティ、Ｄ２は目標とするオンデューティＴよりも大きなデューティとなる。Ｓ１０５でＣＰＵ１２９は、Ｎ＝Ｎ＋１として、ハイレベルのクロック数Ｈ（ｉ）を０とする。ＣＰＵ１２９は、Ｈ（ｉ）を０から１ずつ増やしていき目標となるオンデューティＴの前後となるオンデューティを求める。Ｓ１０６でＣＰＵ１２９は、総クロック数Ｎが許容可能な総クロック数Ｎｍａｘより大きいか否かを判断する。Ｓ１０６でＣＰＵ１２９は、総クロック数Ｎが許容可能な総クロック数Ｎｍａｘより大きいと判断した場合、探索を終了する。ＣＰＵ１２９は、省電力モード時のクロック信号を基準として、ＰＷＭ信号１３５の周波数に相当するクロック数（Ｎ）が所定のクロック数（Ｎｍａｘ）を超えない範囲内で、所定の電圧に応じたデューティ近傍のＰＷＭ信号１３５を探索する。

Ｓ１０６でＣＰＵ１２９は、総クロック数Ｎが許容可能な総クロック数Ｎｍａｘ以下であると判断した場合、処理をＳ１０７に進める。Ｓ１０７でＣＰＵ１２９は、ＰＷＭ信号１３５のハイレベルのクロック数Ｈ（ｉ）を総クロック数Ｎで割った値、すなわちオンデューティであるＨ（ｉ）／Ｎが目標となるオンデューティＴ以上であるか否かを判断する。Ｓ１０７でＣＰＵ１２９は、オンデューティであるＨ（ｉ）／Ｎが目標となるオンデューティＴ以上ではないと判断した場合、処理をＳ１０８に進める。Ｓ１０８でＣＰＵ１２９は、ｉ＝ｉ＋１、Ｈ（ｉ）＝Ｈ（ｉ−１）＋１として、ＰＷＭ信号１３５のハイレベルのクロック数Ｈ（ｉ）を１増加させ、処理をＳ１０７に戻す。Ｓ１０７でＣＰＵ１２９は、オンデューティであるＨ（ｉ）／Ｎが目標となるオンデューティＴ以上であると判断すると、処理をＳ１０９に進める。

Ｓ１０９でＣＰＵ１２９は、Ｄ１’＝Ｈ（ｉ−１）／Ｎとし、かつ、Ｄ２’＝Ｈ（ｉ）／Ｎとする。このとき、Ｄ１’はＴよりも小さいデューティ、Ｄ２’はＴよりも大きなデューティである。Ｓ１１０でＣＰＵ１２９は、Ｓ１０４又はＳ１１１で求めたＤ１とＳ１０９で求めたＤ１’のどちらが目標となるオンデューティＴに近いかを判断する。即ち、ＣＰＵ１２９は、｜Ｔ−Ｄ１｜が｜Ｔ−Ｄ１’｜より大きいか否かを判断する。Ｓ１１０でＣＰＵ１２９は、｜Ｔ−Ｄ１｜が｜Ｔ−Ｄ１’｜よりも大きい、即ちＤ１’の方が目標となるオンデューティＴに近いと判断した場合、処理をＳ１１１に進める。Ｓ１１１でＣＰＵ１２９は、Ｄ１＝Ｄ１’とする。Ｓ１１０でＣＰＵ１２９は、｜Ｔ−Ｄ１｜が｜Ｔ−Ｄ１’｜以下である、即ちＤ１の方が目標となるオンデューティＴに近いと判断した場合、Ｄ１を維持したまま、処理をＳ１１２に進める。

Ｓ１１２でＣＰＵ１２９は、Ｓ１０４又はＳ１１３で求めたＤ２とＳ１０９で求めたＤ２’のどちらが目標となるオンデューティＴに近いかを判断する。即ち、ＣＰＵ１２９は、｜Ｔ−Ｄ２｜が｜Ｔ−Ｄ２’｜より大きいか否かを判断する。Ｓ１１２でＣＰＵ１２９は、｜Ｔ−Ｄ２｜が｜Ｔ−Ｄ２’｜よりも大きい、即ちＤ２’の方が目標となるオンデューティＴに近いと判断した場合、処理をＳ１１３に進める。Ｓ１１３でＣＰＵ１２９は、Ｄ２＝Ｄ２’とし、処理をＳ１０５に戻す。Ｓ１１２でＣＰＵ１２９は、｜Ｔ−Ｄ２｜が｜Ｔ−Ｄ２’｜以下である、即ちＤ２の方が目標となるオンデューティＴに近いと判断した場合、Ｄ２を維持したまま、処理をＳ１０５に戻す。Ｓ１０５でＣＰＵ１２９は、Ｎ＝Ｎ＋１として同様にＳ１０６で総クロック数Ｎが許容可能な総クロック数Ｎｍａｘを越えるまで、目標となるオンデューティＴに近いオンデューティを探索していく。このように、ＣＰＵ１２９は、省電力モード時にＰＷＭ信号１３５の周波数が所定の周波数未満とならないように、所定の電圧に応じたＰＷＭ信号１３５のデューティを決定する決定手段として機能する。

以上の探索処理で、目標となるオンデューティＴに一番近いＤ１及びＤ２を得ることができる。Ｄ１及びＤ２のどちらを採用するかは、目標となるオンデューティＴを設定したときの考え方による。例えば、目標となるオンデューティＴを最適値の中心値に設定した場合は、Ｄ１とＤ２のうち、よりオンデューティＴに近いＤ１を設定することが適切である。もし、オンデューティＴを最適値の下限に設定した場合は、最適値を下回ることは許容できず、オンデューティＴよりも大きいＤ２に設定することが適切である。

実施例１の定数で探索処理を行うと、
Ｎｍａｘ＝１のときはＤ１＝０％（０／１）、Ｄ２＝１００％（１／１）
Ｎｍａｘ＝２のときはＤ１＝５０％（１／２）、Ｄ２＝１００％（１／１）
Ｎｍａｘ＝３のときはＤ１＝６６．７％（２／３）、Ｄ２＝１００％（１／１）
Ｎｍａｘ＝４のときはＤ１＝７５％（３／４）、Ｄ２＝１００％（１／１）
Ｎｍａｘ＝５のときはＤ１＝８０％（４／５）、Ｄ２＝１００％（１／１）
Ｎｍａｘ＝６のときはＤ１＝８３．３％（５／６）、Ｄ２＝１００％（１／１）
Ｎｍａｘ＝７のときはＤ１＝８３．３％（５／６）、Ｄ２＝８５．７％（６／７）
Ｎｍａｘ＝８のときはＤ１＝８３．３％（５／６）、Ｄ２＝８５．７％（６／７）
Ｎｍａｘ＝９のときはＤ１＝８３．３％（５／６）、Ｄ２＝８５．７％（６／７）
Ｎｍａｘ＝１０のときはＤ１＝８３．３％（５／６）、Ｄ２＝８５．７％（６／７）
となる。カッコ内は（ハイクロック数Ｈ（ｉ）／総クロック数Ｎ）である。また目標となるオンデューティＴに許容差を設けて、許容差以内になったら探索処理を終了するようにしてもよい。この探索方法は図７に記載しており、実施例３において説明する。

（ＣＰＵの停止モード時）
またＣＰＵ１２９は、停止モード時には基準クロック１３２が停止するため、ＰＷＭ信号１３５を出力することができない。このとき、ＣＰＵ１２９の種類によっては出力モードを設定した後に停止モードに移行することができる。ＣＰＵ１２９からのＰＷＭ信号１３５の出力をハイレベル又はローレベルに設定できる場合、電源装置１００の仕様に合わせてより良い方に設定すればよい。例えば、より省電力となる出力電圧１１６にする等である。

実施例１では通常モード時のデューティ情報から省電力モード時のデューティ（ハイレベルクロック数、ローレベルクロック数）を決定する方法について説明した。しかし、省電力モード時の最適デューティの情報を通常モード時とは別にメモリ１３０に格納してもよい。実施例１では、ＡＣ／ＤＣコンバータを例に説明したが、電源装置の構成は上述した構成に限られるものではなく、例えばＤＣ／ＤＣコンバータに適用してもよい。

以上説明したように、ＰＷＭ信号１３５を生成するＣＰＵ１２９の基準クロック１３２の周波数が低くなる省電力モードにおいて、次のような効果を奏する。即ち、通常モード時に比べて出力電圧のリプル電圧の発生を軽減しつつ、ＰＷＭ信号１３５のデューティ、言い換えれば出力電圧１１６を電源装置の仕様に合わせて調整することができる。以上、実施例１によれば、基準クロックの周波数が通常モード時よりも低くなる動作モードにおいて、出力電圧のリプルを軽減しつつ、ＰＷＭ信号のデューティを調整することができる。

実施例２では、省電力モード時にＰＷＭ信号１３５を複数のデューティから成るＰＷＭ信号２０１とすることで、より出力電圧１１６の調整の分解能を上げる方法について表１、表２、図６を用いて説明する。実施例１と同じ構成については同一符号とし説明を省略する。前提条件として、ＣＰＵ１２９の通常モード時における基準クロック１３２の周波数を１ＭＨｚ、通常モード時のＰＷＭ信号１３５の周波数を１０ｋＨｚとする。また、ＣＰＵ１２９の省電力モード時における基準クロック１３２の周波数を５０ｋＨｚ、出力電圧１１６のリプル電圧が許容できなくなるＰＷＭ信号１３５の周波数を５ｋＨｚ未満とする。また、電源装置１００に対して最適なＰＷＭ信号１３５のデューティは６５％とする。

（実施例２のＰＷＭ信号１３５決定例）
表１に実施例１の探索処理により求められたＰＷＭ信号１３５のクロック数の組合せと信号名を示す。

表１は、左の列から、ＰＷＭ信号１３５のデューティ［％］、ＰＷＭ信号１３５の周波数［ｋＨｚ］、ＰＷＭ信号１３５のハイレベルのクロック数（Ｈｉクロック数）、ローレベルのクロック数（Ｌｏクロック数）、信号名を示す。オンデューティが０％から５０％のＰＷＭ信号１３５は、オンデューティが５０％から１００％のＰＷＭ信号１３５とハイレベルのクロック数及びローレベルのクロック数を逆にすれば表現できるため、標記を省略する。例えば、表１で、オンデューティが３０％のＰＷＭ信号１３５は、オンデューティが７０％のＰＷＭ信号１３５の、
ハイレベルのクロック数：ローレベルのクロック数＝７：３
とは逆の、「３：７」で表現できる。

リプル電圧を許容できる総クロック数Ｎｍａｘが１０クロックという条件下では、表１に示すように、ＰＷＭ信号１３５は５０％から１００％まで１７パターンで表現できる。しかし、表１の１７パターンでは出力電圧１１６を調整する際の分解能としては十分でない場合がある。例えば、５０．０％の次は５５．６％であり、ＰＷＭ信号１３５のデューティの分解能としては５．６％となる。その場合、表１に示すデューティよりも細かいデューティのＰＷＭ信号１３５は、表２に示すように、複数のＰＷＭ信号の組合せによって実現できる。複数のＰＷＭ信号の組合せは、複数の信号を組み合わせることでもあり、複数の信号を組み合わせた信号を複合信号という。

表２は、ＰＷＭ信号１３５のオンデューティを、２．５％ごとに、複合信号で構成した例である。このように、表１では分解能が例えば５．６％であるような信号を組み合わせることで、分解能を例えば２．５％とすることができる。

表２は、実施例２におけるＰＷＭ信号１３５のデューティの調整を示す表であり、左の列から、ＰＷＭ信号１３５のデューティ［％］、ＰＷＭ１、ＰＷＭ２、ＰＷＭ３、ＰＷＭ４を示す。ＰＷＭ１＋ＰＷＭ２＋ＰＷＭ３＋ＰＷＭ４が一つのＰＷＭ信号１３５（複合信号）として扱われる。また、ＤＳｘ（ｘ＝１〜１７）は、表１の信号名を表す。

例えば、オンデューティが７５．０％のＰＷＭ信号１３５は、表２では、ＤＳ９×１回＋ＤＳ９×１回＋ＤＳ９×１回＋ＤＳ９×１回で表わされる。これにより、総クロック数が１０以内では実現できないＰＷＭ信号１３５が、リプル電圧をほとんど発生させずに実現できる。

実施例２では、例えばメモリ１３０に、表２の複合信号の組合せデータを記憶しておく。メモリ１３０は、所定の数のＰＷＭ信号の組合せを記憶した第１の記憶手段として機能する。ＣＰＵ１２９は表２の組合せデータをメモリ１３０から読み出し、電源装置１００に対してＰＷＭ信号１３５の最適なデューティに合わせて、複合信号をＰＷＭ信号１３５として出力する。これにより、調整された出力電圧１１６が出力される。また、表１と表２のＰＷＭ信号１３５のデューティを併用して、更に出力電圧１１６の調整の分解能を上げてもよい。なお、表２のＰＷＭ信号１３５の組合せデータは一例であって、この組合せに限定するものではない。

また、実施例２の前提条件では、９０．０％と１００％の間のデューティは、リプル電圧が大きくなってしまうので実現できない。１０％と０％の間のデューティも同様に実現できない。これはローレベルのクロック数又はハイレベルのクロック数が、最低１クロックは必要であることに起因する。よって、ＰＷＭ信号１３５のデューティにおいて１０％の分解能が許容できない場合、出力電圧１１６の調整範囲は９０．０％から１００％及び０％から１０％を避ける必要がある。

（実施例２のＰＷＭ信号の波形）
図６（ａ）は実施例２の省電力モード時の、（ｉ）基準クロック１３２（５０ｋＨｚ）の波形、（ｉｉ）複合信号であるＰＷＭ信号１３５の波形、（ｉｉｉ）出力電圧１１６の波形をそれぞれ示す。一点鎖線は、電源装置１００に対して最適な出力電圧１１６である。複合信号は、オンデューティの平均が６５％のＰＷＭ信号１３５になる。複合信号であるＰＷＭ信号１３５のオンデューティを６５％とする場合、表２から、ＰＷＭ１＋ＰＷＭ２＋ＰＷＭ３＋ＰＷＭ４は、ＤＳ４×１回＋ＤＳ４×１回＋ＤＳ４×１回＋ＤＳ１１×１回となる。また、表１から、ＤＳ４は、ＰＷＭ信号１３５のデューティが６０％の信号で、周波数は１０ｋＨｚ、ハイレベルのクロック数は３、ローレベルのクロック数は２である。更に、表１から、ＤＳ１１は、ＰＷＭ信号１３５のデューティが８０％の信号で、周波数は１０ｋＨｚ、ハイレベルのクロック数は４、ローレベルのクロック数は１である。

このとき、複合信号であるＰＷＭ信号１３５の周波数は、リプル電圧が許容できなくなる５ｋＨｚ未満の２．５ｋＨｚ（２０クロック）になる。しかし、複合信号を構成するＰＷＭ信号２０１（ＤＳ４）及びＰＷＭ信号２０２（ＤＳ１１）は、それぞれ周波数が１０ｋＨｚで５ｋＨｚよりも高く、リプル電圧が許容できる周波数であるため、リプル電圧は課題とはならない。なお、複合信号の組合せに関しては上述した例に限らず、リプル電圧が許容できる程度に分割すればよい。すなわち、表２では、４つのＰＷＭ信号を組み合わせて複合信号としたが、２以上のＰＷＭ信号を組み合わせて複合信号としてよい。ＣＰＵ１２９は、所定の数（例えば４つ）のＰＷＭ信号のデューティの平均が所定の電圧に応じたデューティとなるように、異なるデューティに対して探索し決定された複数のパルス信号の中から所定の数のＰＷＭ信号を組み合わせる。生成部１３１は、組み合わせられた所定の数のＰＷＭ信号をトランジスタ１２６に出力する。

ここで、デューティ６５％のＰＷＭ信号１３５を５０ｋＨｚの基準クロック１３２から１つのＰＷＭ信号で生成した場合、図６（ｂ）のようになる。図６（ｂ）の（ｉ）〜（ｉｉｉ）は、図６（ａ）の（ｉ）〜（ｉｉｉ）と同様のグラフを示す。図６（ｂ）のように、２．５ｋＨｚの周波数のＰＷＭ信号１３５となるため、出力電圧１１６のリプル電圧が図６（ａ）と比べて大きくなる。また、６５％に近いＰＷＭ信号１３５とした場合、図６（ｃ）のようになる。図６（ｃ）の（ｉ）〜（ｉｉｉ）は、図６（ａ）の（ｉ）〜（ｉｉｉ）と同様のグラフを示す。例えば、表１で、ＰＷＭ信号１３５のデューティが６０％とした場合、周波数は１０ｋＨｚ、ハイレベルのクロック数は３、ローレベルのクロック数は２となる。図６（ｃ）のように、ＰＷＭ信号１３５の周波数を１０ｋＨｚ、デューティを６０％とした場合、リプル電圧は小さいものの、電源装置１００から出力される出力電圧１１６が最適な出力電圧１１１６より低い電圧値となる。

以上説明したように、省電力モード時におけるＰＷＭ信号１３５の分解能を更に細かく設定しつつ、通常モード時に比べて出力電圧のリプルの発生を軽減することが可能となる。以上、実施例２によれば、基準クロックの周波数が通常モード時よりも低くなる動作モードにおいて、出力電圧のリプルを軽減しつつ、ＰＷＭ信号のデューティを調整することができる。

実施例３では、省電力モード時にＰＷＭ信号１３５を複合信号とすることで、より出力電圧１１６の調整における分解能を上げる方法に関して、実施例２とは別の方法で分解能を上げる方法について図７及び図８を用いて説明する。実施例１と同じ構成については同一符号とし説明を省略する。

（実施例３のＰＷＭ信号の決定処理）
複合信号の決定処理について図７のフローチャートを用いて説明する。なお、図５の処理と同じ処理には同じステップ番号を付し、説明を省略する。実施例２では、複合信号となるＰＷＭ信号１３５のデューティ情報をメモリ１３０に記憶したが、実施例３では、目標のデューティＴを実現するＰＷＭ信号１３５を探索する。前提条件として、電源装置１００に対して最適なＰＷＭ信号１３５のデューティは６５％とする。省電力モード時の目標となるデューティＴを６５％の±α％以内、例えばα＝１（±１％）とし、例えばデューティが６４％以上６６％以下の範囲内のデューティのＰＷＭ信号が見つかれば探索を終了とする。ＣＰＵ１２９は、ＰＷＭ信号のデューティが所定の範囲内（±α％の範囲内）となるように、ＰＷＭ信号のデューティを決定する。

図５と図７の違いは、図７にはＳ１０４、Ｓ１１２又はＳ１１３の処理の後に、目標となるオンデューティＴの所定の範囲内に達しているか否かを判断するＳ２０１の処理がある点である。Ｓ２０１でＣＰＵ１２９は、Ｄ１がＴ−αよりも大きい又はＤ２がＴ＋αよりも小さいという条件を満たしているか否かを判断する。Ｓ２０１でＣＰＵ１２９は、Ｄ１がＴ−αよりも大きい、又はＤ２がＴ＋αよりも小さい、という条件を満たしていると判断した場合は、Ｄ１かＤ２のどちらかが目標となるオンデューティＴに±αの範囲内で達しているとみなせる。この場合、ＣＰＵ１２９は、処理をＳ２０２に進める。Ｓ２０２でＣＰＵ１２９は、目標となるオンデューティＴに、オンデューティＴに達しているとみなしたＤ１又はＤ２を設定し、探索処理を終了する。Ｓ２０１でＣＰＵ１２９は、Ｄ１もＤ２も±αの範囲内で、目標となるオンデューティＴの範囲内に入っていないと判断した場合、Ｓ１０５以降の処理を実行する。

表１から、リプル電圧が許容できる総クロック数が１０クロックとなるデューティの中には、目標となるオンデューティＴが６５％となるＰＷＭ信号１３５はない。次の候補としては、総クロック数が１０クロック以上となるＰＷＭ信号１３５を探すことが必要となる。このとき、図７の探索方法で目標となるオンデューティＴとなるＰＷＭ信号１３５を探索する。ＰＷＭ信号１３５のオンデューティが目標となるオンデューティＴとなる組合せが見つからない場合や、複合信号の１周期が長すぎてその周期でのリプル電圧が発生する場合等を考慮して、一例として総クロック数Ｎｍａｘを２０とする。

図７の方法でＰＷＭ信号１３５のデューティを探索すると、Ｎ＝１４、ｉ＝９、Ｈ（ｉ）＝９のときに、Ｄ１＝９／１４＝６４．３％が得られる。これは、総クロックＮが１４クロックとなり、リプル電圧が許容できる１０クロックを超えるので、ＰＷＭ信号１３５は複合信号とする必要がある。ハイレベルのクロック数：ローレベルのクロック数の組合せは、例えば５クロック：２クロックと４クロック：３クロックに分けることができる。このときのＰＷＭ信号１３５を図８に示す。図８（ｉ）は、ＣＰＵ１２９の基準クロック１３２（５０ｋＨｚ）の波形、（ｉｉ）は複合信号であるＰＷＭ信号１３５の波形をそれぞれ示す。横軸は時間である。また、複合信号の組合せに関しては上述した例に限らず、リプル電圧が許容できる程度に分割すればよい。

図８では、デューティが６４．３％であるＰＷＭ信号１３５は、総クロック数Ｎが１４、周波数３．６ｋＨｚの信号であり、リプル電圧が許容できる５ｋＨｚ未満となっている（１０クロックを超えている）。このとき、ＰＷＭ信号１３５を複合信号とし、１つ目のＰＷＭ信号と２つ目のＰＷＭ信号とに分割する。１つ目のＰＷＭ信号は、総クロック数Ｎが７（ハイレベルのクロック数が５、ローレベルのクロック数が２）、周波数７．１ｋＨｚの信号であり、リプル電圧が許容できる５ｋＨｚ以上となっている（１０クロック以下である）。また、１つ目のＰＷＭ信号は、オンデューティは７１．４％である。２つ目のＰＷＭ信号は、総クロック数Ｎが７（ハイレベルのクロック数が４、ローレベルのクロック数が３）、周波数７．１ｋＨｚの信号であり、リプル電圧が許容できる５ｋＨｚ以上となっている（１０クロック以下である）。また、２つ目のＰＷＭ信号は、オンデューティは５７．１％である。

また、図７のＳ１０６の処理でＮｍａｘとなり、目標となるオンデューティＴのＰＷＭ信号が見つからなかった場合は、適宜、電源装置１００の仕様に合わせてＣＰＵ１２９が故障と判断したり、目標に近いオンデューティで動作させるようにしたりすればよい。

以上説明したように、デューティごとにＰＷＭ信号１３５の組合せをメモリ１３０に記憶することなく、省電力モード時におけるＰＷＭ信号１３５の分解能を更に細かく設定できる。そして、通常モード時に比べて出力電圧のリプルの発生を軽減することが可能となる。以上、実施例３によれば、基準クロックの周波数が通常モード時よりも低くなる動作モードにおいて、出力電圧のリプルを軽減しつつ、ＰＷＭ信号のデューティを調整することができる。

実施例４では実施例１と比べて回路図からメモリ１３０を削除した構成について説明する。先の実施例と同じ構成については同一符号とし説明を省略する。

（ＣＰＵで出力電圧１１６をモニタし、調整する仕組み）
図９に実施例４の電源装置１００の回路図を示す。ＣＰＵ１２９は、アナログデジタル（以下、ＡＤと記す）コンバータ（図９にはＡＤＣと表記する）３０１を有している。出力電圧１１６を抵抗３０２と抵抗３０３で分圧した電圧は、ＣＰＵ１２９のＡＤコンバータ３０１で読み取られ、ＣＰＵ１２９はＡＤコンバータ３０１により読み取った電圧に基づいてＰＷＭ信号１３５のデューティを決定する。ＣＰＵ１２９は、出力電圧１１６を監視する監視手段として機能する。ＣＰＵ１２９は、監視した出力電圧１１６に基づいて、所定の電圧を出力するためのＰＷＭ信号のデューティを探索する。

抵抗３０２、抵抗３０３の抵抗をそれぞれＲ_３０２、Ｒ_３０３とすると、抵抗３０２と抵抗３０３で分圧した電圧Ｖ_ＡＤは、以下の式（６）で表される。

出力電圧１１６（Ｖ_０）は、以下の式（７）で表される。

ＣＰＵ１２９は、出力電圧１１６の電圧値を監視することが可能である。

説明の簡便化のため、トランジスタ１２６のコレクタ−エミッタ間の飽和電圧Ｖ_{ＣＥ（ｓａｔ）}を０．０Ｖとすると、ＰＷＭ信号１３５のオンデューティと出力電圧１１６は、およそ比例関係にある。ＰＷＭ信号１３５のオンデューティをＤとすると、オンデューティＤは、目標となる出力電圧１１６の電圧値Ｖ_Ｏ＿Ｔを用いて、以下の式（８）で表すことができる。

Ｖ_Ｏ＿ＯＮとＶ_{Ｏ＿ＯＦＦ}をＣＰＵ１２９のＡＤコンバータ３０１でモニタすることにより、ＣＰＵ１２９は最適なオンデューティを特定することができる。しかし、実際にはトランジスタ１２６のコレクタ−エミッタ間の飽和電圧Ｖ_{ＣＥ（ｓａｔ）}が存在するため、ＰＷＭ信号１３５のデューティの微調整が必要である。

通常モード時の目標電圧へのＰＷＭ信号１３５のデューティ設定方法は、例えば、ＣＰＵ１２９が、Ｖ_Ｏ＿ＯＮとＶ_{Ｏ＿ＯＦＦ}をＡＤコンバータ３０１でモニタし、式（８）から最適なオンデューティＤを求めて、ＰＷＭ信号１３５を出力する。ＡＤコンバータ３０１でモニタした結果、目標電圧とずれがある場合には、オンデューティＤを微調整すればよい。実際には、ＡＤコンバータ３０１の読み取り精度や抵抗３０２や抵抗３０３の抵抗値のバラつきが存在するため、ＣＰＵ１２９が調整した出力電圧１１６と真の出力電圧１１６とに差があることには留意しなくてはならない。

（具体的な数値例）
具体的な数値の設定例として、Ｒ１２１＝１８ｋΩ、Ｒ１２２＝５．６ｋΩ、Ｒ１２３＝６８ｋΩ、Ｒ１２５＝１０ｋΩ、Ｒ１２８＝１０ｋΩ、Ｒ３０２＝１００ｋΩ、Ｒ３０３＝１００ｋΩ、Ｖ_ＲＥＦ＝１．２５Ｖとする。ＰＷＭ信号１３５を０％から１００％にしたときの出力電圧１１６の調整の範囲は、式（１）から式（５）より、４．５９Ｖから５．５６Ｖの範囲となる。すなわち、各抵抗や電圧の値が上述した値に設定されている場合、ＣＰＵ１２９は、ＡＤコンバータ３０１により出力電圧１１６をモニタすることで、Ｖ_Ｏ＿ＯＮとして５．５６Ｖ、Ｖ_{Ｏ＿ＯＦＦ}として４．５９Ｖを得る。目標電圧Ｖ_Ｏ＿Ｔを５．２０Ｖとすると、ＰＷＭ信号１３５の最適なオンデューティＤは、式（８）より、以下の値を得る。

この結果から、通常モード時のオンデューティは、６３．０％とする。つまりハイレベルのクロック数を６３クロック、ローレベルのクロック数を３７クロックとする。

省電力モード時のオンデューティの設定は、通常モード時の最適なオンデューティＤに基づいて、実施例１に示した方法で行えばよい。上述した定数の例では、ＰＷＭ信号１３５のオンデューティＤが６２．９［％］である。このため、実施例１の探索方法（表１参照）では、Ｄ１＝６２．５％（５／８）、Ｄ２＝６６．７％（２／３）を得る。カッコ内は、（ハイレベルのクロック数／総クロック数）である。最適なオンデューティＤは６２．９％であり、Ｄ１とＤ２のうち、より最適なオンデューティに近いＤ１を省電力モード時のオンデューティとして設定するとよい。

また、実施例２及び実施例３に示したように、複数のＰＷＭ信号を組みわせた複合信号をＰＷＭ信号１３５としてもよい。例えば、複合信号であるＰＷＭ信号１３５について、ハイレベルのクロック数を１７、ローレベルのクロック数を１０とすると、ＰＷＭ信号１３５のオンデューティは６３．０％となる。このとき、ＰＷＭ信号１３５の総クロック数Ｎは２７となるので、総クロック数Ｎが１０以下になるような複数のＰＷＭ信号に分割する。例えば、ＰＷＭ信号１３５は、総クロック数Ｎが９（周波数が５．６Ｈｚ）となるような３つのＰＷＭ信号に分割され、表１から複合信号としてのＰＷＭ信号１３５のデューティが６３．０％となるような信号が選択される。

以上説明したように、メモリを用いずに通常モード時、省電力モード時の最適なオンデューティＤを設定することが可能となる。以上、実施例４によれば、基準クロックの周波数が通常モード時よりも低くなる動作モードにおいて、出力電圧のリプルを軽減しつつ、ＰＷＭ信号のデューティを調整することができる。

実施例１〜４で説明した電源装置１００は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１〜４の電源装置１００が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図１０に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１〜４で説明した電源装置１００を備えている。なお、実施例１〜４の電源装置１００を適用可能な画像形成装置は、図１０に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ３２０を備えており、実施例１〜４に記載の電源装置１００は、例えばコントローラ３２０に電力を供給する。また、実施例１〜４に記載の電源装置１００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。即ち、実施例１〜４の負荷１１７は、コントローラ３２０や駆動部に相当する。実施例５の画像形成装置は、省電力を実現する待機状態（例えば、省電力モードや待機モード）にある場合に、例えばコントローラ３２０のみに電力を供給する等、負荷を軽くして消費電力を低減させることができる。即ち、実施例５の画像形成装置では、省電力モード時に、実施例１〜４で説明した電源装置１００の省電力モードで出力電圧１１６のリップルが低減される動作を行う。

例えば、ＵＳＢポート等を備える画像形成装置では、省電力モード時であっても、ＵＳＢデバイスが挿入され使用される場合がある。ＵＳＢポートに供給される電圧は精度を保つ必要がある。このような場合、実施例１〜４の電源装置１００を備えていると、出力電圧１１６のリップルが低減されているため、ＵＳＢポートに安定した電圧を供給することができる。なお、実施例１〜４で説明したＣＰＵ１２９は、コントローラ３２０が有するＣＰＵであってもよい。以上、実施例５によれば、基準クロックの周波数が通常モード時よりも低くなる動作モードにおいて、出力電圧のリプルを軽減しつつ、ＰＷＭ信号のデューティを調整することができる。

１０５ 電源ＩＣ
１０７ ＦＥＴ
１０８ トランス
１２０ シャントレギュレータ
１２１、１２２、１２３、１２５、１２７、１２８ 抵抗
１２４ コンデンサ
１２６ トランジスタ
１３１ 生成部
１３２ 基準クロック

Claims (12)

1. 一次巻線と二次巻線とを有するトランスと、
   前記トランスに電流を供給するためにオンされ又は電流の供給を遮断するためにオフされるスイッチング素子と、
   前記トランスの二次巻線から出力された出力電圧を分圧する分圧回路と、
   前記出力電圧が目標電圧に近づくように、前記分圧回路により分圧された電圧に応じたフィードバック信号を一次側に出力するフィードバック手段と、
   前記フィードバック手段により出力されたフィードバック信号に基づいて前記スイッチング素子のオン又はオフを制御する制御手段と、
   所定の電力を供給する第１のモードでは第１の周波数のクロック信号を生成し、前記第１のモードよりも供給する電力が低減される第２のモードでは前記第１の周波数よりも低い第２の周波数のクロック信号を生成する生成手段と、
   前記生成手段により生成されたクロック信号に基づいて、前記分圧された電圧を調整するためのパルス信号を前記分圧回路に出力する出力手段と、
   前記第２のモードにおいて、前記パルス信号の周波数が所定の周波数未満とならないように、前記目標電圧に応じた前記パルス信号のデューティを決定する決定手段と、
   を備えることを特徴とする電源装置。
2. 前記決定手段は、前記第２のモードにおいて、前記第２の周波数のクロック信号を基準として、前記パルス信号の周波数に相当するクロック数が所定のクロック数を超えない範囲内で、前記目標電圧に応じたデューティ近傍のデューティとなる前記パルス信号を探索し、前記パルス信号のデューティを決定することを特徴とする請求項１に記載の電源装置。
3. 前記決定手段は、前記パルス信号のデューティが所定の範囲内となるように、前記パルス信号のデューティを決定することを特徴とする請求項２に記載の電源装置。
4. 前記決定手段は、所定の数の前記パルス信号のデューティの平均が前記目標電圧に応じたデューティとなるように、異なるデューティに対して探索された複数のパルス信号の中から前記所定の数の前記パルス信号を組み合せ、
   前記出力手段は、前記決定手段により組み合わせられた前記所定の数の前記パルス信号を前記フィードバック手段に出力することを特徴とする請求項２又は請求項３に記載の電源装置。
5. 前記所定の数の前記パルス信号の組合せを記憶した第１の記憶手段を備えることを特徴とする請求項４に記載の電源装置。
6. 予め測定された前記目標電圧を出力するためのデューティを記憶した第２の記憶手段を備え、
   前記決定手段は、前記第２の記憶手段に記憶された前記目標電圧を出力するためのデューティとなるように、前記パルス信号のデューティを探索することを特徴とする請求項２から請求項５のいずれか１項に記載の電源装置。
7. 前記出力電圧を監視する監視手段を備え、
   前記決定手段は、前記監視手段により監視された前記出力電圧に基づいて、前記目標電圧を出力するための前記パルス信号のデューティを探索することを特徴とする請求項２から請求項４のいずれか１項に記載の電源装置。
8. 前記出力電圧は、前記パルス信号のデューティが０％のときに前記電源装置により出力される電圧の中で最も低い電圧となり、前記パルス信号のデューティが１００％のときに前記電源装置により出力される電圧の中で最も高い電圧となることを特徴とする請求項１から請求項７のいずれか１項に記載の電源装置。
9. 前記パルス信号のデューティとは、前記パルス信号の周期に対するオン幅の比率であることを特徴とする請求項１から請求項８のいずれか１項に記載の電源装置。
10. 前記生成手段は、前記クロック信号の生成を停止する第３のモードを有し、前記第３のモードにおいて、前記パルス信号のデューティを０％又は１００％とすることを特徴とする請求項１から請求項９のいずれか１項に記載の電源装置。
11. 前記所定の周波数は、前記出力電圧のリプルを許容できる前記パルス信号の周波数の中で最も低い周波数であることを特徴とする請求項１から請求項１０のいずれか１項に記載の電源装置。
12. 記録材に画像を形成する画像形成手段と、
    請求項１から請求項１１のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。

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