JP6701685B2

JP6701685B2 - Duty ratio adjustment circuit

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Publication number: JP6701685B2
Application number: JP2015225199A
Authority: JP
Inventors: 博之対馬
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2015-11-17
Filing date: 2015-11-17
Publication date: 2020-05-27
Anticipated expiration: 2035-11-17
Also published as: JP2017092921A

Description

この発明は、入力信号のデューティ比を調整して出力するデューティ比調整回路に関する。 The present invention relates to a duty ratio adjusting circuit that adjusts a duty ratio of an input signal and outputs the adjusted duty ratio.

入力信号のデューティ比を調整して出力する機能を備えた回路が知られている。例えば、特許文献１に開示のデューティ補正付きレベル変換回路は、ＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ）差動バッファ部と、レベル変換部と、デューティ補正部とを有している。ここで、ＣＭＬ差動バッファ部は、正相入力信号および逆相入力信号の差動増幅を行って正相出力信号および逆相出力信号を出力する。レベル変換部は、正相出力信号および逆相出力信号のレベル変換を行って出力する。デューティ補正部は、レベル変換後の正相出力信号がＨレベルを維持する期間に応じた正相積分電圧とレベル変換後の逆相出力信号がＨレベルを維持する期間に応じた逆相積分電圧を生成し、正相積分電圧と逆相積分電圧の差分に応じた出力オフセット電圧をＣＭＬ差動バッファ部に発生させる負帰還制御を行う。この負帰還制御が行われる結果、特許文献１に開示のデューティ補正付きレベル変換回路では、レベル変換部の出力信号のデューティ比が５０％に維持される。 A circuit having a function of adjusting a duty ratio of an input signal and outputting the adjusted duty is known. For example, the level conversion circuit with duty correction disclosed in Patent Document 1 has a CML (Current Mode Logic) differential buffer unit, a level conversion unit, and a duty correction unit. Here, the CML differential buffer unit differentially amplifies the positive-phase input signal and the negative-phase input signal and outputs the positive-phase output signal and the negative-phase output signal. The level conversion unit performs level conversion of the positive phase output signal and the negative phase output signal and outputs the level-converted signal. The duty correction unit includes a positive-phase integrated voltage corresponding to a period during which the level-converted positive-phase output signal maintains the H level and a negative-phase integrated voltage corresponding to a period during which the level-converted negative-phase output signal maintains the H level. To generate an output offset voltage corresponding to the difference between the positive phase integrated voltage and the negative phase integrated voltage in the CML differential buffer section. As a result of performing this negative feedback control, in the level conversion circuit with duty correction disclosed in Patent Document 1, the duty ratio of the output signal of the level conversion unit is maintained at 50%.

特開２００７−３２９９２４号公報JP, 2007-329924, A

ところで、特許文献１の技術に用いられているＣＭＬ差動バッファ部等のＣＭＬ型の差動増幅回路は、回路から発生するノイズが小さく、かつ、外部から入力される同相ノイズを除去する能力に優れ、高速動作が可能であることから、超高速の分周回路や高速信号伝送用ドライバに使用されることがある。これらの用途では、各種のデューティ比の差動信号を伝送する場合がある。 By the way, the CML type differential amplifier circuit such as the CML differential buffer unit used in the technique of Patent Document 1 has a small noise generated from the circuit and has an ability to remove common-mode noise input from the outside. Since it is excellent and can operate at high speed, it is sometimes used for an ultra-high-speed frequency divider circuit or a driver for high-speed signal transmission. In these applications, differential signals with various duty ratios may be transmitted.

図７（ａ）に示す例では、２分周回路が正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮからなる差動信号の２分周を行って、周波数が１／２の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮを出力している。このような場合、２分周回路の出力振幅｜ＯＵＴＰ−ＯＵＴＮ｜の大小に拘わらず、ＯＵＴＰ＞ＯＵＴＮである期間Ａと、ＯＵＴＰ＜ＯＵＴＮである期間Ｂが同じになり、２分周回路の出力信号のデューティ比は５０％になる。 In the example shown in FIG. 7A, the divide-by-2 circuit divides the differential signal composed of the positive-phase input signal INP and the negative-phase input signal INN into two, and the positive-phase output signal OUTP having a frequency of ½. And the reverse-phase output signal OUTN is output. In such a case, the period A of OUTP>OUTN and the period B of OUTP<OUTN are the same regardless of the magnitude of the output amplitude |OUTP-OUTN| The signal duty ratio is 50%.

これに対し、図７（ｂ）に示す例では、３分周回路が正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮからなる差動信号の３分周を行って、周波数が１／３の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮを出力している。このような場合、次の問題が発生する。まず、３分周回路は正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮからなる差動信号の３分周を行っているのであるから、本来ならば図７（ｂ）上段に示すように、ＯＵＴＰ＞ＯＵＴＮである期間Ａの長さと、ＯＵＴＰ＜ＯＵＴＮである期間Ｂの長さとの比が１：２である正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが３分周回路から出力されるべきである。ところが、図７（ｂ）下段に示すように直流レベルのバランスが崩れ、期間Ａの出力振幅｜ＯＵＴＰ−ＯＵＴＮ｜が小さく、逆に期間Ｂの出力振幅｜ＯＵＴＰ−ＯＵＴＮ｜が大きく、直流バランスが崩れ、期間ＡおよびＢの長さの比が１：２でない正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが３分周回路の出力段の差動増幅回路から出力されるのである。この問題は分周回路の分周比が３である場合に顕著に現れる。 On the other hand, in the example shown in FIG. 7B, the divide-by-3 circuit divides the differential signal composed of the positive-phase input signal INP and the negative-phase input signal INN into three, and the frequency is ⅓. The phase output signal OUTP and the reverse phase output signal OUTN are output. In such a case, the following problems occur. First, since the divide-by-three circuit divides the differential signal composed of the positive-phase input signal INP and the negative-phase input signal INN by three, originally, as shown in the upper part of FIG. The positive phase output signal OUTP and the negative phase output signal OUTN in which the ratio of the length of the period A where >OUTN and the length of the period B where OUTP<OUTN are 1:2 should be output from the divide-by-3 circuit. is there. However, as shown in the lower part of FIG. 7B, the balance of the DC level is lost, the output amplitude |OUTP-OUTN| of the period A is small, and conversely, the output amplitude |OUTP-OUTN| of the period B is large and the DC balance is large. That is, the normal phase output signal OUTP and the negative phase output signal OUTN in which the ratio of the lengths of the periods A and B is not 1:2 are output from the differential amplifier circuit at the output stage of the divide-by-3 circuit. This problem remarkably appears when the frequency dividing ratio of the frequency dividing circuit is 3.

以下、図８を参照し、この問題についてさらに詳細に説明する。
図８（ａ）に示す例では、差動増幅回路に与えられる正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに関して、ＩＮＰ＞ＩＮＮである期間Ａ内の差動振幅|ＩＮＰ−ＩＮＮ|と、ＩＮＰ＜ＩＮＮである期間Ｂ内の差動振幅|ＩＮＰ−ＩＮＮ|とがほぼ等しい。このような場合、正相入力信号ＩＮＰの直流レベル（平均レベル）と逆相入力信号ＩＮＮの直流レベルとの間に大きな差がないので、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対する歪の少ない正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが差動増幅回路から得られる。 Hereinafter, this problem will be described in more detail with reference to FIG.
In the example shown in FIG. 8A, with respect to the positive-phase input signal INP and the negative-phase input signal INN given to the differential amplifier circuit, the differential amplitude |INP-INN| The differential amplitude |INP-INN| in the period B where <INN is substantially equal. In such a case, since there is no large difference between the direct current level (average level) of the positive phase input signal INP and the direct current level of the negative phase input signal INN, distortion of the positive phase input signal INP and the negative phase input signal INN A small number of positive-phase output signals OUTP and negative-phase output signals OUTN are obtained from the differential amplifier circuit.

しかし、図８（ｂ）に例示するように、ＩＮＰ＞ＩＮＮである期間Ａ内の差動振幅|ＩＮＰ−ＩＮＮ|がＩＮＰ＜ＩＮＮである期間Ｂ内の差動振幅|ＩＮＰ−ＩＮＮ|に比べて顕著に小さい場合、正相入力信号ＩＮＰの直流レベル（平均レベル）と逆相入力信号ＩＮＮの直流レベルとの間に大きな差がある。このため、直流レベルが大きく隔たった正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが差動増幅回路から得られる。そして、最悪の場合、図８（ｂ）に例示するように、互いにクロスせず、差動信号として機能しない正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが差動増幅回路から得られるのである。これが差動信号の消失の問題である。 However, as illustrated in FIG. 8B, the differential amplitude |INP-INN| in the period A in which INP>INN is greater than the differential amplitude |INP-INN| in the period B in which INP<INN. If it is significantly small, there is a large difference between the DC level (average level) of the positive phase input signal INP and the DC level of the negative phase input signal INN. Therefore, the positive phase output signal OUTP and the negative phase output signal OUTN whose DC levels are greatly separated are obtained from the differential amplifier circuit. Then, in the worst case, as illustrated in FIG. 8B, the positive phase output signal OUTP and the negative phase output signal OUTN that do not cross each other and do not function as a differential signal are obtained from the differential amplifier circuit. This is the problem of loss of differential signals.

上述した分周回路の例では、３分周回路の出力段の差動増幅回路に入力される差動信号に直流バランスの崩れが発生することにより、図７（ｂ）下段に示すような不適切な正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが出力されることとなる。 In the example of the frequency dividing circuit described above, the DC signal is lost in the differential signal input to the differential amplifying circuit at the output stage of the frequency dividing circuit by 3, so that an undesired state as shown in the lower stage of FIG. 7B is generated. Appropriate positive-phase output signal OUTP and negative-phase output signal OUTN are output.

このような問題を回避するためには、伝送対象である差動信号を５０％以外のデューティ比をも含む任意のデューティ比に調整する手段が必要である。 In order to avoid such a problem, means for adjusting the differential signal to be transmitted to an arbitrary duty ratio including a duty ratio other than 50% is required.

しかしながら、特許文献１に開示のデューティ補正付きレベル変換回路は、出力信号のデューティ比を５０％にしか調整することができず、上述した問題を解決する手段となり得ない。 However, the level conversion circuit with duty correction disclosed in Patent Document 1 can only adjust the duty ratio of the output signal to 50%, and cannot be a means for solving the above-mentioned problem.

本発明は、以上説明した事情に鑑みてなされたものであり、入力信号のデューティ比を５０％以外のデューティ比を含む任意のデューティ比に調整して出力することができるデューティ比調整回路を提供することを目的とする。 The present invention has been made in view of the circumstances described above, and provides a duty ratio adjusting circuit that can adjust and output the duty ratio of an input signal to any duty ratio including a duty ratio other than 50%. The purpose is to do.

この発明は、正相入力信号および逆相入力信号を差動増幅して正相出力信号および逆相出力信号を出力するドライバ回路と、正相出力信号が第１のレベルである間、第１の電流を積分して第１の積分電圧を出力し、逆相出力信号が第１のレベルである間、第２の電流を積分して第２の積分電圧を出力する積分演算部と、目標デューティ比に応じて第１の電流および第２の電流を切り換えるデューティ比設定手段と、第１の積分電圧と第２の積分電圧との差分に応じて逆相出力信号に対する正相出力信号の出力オフセット電圧を補正するオフセット補正部とを具備することを特徴とするデューティ比調整回路を提供する。 The present invention provides a driver circuit that differentially amplifies a positive-phase input signal and a negative-phase input signal to output a positive-phase output signal and a negative-phase output signal, and a first circuit while the positive-phase output signal is at a first level. An integrating operation unit that integrates the current and outputs the first integrated voltage, and outputs the second integrated voltage by integrating the second current while the negative-phase output signal is at the first level; Duty ratio setting means for switching the first current and the second current according to the duty ratio, and the output of the positive phase output signal with respect to the negative phase output signal according to the difference between the first integrated voltage and the second integrated voltage A duty ratio adjusting circuit, comprising: an offset correcting unit that corrects an offset voltage.

この発明によれば、目標デューティ比に応じてデューティ比設定手段が第１の電流および第２の電流を切り換え、この切り換えにより積分演算部が第１の電流の積分である第１の積分電圧と第２の電流の積分である第２の積分電圧とを出力し、オフセット補正部が第１の積分電圧と第２の積分電圧の差分に応じて出力オフセット電圧を補正する。この補正により、ドライバ回路が出力する正相出力信号および逆相出力信号のデューティ比を所望の値に近づけることができる。 According to the present invention, the duty ratio setting means switches between the first current and the second current according to the target duty ratio, and by this switching, the integral calculation unit outputs the first integrated voltage that is the integral of the first current. A second integrated voltage, which is the integration of the second current, is output, and the offset correction unit corrects the output offset voltage according to the difference between the first integrated voltage and the second integrated voltage. With this correction, the duty ratios of the positive-phase output signal and the negative-phase output signal output by the driver circuit can be brought close to desired values.

より好ましい態様においては、積分演算部は、第１のキャパシタと、第１の可変抵抗と、第２のキャパシタと、第２の可変抵抗とを具備し、正相出力信号が第１のレベルである間、第１の可変抵抗を介した第１の電流により第１のキャパシタの充電を行わせ、逆相出力信号が第１のレベルである間、第２の可変抵抗を介した第２の電流により第２のキャパシタの充電を行わせ、第１のキャパシタの充電電圧および第２のキャパシタの充電電圧を第１の積分電圧および第２の積分電圧として出力するものであり、デューティ比設定手段は、目標デューティ比に応じて第１の可変抵抗および第２の可変抵抗の各抵抗値を切り換える。 In a more preferable aspect, the integral calculation unit includes a first capacitor, a first variable resistor, a second capacitor, and a second variable resistor, and the positive-phase output signal is at the first level. During a certain period of time, the first current is charged through the first variable resistor to charge the first capacitor, and while the negative-phase output signal is at the first level, the second current through the second variable resistor is applied. The current is used to charge the second capacitor, and the charging voltage of the first capacitor and the charging voltage of the second capacitor are output as the first integrated voltage and the second integrated voltage. The duty ratio setting means Switches the resistance values of the first variable resistor and the second variable resistor according to the target duty ratio.

この態様によれば、第１の可変抵抗および第２の可変抵抗の各抵抗値を切り換えることで、正相出力信号および逆相出力信号のデューティ比を所望の値に近づけることができる。 According to this aspect, by switching the resistance values of the first variable resistor and the second variable resistor, it is possible to bring the duty ratios of the positive-phase output signal and the negative-phase output signal close to desired values.

より好ましい態様においては、正相入力信号および逆相入力信号のデューティ比に応じて第１の電流および第２の電流を補正する積分補正部を具備する。 In a more preferable aspect, the integral correction unit that corrects the first current and the second current according to the duty ratio of the positive phase input signal and the negative phase input signal is provided.

この態様によれば、積分補正部がオフセット補正部の過剰な出力オフセット電圧の補正を緩和する。そのため、正相出力信号および逆相出力信号のデューティ比を所望の値により近づけることができる。 According to this aspect, the integral correction unit relaxes the excessive correction of the output offset voltage of the offset correction unit. Therefore, it is possible to bring the duty ratios of the positive-phase output signal and the negative-phase output signal closer to desired values.

より好ましい態様においては、積分演算部は、第１の電流の経路に介挿された第１のトランジスタと第２の電流の経路に介挿された第２のトランジスタとを具備し、積分補正部は、第１および第２のトランジスタに供給する各ゲート電圧を制御することにより第１の電流および第２の電流を補正する。 In a more preferable aspect, the integral calculation unit includes a first transistor inserted in the path of the first current and a second transistor inserted in the path of the second current, and the integral correction unit Corrects the first current and the second current by controlling the respective gate voltages supplied to the first and second transistors.

この態様によれば、積分演算部の第１のトランジスタと第２のトランジスタにより、正相出力信号および逆相出力信号のデューティ比を所望の値に近づけることができる。 According to this aspect, the duty ratio of the positive-phase output signal and the negative-phase output signal can be brought close to a desired value by the first transistor and the second transistor of the integral calculation unit.

より好ましい態様においては、積分補正部は、正相入力信号が第２のレベルである期間に応じたゲート電圧を第１のトランジスタに供給し、逆相入力信号が第２のレベルである期間に応じたゲート電圧を第２のトランジスタに供給する。 In a more preferable aspect, the integral correction unit supplies the gate voltage according to the period when the positive-phase input signal is at the second level to the first transistor, and the gate voltage during the period when the negative-phase input signal is at the second level. A corresponding gate voltage is supplied to the second transistor.

この態様によれば、正相出力信号および逆相出力信号のデューティ比を所望の値に近づけることができる。 According to this aspect, it is possible to bring the duty ratios of the positive phase output signal and the negative phase output signal close to desired values.

この発明の一実施形態であるデューティ比調整回路１００の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a duty ratio adjusting circuit 100 that is an embodiment of the present invention. 同デューティ比調整回路１００の各部の波形を示すタイムチャートである。3 is a time chart showing waveforms of various parts of the duty ratio adjusting circuit 100. デューティ比が３０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。A time chart showing the result of simulating the positive phase output signal OUTP and the negative phase output signal OUTN of the duty ratio adjustment circuit 100 and the normal differential amplifier circuit for the positive phase input signal INP and the negative phase input signal INN having the duty ratio of 30%. Is. デューティ比が５０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。A time chart showing the result of simulating the positive phase output signal OUTP and the negative phase output signal OUTN of the duty ratio adjustment circuit 100 and the normal differential amplifier circuit for the positive phase input signal INP and the negative phase input signal INN having the duty ratio of 50%. Is. デューティ比が２０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。A time chart showing the result of simulating the positive phase output signal OUTP and the negative phase output signal OUTN of the duty ratio adjusting circuit 100 and the normal differential amplifier circuit for the positive phase input signal INP and the negative phase input signal INN having the duty ratio of 20%. Is. シミュレーション結果をまとめたグラフである。6 is a graph summarizing simulation results. 分周回路における正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形の分周比に対する依存性を示す図である。FIG. 6 is a diagram showing the dependence of the waveforms of the positive-phase output signal OUTP and the negative-phase output signal OUTN on the frequency division ratio in the frequency dividing circuit. 差動増幅回路における正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形のデューティ比に対する依存性を示す図である。It is a figure which shows the dependence with respect to the duty ratio of the waveform of the positive phase output signal OUTP and the negative phase output signal OUTN in a differential amplifier circuit.

以下、図面を参照し、この発明の実施形態について説明する。 An embodiment of the present invention will be described below with reference to the drawings.

（Ａ：構成）
図１は、この発明の一実施形態であるデューティ比調整回路１００の構成を示す回路図である。デューティ比調整回路１００は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比を指定された目標デューティ比に調整し、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮとして出力する回路である。図１に示すように、デューティ比調整回路１００は、ドライバ回路１、直流電圧オフセット補正部２、積分演算部３および積分補正部４を有する。 (A: configuration)
FIG. 1 is a circuit diagram showing a configuration of a duty ratio adjusting circuit 100 according to an embodiment of the present invention. The duty ratio adjusting circuit 100 is a circuit that adjusts the duty ratios of the positive-phase input signal INP and the negative-phase input signal INN to a designated target duty ratio, and outputs them as the positive-phase output signal OUTP and the negative-phase output signal OUTN. As shown in FIG. 1, the duty ratio adjustment circuit 100 includes a driver circuit 1, a DC voltage offset correction unit 2, an integration calculation unit 3, and an integration correction unit 4.

ドライバ回路１は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮを差動増幅して正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮを出力する。直流電圧オフセット補正部２は、ドライバ回路１において正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮが一致している場合における正相出力信号ＯＵＴＰの逆相出力信号ＯＵＴＮに対する出力オフセット電圧ＶＯＦＦＳＥＴを補正する回路である。積分演算部３は、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）である期間、第１の電流Ｉ３７の積分を行って、その積分値である第１の積分電圧Ｖ３７を出力し、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である期間、第２の電流Ｉ３８の積分を行って、その積分値である第２の積分電圧Ｖ３８を出力する回路である。上述した直流電圧オフセット補正部２は、この第１の積分電圧Ｖ３７および第２の積分電圧Ｖ３８の大小関係に応じて、ドライバ回路１に発生させる出力オフセット電圧ＶＯＦＦＳＥＴを制御する。積分補正部４は、正相入力信号ＩＮＰと逆相入力信号ＩＮＮのデューティ比に応じて、積分演算部３の第１の電流Ｉ３７および第２の電流Ｉ３８を補正する。 The driver circuit 1 differentially amplifies the positive-phase input signal INP and the negative-phase input signal INN, and outputs the positive-phase output signal OUTP and the negative-phase output signal OUTN. The DC voltage offset correction unit 2 corrects the output offset voltage VOFFSET of the positive phase output signal OUTP with respect to the negative phase output signal OUTN when the positive phase input signal INP and the negative phase input signal INN match in the driver circuit 1. Is. The integration calculator 3 integrates the first current I37 during the period in which the positive-phase output signal OUTP is at the first level (H level in this embodiment), and outputs the integrated value of the first integrated voltage. V37 is output, and the second current I38 is integrated during the period in which the negative-phase output signal OUTN is at the first level (H level in the present embodiment), and the second integrated voltage V38 that is the integrated value thereof. Is a circuit for outputting. The DC voltage offset correction unit 2 described above controls the output offset voltage VOFFSET generated in the driver circuit 1 according to the magnitude relation between the first integrated voltage V37 and the second integrated voltage V38. The integration correction unit 4 corrects the first current I37 and the second current I38 of the integration calculation unit 3 according to the duty ratios of the positive-phase input signal INP and the negative-phase input signal INN.

ドライバ回路１は、ＮチャネルのＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ；金属酸化膜半導体型の電界効果トランジスタであり、以下、単にトランジスタという）１１および１２と、抵抗１３および１４と、電流値Ｉ１の定電流源１５とからなる差動増幅器である。ここで、Ｎチャネルトランジスタ１１および１２は、ソース同士が接続されており、定電流源１５はこのソース同士の接続点と低電位電源ＶＳＳとの間に介挿されている。また、抵抗１３はＮチャネルトランジスタ１１のドレインと高電位電源ＶＤＤとの間に介挿され、抵抗１４はＮチャネルトランジスタ１２のドレインと高電位電源ＶＤＤとの間に介挿されている。Ｎチャネルトランジスタ１１のゲートには正相入力信号ＩＮＰが、Ｎチャネルトランジスタ１２のゲートには逆相入力信号ＩＮＮが入力される。そして、Ｎチャネルトランジスタ１１のドレインは逆相出力信号ＯＵＴＮの出力ノードとなっており、Ｎチャネルトランジスタ１２のドレインは正相出力信号ＯＵＴＰの出力ノードとなっている。 The driver circuit 1 is an N-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor; a metal oxide semiconductor field effect transistor; hereinafter simply referred to as a transistor) 11 and 12, resistors 13 and 14, and a current value I1. It is a differential amplifier including a constant current source 15. Here, the sources of the N-channel transistors 11 and 12 are connected to each other, and the constant current source 15 is interposed between the connection point of the sources and the low-potential power supply VSS. The resistor 13 is inserted between the drain of the N-channel transistor 11 and the high potential power supply VDD, and the resistor 14 is inserted between the drain of the N-channel transistor 12 and the high potential power supply VDD. The positive-phase input signal INP is input to the gate of the N-channel transistor 11, and the negative-phase input signal INN is input to the gate of the N-channel transistor 12. The drain of the N-channel transistor 11 is the output node of the negative phase output signal OUTN, and the drain of the N-channel transistor 12 is the output node of the positive phase output signal OUTP.

直流電圧オフセット補正部２は、Ｎチャネルトランジスタ２１および２２と、これらのトランジスタのソース同士の接続点と低電位電源ＶＳＳとの間に介挿された電流値Ｉ２の定電流源２３とにより構成されている。ここで、Ｎチャネルトランジスタ２１のドレインは、ドライバ回路１のＮチャネルトランジスタ１１のドレインおよび抵抗１３の接続点に接続されており、Ｎチャネルトランジスタ２２のドレインは、ドライバ回路１のＮチャネルトランジスタ１２のドレインおよび抵抗１４の接続点に接続されている。また、Ｎチャネルトランジスタ２２のゲートには積分演算部３から第１の積分電圧Ｖ３７が与えられ、Ｎチャネルトランジスタ２１のゲートには積分演算部３から第２の積分電圧Ｖ３８が与えられる。 The DC voltage offset correction unit 2 includes N-channel transistors 21 and 22, and a constant current source 23 having a current value I2 that is interposed between a connection point between sources of these transistors and the low potential power supply VSS. ing. Here, the drain of the N-channel transistor 21 is connected to the connection point of the drain of the N-channel transistor 11 of the driver circuit 1 and the resistor 13, and the drain of the N-channel transistor 22 of the N-channel transistor 12 of the driver circuit 1. It is connected to the connection point of the drain and the resistor 14. Further, the gate of the N-channel transistor 22 is supplied with the first integrated voltage V37 from the integration calculation unit 3, and the gate of the N-channel transistor 21 is supplied with the second integration voltage V38 from the integration calculation unit 3.

積分演算部３は、Ｎチャネルトランジスタ３１および３２と、Ｐチャネルトランジスタ３３および３４と、可変抵抗３５および３６と、キャパシタ３７および３８と、電流値がＩ３の定電流源３９と、抵抗調整部３０とを有する。ここで、Ｎチャネルトランジスタ３１および３２は、ソース同士が接続されており、このソース同士の接続点と低電位電源ＶＳＳの間に電流値Ｉ３の定電流源３９が介挿されている。Ｎチャネルトランジスタ３１のゲートには逆相出力信号ＯＵＴＮが与えられ、Ｎチャネルトランジシタ３２のゲートには正相出力信号ＯＵＴＰが与えられる。Ｎチャネルトランジスタ３１のドレインはＰチャネルトランジスタ３３のドレインに接続され、Ｎチャネルトランジスタ３２のドレインはＰチャネルトランジスタ３４のドレインに接続されている。そして、Ｐチャネルトランジスタ３３のソースと高電位電源ＶＤＤとの間には可変抵抗３５が介挿されている。この可変抵抗３５は、上述した第１の電流Ｉ３７を調整するための手段である。また、Ｐチャネルトランジスタ３４のソースと高電位電源ＶＤＤとの間には可変抵抗３６が介挿されている。この可変抵抗３６は、上述した第２の電流Ｉ３８を調整するための手段である。 The integration calculation unit 3 includes N-channel transistors 31 and 32, P-channel transistors 33 and 34, variable resistors 35 and 36, capacitors 37 and 38, a constant current source 39 having a current value of I3, and a resistance adjustment unit 30. Have and. Here, the sources of the N-channel transistors 31 and 32 are connected to each other, and the constant current source 39 having a current value I3 is interposed between the connection point between the sources and the low-potential power supply VSS. The gate of the N-channel transistor 31 is supplied with the negative-phase output signal OUTN, and the gate of the N-channel transistor 32 is supplied with the positive-phase output signal OUTP. The drain of the N-channel transistor 31 is connected to the drain of the P-channel transistor 33, and the drain of the N-channel transistor 32 is connected to the drain of the P-channel transistor 34. A variable resistor 35 is inserted between the source of the P-channel transistor 33 and the high potential power VDD. The variable resistor 35 is means for adjusting the above-mentioned first current I37. Further, a variable resistor 36 is inserted between the source of the P-channel transistor 34 and the high potential power supply VDD. The variable resistor 36 is means for adjusting the above-mentioned second current I38.

ここで、Ｐチャネルトランジスタ３３のゲートには積分補正部４から積分補正電圧Ｖ４５が与えられ、Ｐチャネルトランジスタ３４のゲートには積分補正部４から積分補正電圧Ｖ４６が与えられる。そして、Ｎチャネルトランジスタ３１およびＰチャネルトランジスタ３３のドレイン同士の接続点と低電位電源ＶＳＳとの間には、第１の電流Ｉ３７を積分するための第１のキャパシタ３７が介挿され、Ｎチャネルトランジスタ３２およびＰチャネルトランジスタ３４のドレイン同士の接続点と低電位電源ＶＳＳとの間には、第２の電流Ｉ３８を積分するための第２のキャパシタ３８が介挿されている。上述したように、Ｎチャネルトランジスタ３１は、逆相出力信号ＯＵＴＮがゲートに与えられるので、この逆相出力信号ＯＵＴＮが第２のレベル（本実施形態では、Ｌレベル）、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）である間、ＯＦＦとなる。従って、第１のキャパシタ３７は、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）である間の第１の電流Ｉ３７の積分を行う。また、Ｎチャネルトランジスタ３２は、正相出力信号ＯＵＴＰがゲートに与えられるので、この正相出力信号ＯＵＴＰが第２のレベル（本実施形態では、Ｌレベル）、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である間、ＯＦＦとなる。従って、第２のキャパシタ３８は、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である間の第２の電流Ｉ３８の積分を行う。これらのキャパシタ３７および３８の各充電電圧は、上述した第１および第２の積分電圧Ｖ３７およびＶ３８として直流電圧オフセット補正部２に供給される。 Here, the gate of the P-channel transistor 33 is supplied with the integration correction voltage V45 from the integration correction unit 4, and the gate of the P-channel transistor 34 is supplied with the integration correction voltage V46 from the integration correction unit 4. Then, a first capacitor 37 for integrating the first current I37 is interposed between the connection point between the drains of the N-channel transistor 31 and the P-channel transistor 33 and the low potential power supply VSS, and the N-channel A second capacitor 38 for integrating the second current I38 is inserted between the connection point between the drains of the transistor 32 and the P-channel transistor 34 and the low potential power supply VSS. As described above, since the N-channel transistor 31 receives the negative-phase output signal OUTN at its gate, the negative-phase output signal OUTN is at the second level (L-level in this embodiment) and the positive-phase output signal OUTP is at the same level. It is turned off during the first level (H level in this embodiment). Therefore, the first capacitor 37 integrates the first current I37 while the positive phase output signal OUTP is at the first level (H level in this embodiment). Further, since the N-channel transistor 32 receives the positive-phase output signal OUTP at its gate, the positive-phase output signal OUTP is at the second level (L level in this embodiment) and the negative-phase output signal OUTN is at the first level. It is turned off while it is at the level (H level in this embodiment). Therefore, the second capacitor 38 integrates the second current I38 while the negative-phase output signal OUTN is at the first level (H level in this embodiment). The charging voltages of the capacitors 37 and 38 are supplied to the DC voltage offset correction unit 2 as the above-mentioned first and second integrated voltages V37 and V38.

抵抗調整部３０は、可変抵抗３５および３６の各抵抗値を調整することにより、第１の電流Ｉ３７および第２の電流Ｉ３８を調整する手段である。本実施形態では、可変抵抗３５および３６の抵抗値を調整することにより正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を所望のデューティ比に制御する。具体的には、本実施形態では、例えばシミュレーションにより、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比をＤＲ１とするための可変抵抗３５の抵抗値Ｒ３５＿１と可変抵抗３６の抵抗値Ｒ３６＿１、デューティ比をＤＲ２とする可変抵抗３５の抵抗値Ｒ３５＿２と可変抵抗３６の抵抗値Ｒ３６＿２、…、デューティ比をＤＲＮとする可変抵抗３５の抵抗値Ｒ３５＿Ｎと可変抵抗３６の抵抗値Ｒ３６＿Ｎ、という具合に、所望のデューティ比を実現するための各可変抵抗の抵抗値の組が求められている。そして、可変抵抗３５は、抵抗値Ｒ３５＿１、Ｒ３５＿２、…、Ｒ３５＿Ｎのうち所望のものへ切り換えが可能であり、可変抵抗３６は、抵抗値Ｒ３６＿１、Ｒ３６＿２、…、Ｒ３６＿Ｎのうち所望のものへ切り換えが可能な構成となっている。抵抗調整部３０は、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの目標デューティ比を指定するデューティ比指定信号を外部から受け取り、このデューティ比指定信号が示す目標デューティ比に対応した抵抗値に可変抵抗３５および３６の抵抗値を切り換える。 The resistance adjusting unit 30 is means for adjusting the first current I37 and the second current I38 by adjusting the resistance values of the variable resistors 35 and 36. In this embodiment, the duty ratios of the positive phase output signal OUTP and the negative phase output signal OUTN are controlled to a desired duty ratio by adjusting the resistance values of the variable resistors 35 and 36. Specifically, in this embodiment, for example, by simulation, the resistance value R35_1 of the variable resistor 35 and the resistance value R36_1 of the variable resistor 36 for setting the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN to DR1. The resistance value R35_2 of the variable resistor 35 having the duty ratio DR2 and the resistance value R36_2 of the variable resistor 36,..., The resistance value R35_N of the variable resistor 35 and the resistance value R36_N of the variable resistor 36 having the duty ratio DRN, and so on. There is a demand for a set of resistance values of each variable resistor for realizing a desired duty ratio. The variable resistor 35 can be switched to a desired one of the resistance values R35_1, R35_2,..., R35_N, and the variable resistor 36 can be switched to a desired one of the resistance values R36_1, R36_2,..., R36_N. It is possible. The resistance adjusting unit 30 receives a duty ratio designating signal designating a target duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN from the outside, and changes the resistance value to a resistance value corresponding to the target duty ratio indicated by the duty ratio designating signal. The resistance values of the resistors 35 and 36 are switched.

積分補正部４は、Ｐチャネルトランジスタ４１および４２と、抵抗４３および４４と、キャパシタ４５および４６と、電流値Ｉ４の定電流源４７とを有する。ここで、Ｐチャネルトランジスタ４１および４２は、ソース同士が接続されており、このソース同士の接続点と高電位電源ＶＤＤとの間に定電流源４７が介挿されている。Ｐチャネルトランジスタ４１のゲートには正相入力信号ＩＮＰが与えられ、Ｐチャネルトランジスタ４２のゲートには逆相入力信号ＩＮＮが与えられる。そして、Ｐチャネルトランジスタ４１のドレインと低電位電源ＶＳＳとの間には抵抗４３およびキャパシタ４５が並列に介挿され、Ｐチャネルトランジスタ４２のドレインと低電位電源ＶＳＳとの間には抵抗４４およびキャパシタ４６が並列に介挿されている。これらのキャパシタ４５および４６の各充電電圧は、上述した積分補正電圧Ｖ４５およびＶ４６として積分演算部３に供給される。
以上が、デューティ比調整回路１００の構成である。 The integration correction unit 4 has P-channel transistors 41 and 42, resistors 43 and 44, capacitors 45 and 46, and a constant current source 47 having a current value I4. The sources of the P-channel transistors 41 and 42 are connected to each other, and the constant current source 47 is interposed between the connection point between the sources and the high-potential power supply VDD. The positive phase input signal INP is applied to the gate of the P channel transistor 41, and the negative phase input signal INN is applied to the gate of the P channel transistor 42. A resistor 43 and a capacitor 45 are inserted in parallel between the drain of the P-channel transistor 41 and the low potential power supply VSS, and a resistor 44 and a capacitor are interposed between the drain of the P-channel transistor 42 and the low potential power supply VSS. 46 are inserted in parallel. The respective charging voltages of these capacitors 45 and 46 are supplied to the integral calculating section 3 as the above-mentioned integral correction voltages V45 and V46.
The above is the configuration of the duty ratio adjusting circuit 100.

（Ｂ：動作）
次に、デューティ比調整回路１００の動作について説明する。なお、以下では簡単のため、Ｎチャネルトランジスタ１１および１２の電気的特性は互いに等しく、Ｎチャネルトランジスタ２１および２２の電気的特性も互いに等しいものとする。図２は、デューティ比調整回路１００の各部の波形を示すタイムチャートである。図２（ａ）は、デューティ比が５０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮの波形を示しており、図２（ｂ）〜（ｄ）は、直流電圧オフセット補正部２のＮチャネルトランジスタ２１および２２のドレイン電流Ｉ２１およびＩ２２を各種変化させた場合の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形の変化の様子を示している。 (B: operation)
Next, the operation of the duty ratio adjusting circuit 100 will be described. In the following, for simplification, it is assumed that the N-channel transistors 11 and 12 have the same electrical characteristics and the N-channel transistors 21 and 22 have the same electrical characteristics. FIG. 2 is a time chart showing the waveform of each part of the duty ratio adjusting circuit 100. FIG. 2A shows waveforms of the positive-phase input signal INP and the negative-phase input signal INN having a duty ratio of 50%, and FIGS. 2B to 2D show N of the DC voltage offset correction unit 2. The figure shows how the waveforms of the positive-phase output signal OUTP and the negative-phase output signal OUTN change when the drain currents I21 and I22 of the channel transistors 21 and 22 are variously changed.

第１の積分電圧Ｖ３７および第２の積分電圧Ｖ３８が等しい状態では、ドライバ回路１のＮチャネルトランジスタ１１のドレインおよび抵抗１３の接続点から直流電圧オフセット補正部２のＮチャネルトランジスタ２１のドレインに流れる電流Ｉ２１と、ドライバ回路１のＮチャネルトランジスタ１２のドレインおよび抵抗１４の接続点から直流電圧オフセット補正部２のＮチャネルトランジスタ２２のドレインに流れる電流Ｉ２２が等しくなる。この場合、ドライバ回路１では、逆相出力信号ＯＵＴＮに対する正相出力信号ＯＵＴＰの出力オフセット電圧ＶＯＦＦＳＥＴが０となり、図２（ｂ）に示すように、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮが互いにクロスするのに応じて正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＮが互いにクロスする。従って、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％である場合には正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は５０％となる。 When the first integrated voltage V37 and the second integrated voltage V38 are equal, the current flows from the drain of the N-channel transistor 11 of the driver circuit 1 and the connection point of the resistor 13 to the drain of the N-channel transistor 21 of the DC voltage offset correction unit 2. The current I21 is equal to the current I22 flowing from the connection point of the drain of the N-channel transistor 12 of the driver circuit 1 and the resistor 14 to the drain of the N-channel transistor 22 of the DC voltage offset correction unit 2. In this case, in the driver circuit 1, the output offset voltage VOFFSET of the positive-phase output signal OUTP with respect to the negative-phase output signal OUTN becomes 0, and as shown in FIG. 2B, the positive-phase input signal INP and the negative-phase input signal INN In response to crossing each other, the positive phase output signal OUTP and the negative phase output signal OUTN cross each other. Therefore, when the duty ratio of the positive phase input signal INP and the negative phase input signal INN is 50%, the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN is 50%.

これに対し、第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも大きい状態では、電流Ｉ２１よりも電流Ｉ２２が大きくなる。この場合、ドライバ回路１では、逆相出力信号ＯＵＴＮに対する正相出力信号ＯＵＴＰの出力オフセット電圧ＶＯＦＦＳＥＴが負の電圧値となり、図２（ｃ）に示すように、正相入力信号ＩＮＰが第１のレベル（本実施形態では、Ｈレベル）、逆相入力信号ＩＮＮが第２のレベル（本実施形態では、Ｌレベル）である期間よりも、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）、逆相出力信号ＯＵＴＮが第２のレベル（本実施形態では、Ｌレベル）である期間が短くなる。また、正相入力信号ＩＮＰが第２のレベル（本実施形態では、Ｌレベル）、逆相入力信号ＩＮＮが第１のレベル（本実施形態では、Ｈレベル）である期間よりも、正相出力信号ＯＵＴＰが第２のレベル（本実施形態では、Ｌレベル）、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である期間が長くなる。このように第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも大きい状態では、直流電圧オフセット補正部２により、正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＮのデューティ比を正相入力信号ＩＮＰ、逆相入力信号ＩＮＮのデューティ比よりも小さくする制御が行われる。 On the other hand, in the state where the first integrated voltage V37 is higher than the second integrated voltage V38, the current I22 is higher than the current I21. In this case, in the driver circuit 1, the output offset voltage VOFFSET of the positive phase output signal OUTP with respect to the negative phase output signal OUTN has a negative voltage value, and the positive phase input signal INP is the first voltage as shown in FIG. 2C. The positive-phase output signal OUTP is at the first level (the present embodiment) more than the period in which the level (the H-level in the present embodiment) and the negative-phase input signal INN is the second level (the L-level in the present embodiment). , H level), and the period in which the negative-phase output signal OUTN is at the second level (L level in this embodiment) becomes shorter. Further, the positive phase output signal INP is at the second level (L level in the present embodiment), and the positive phase output signal INN is at the first level (H level in the present embodiment) rather than the normal phase output. The period in which the signal OUTP is at the second level (L level in this embodiment) and the anti-phase output signal OUTN is at the first level (H level in this embodiment) becomes longer. In this way, when the first integrated voltage V37 is larger than the second integrated voltage V38, the DC voltage offset correction unit 2 changes the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN to the positive phase input signal INP. , The control is performed such that the duty ratio of the negative-phase input signal INN is smaller than that.

また、第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも小さい状態では、電流Ｉ２１が電流Ｉ２２よりも大きくなる。この場合、ドライバ回路１では、逆相出力信号ＯＵＴＮに対する正相出力信号ＯＵＴＰの出力オフセット電圧ＶＯＦＦＳＥＴが正の電圧値となり、図２（ｄ）に示すように、正相入力信号ＩＮＰが第１のレベル（本実施形態では、Ｈレベル）、逆相入力信号ＩＮＮが第２のレベル（本実施形態では、Ｌレベル）である期間よりも、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）、逆相出力信号ＯＵＴＮが第２のレベル（本実施形態では、Ｌレベル）である期間が長くなる。また、正相入力信号ＩＮＰが第２のレベル（本実施形態では、Ｌレベル）、逆相入力信号ＩＮＮが第１のレベル（本実施形態では、Ｈレベル）である期間よりも、正相出力信号ＯＵＴＰが第２のレベル（本実施形態では、Ｌレベル）、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である期間が短くなる。このように第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも小さい状態では、直流電圧オフセット補正部２により、正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＮのデューティ比を正相入力信号ＩＮＰ、逆相入力信号ＩＮＮのデューティ比よりも大きくする制御が行われる。
以上が直流電圧オフセット補正部２により行われるドライバ回路１のデューティ比の制御である。 Further, when the first integrated voltage V37 is smaller than the second integrated voltage V38, the current I21 becomes larger than the current I22. In this case, in the driver circuit 1, the output offset voltage VOFFSET of the positive phase output signal OUTP with respect to the negative phase output signal OUTN has a positive voltage value, and as shown in FIG. 2D, the positive phase input signal INP has the first value. The positive phase output signal OUTP is at the first level (this embodiment) compared to the period in which the level (H level in this embodiment) and the negative phase input signal INN is the second level (L level in this embodiment). , H level) and the negative-phase output signal OUTN are at the second level (L level in this embodiment) for a longer period. In addition, the positive phase output signal INP is at the second level (L level in the present embodiment) and the positive phase output is higher than the period in which the negative phase input signal INN is at the first level (H level in the present embodiment). The period in which the signal OUTP is at the second level (L level in this embodiment) and the anti-phase output signal OUTN is at the first level (H level in this embodiment) becomes shorter. In this way, when the first integrated voltage V37 is smaller than the second integrated voltage V38, the DC voltage offset correction unit 2 changes the duty ratios of the positive phase output signal OUTP and the negative phase output signal OUTN to the positive phase input signal INP. , The control is performed such that the duty ratio of the negative-phase input signal INN is made larger.
The above is the control of the duty ratio of the driver circuit 1 performed by the DC voltage offset correction unit 2.

次に図２（ｃ）および（ｃ１）〜（ｃ５）を参照し、積分演算部３の積分動作と直流電圧オフセット補正部２によるドライバ回路１のデューティ比の制御との関係について説明する。図２（ｃ１）に示す例では、可変抵抗３５の抵抗値が可変抵抗３６の抵抗値よりも小さく、可変抵抗３５に流れる電流Ｉ３５は可変抵抗３６に流れる電流Ｉ３６よりも大きい。そして、図２（ｃ２）に示す例では、図２（ｃ）に示すように、デューティ比が５０％よりも小さい正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが出力され、積分演算部３のＮチャネルトランジスタ３１および３２のゲートに逆相出力信号ＯＵＴＮおよび正相出力信号ＯＵＴＰが各々与えられている。そして、図２（ｃ３）に示すように、ＯＵＴＰ＞ＯＵＴＮである期間は、第１の電流Ｉ３７＝Ｉ３５の積分が第１のキャパシタ３７により行われ、ＯＵＴＰ＜ＯＵＴＮである期間、第２の電流Ｉ３８＝Ｉ３６の積分が第２のキャパシタ３８により行われる。ここで、キャパシタ３７および３８とこれらのキャパシタに接続された抵抗（例えば可変抵抗３５、３６）の時定数は十分に大きい。このため、第１のキャパシタ３７の充電電圧である第１の積分電圧Ｖ３７は、ＯＵＴＰ＞ＯＵＴＮである期間の時間密度（すなわち、デューティ比）と第１の電流Ｉ３７＝Ｉ３５の積に比例した直流電圧となる。また、第２のキャパシタ３８の充電電圧である第２の積分電圧Ｖ３８は、ＯＵＴＰ＜ＯＵＴＮである期間の時間密度（すなわち、１−デューティ比）と第２の電流Ｉ３８＝Ｉ３６の積に比例した直流電圧となる。図２（ｃ４）に示す例では、第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも大きくなっている。このため、図２（ｃ５）に示すように、直流電圧オフセット補正部２では、Ｎチャネルトランジスタ２２のドレイン電流Ｉ２２がＮチャネルトランジスタ２１のドレイン電流Ｉ２１よりも大きくなる。 Next, with reference to FIGS. 2C and 2C1 to 2C5, the relationship between the integration operation of the integration calculation unit 3 and the control of the duty ratio of the driver circuit 1 by the DC voltage offset correction unit 2 will be described. In the example shown in FIG. 2C1, the resistance value of the variable resistor 35 is smaller than the resistance value of the variable resistor 36, and the current I35 flowing through the variable resistor 35 is larger than the current I36 flowing through the variable resistor 36. In the example shown in FIG. 2(c2), as shown in FIG. 2(c), the positive-phase output signal OUTP and the negative-phase output signal OUTN whose duty ratio is smaller than 50% are output, and the integral calculation unit 3 outputs The negative-phase output signal OUTN and the positive-phase output signal OUTP are applied to the gates of the N-channel transistors 31 and 32, respectively. Then, as shown in FIG. 2C3, during the period of OUTP>OUTN, the first current I37=I35 is integrated by the first capacitor 37, and during the period of OUTP<OUTN, the second current I37=I35 is integrated. The integration of I38=I36 is performed by the second capacitor 38. Here, the time constants of the capacitors 37 and 38 and the resistors (for example, the variable resistors 35 and 36) connected to these capacitors are sufficiently large. Therefore, the first integrated voltage V37, which is the charging voltage of the first capacitor 37, is a direct current proportional to the product of the time density (that is, the duty ratio) of the period OUTP>OUTN and the first current I37=I35. It becomes a voltage. Further, the second integrated voltage V38, which is the charging voltage of the second capacitor 38, is proportional to the product of the time density (that is, 1-duty ratio) and the second current I38=I36 in the period of OUTP<OUTN. It becomes a DC voltage. In the example shown in FIG. 2C4, the first integrated voltage V37 is higher than the second integrated voltage V38. Therefore, as shown in FIG. 2C5, in the DC voltage offset correction unit 2, the drain current I22 of the N-channel transistor 22 becomes larger than the drain current I21 of the N-channel transistor 21.

Ｎチャネルトランジスタ２２のドレイン電流Ｉ２２がＮチャネルトランジスタ２１のドレイン電流Ｉ２１よりも大きい場合、既に説明したように、ドライバ回路１の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を現状よりも小さくする制御が行われる。この制御によりＯＵＴＰ＞ＯＵＴＮである期間が短くなり、ＯＵＴＰ＜ＯＵＴＮである期間が長くなると、第１の積分電圧Ｖ３７が低下し、第２の積分電圧Ｖ３８が上昇する。 When the drain current I22 of the N-channel transistor 22 is larger than the drain current I21 of the N-channel transistor 21, as already described, the duty ratios of the positive-phase output signal OUTP and the negative-phase output signal OUTN of the driver circuit 1 are higher than those of the current state. Control to reduce the size is performed. By this control, when the period of OUTP>OUTN becomes short and the period of OUTP<OUTN becomes long, the first integrated voltage V37 decreases and the second integrated voltage V38 increases.

このような制御が繰り返される結果、第１の積分電圧Ｖ３７と第２の積分電圧Ｖ３８との差が次第に小さくなり、ドライバ回路１の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は、第１の電流Ｉ３７＝Ｉ３５と第２の電流Ｉ３８＝Ｉ３６の比に依存した値に収束する。具体的には、第１の電流Ｉ３７を大きくし、第２の電流Ｉ３８を小さくする程、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を小さくすることが可能である。 As a result of repeating such control, the difference between the first integrated voltage V37 and the second integrated voltage V38 becomes gradually smaller, and the duty ratio of the positive-phase output signal OUTP and the negative-phase output signal OUTN of the driver circuit 1 becomes It converges to a value depending on the ratio of the first current I37=I35 and the second current I38=I36. Specifically, as the first current I37 is increased and the second current I38 is decreased, the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN can be decreased.

以上、第１の電流Ｉ３７が第２の電流Ｉ３８よりも大きく、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を５０％以下の値に調整する場合の動作を例に説明したが、第１の電流Ｉ３７が第２の電流Ｉ３８よりも小さく、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を５０％以上の値に調整する場合の動作（図２（ｄ）参照）も同様である。この場合、第１の電流Ｉ３７を小さくし、第２の電流Ｉ３８を大きくする程、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を大きくすることが可能である。 The operation in the case where the first current I37 is larger than the second current I38 and the duty ratios of the positive phase output signal OUTP and the negative phase output signal OUTN are adjusted to 50% or less has been described above as an example. The operation when the first current I37 is smaller than the second current I38 and the duty ratios of the positive-phase output signal OUTP and the negative-phase output signal OUTN are adjusted to 50% or more (see FIG. 2D) It is the same. In this case, the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN can be increased as the first current I37 is decreased and the second current I38 is increased.

ところで、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの目標デューティ比が５０％よりも小さく、かつ、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比も５０％よりも小さいような場合、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％の場合と同様なデューティ比の補正を行うと過剰な補正になる。また、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの目標デューティ比が５０％よりも大きく、かつ、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比も５０％よりも大きいような場合も、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％の場合と同様なデューティ比の補正を行うと過剰な補正になる。そこで、積分補正部４は、このような過剰なデューティ比補正を緩和するため、正相入力信号ＩＮＰと逆相入力信号ＩＮＮのデューティ比に応じて積分演算部３の第１の電流Ｉ３７および第２の電流Ｉ３８の補正を行う。 By the way, when the target duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN is smaller than 50%, and the duty ratio of the positive phase input signal INP and the negative phase input signal INN is also smaller than 50%, If the duty ratio is corrected in the same manner as when the duty ratio of the positive-phase input signal INP and the negative-phase input signal INN is 50%, the correction becomes excessive. Also, in the case where the target duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN is larger than 50%, and the duty ratio of the positive phase input signal INP and the negative phase input signal INN is also larger than 50%. If the same duty ratio correction as in the case where the duty ratios of the positive-phase input signal INP and the negative-phase input signal INN are 50% is performed, the correction becomes excessive. Therefore, in order to mitigate such an excessive duty ratio correction, the integral correction unit 4 adjusts the first current I37 and the first current I37 of the integral calculation unit 3 according to the duty ratios of the positive-phase input signal INP and the negative-phase input signal INN. The current I38 of 2 is corrected.

さらに詳述すると、積分補正部４では、正相入力信号ＩＮＰが第２のレベル（この例ではＬレベル）である期間、Ｐチャネルトランジスタ４１がＯＮとなり、キャパシタ４５により定電流源４７の電流Ｉ４の積分が行われる。また、積分補正部４では、逆相入力信号ＩＮＮが第２のレベル（この例ではＬレベル）である期間、Ｐチャネルトランジスタ４２がＯＮとなり、キャパシタ４６により定電流源４７の電流Ｉ４の積分が行われる。ここで、キャパシタ４５および４６とこれらのキャパシタに接続された抵抗（例えば抵抗４３、４４）の時定数は十分に大きい。このため、キャパシタ４５の充電電圧である積分補正電圧Ｖ４５は、正相入力信号ＩＮＰが第２のレベルである期間の時間密度（すなわち、１−デューティ比）に比例した直流電圧となる。また、キャパシタ４６の充電電圧である積分補正電圧Ｖ４６は、逆相入力信号ＩＮＮが第２のレベルである期間の時間密度（すなわち、デューティ比）に比例した直流電圧となる。 More specifically, in the integral correction section 4, the P-channel transistor 41 is turned on during the period when the positive-phase input signal INP is at the second level (L level in this example), and the capacitor 45 causes the current I4 of the constant current source 47 to be changed. Is integrated. Further, in the integration correction unit 4, the P-channel transistor 42 is turned on during the period when the negative-phase input signal INN is at the second level (L level in this example), and the capacitor 46 integrates the current I4 of the constant current source 47. Done. Here, the time constants of the capacitors 45 and 46 and the resistors (for example, the resistors 43 and 44) connected to these capacitors are sufficiently large. Therefore, the integrated correction voltage V45, which is the charging voltage of the capacitor 45, is a DC voltage proportional to the time density (that is, 1-duty ratio) during the period in which the positive-phase input signal INP is at the second level. Further, the integrated correction voltage V46, which is the charging voltage of the capacitor 46, is a DC voltage proportional to the time density (that is, the duty ratio) during the period in which the negative-phase input signal INN is at the second level.

正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％よりも小さい場合、積分補正電圧Ｖ４５が積分補正電圧Ｖ４６よりも高くなる。この場合、積分演算部３では、Ｐチャネルトランジスタ３３のＯＮ抵抗がＰチャネルトランジスタ３４のＯＮ抵抗よりも高くなる。この結果、第２の電流Ｉ３８よりも第１の電流Ｉ３７の方がより抑制され、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を小さくする補正が過剰に行われることが防止される。 When the duty ratio of the positive phase input signal INP and the negative phase input signal INN is smaller than 50%, the integral correction voltage V45 becomes higher than the integral correction voltage V46. In this case, in the integral calculation unit 3, the ON resistance of the P-channel transistor 33 becomes higher than the ON resistance of the P-channel transistor 34. As a result, the first current I37 is suppressed more than the second current I38, and excessive correction for reducing the duty ratios of the positive-phase output signal OUTP and the negative-phase output signal OUTN is prevented. ..

また、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％よりも大きい場合、積分補正電圧Ｖ４６が積分補正電圧Ｖ４５よりも高くなる。この場合、積分演算部３では、Ｐチャネルトランジスタ３４のＯＮ抵抗がＰチャネルトランジスタ３３のＯＮ抵抗よりも高くなる。この結果、第１の電流Ｉ３７よりも第２の電流Ｉ３８の方がより抑制され、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を大きくする補正が過剰に行われることが防止される。 When the duty ratio of the positive-phase input signal INP and the negative-phase input signal INN is larger than 50%, the integral correction voltage V46 becomes higher than the integral correction voltage V45. In this case, in the integral calculation unit 3, the ON resistance of the P-channel transistor 34 becomes higher than the ON resistance of the P-channel transistor 33. As a result, the second current I38 is more suppressed than the first current I37, and excessive correction for increasing the duty ratios of the positive-phase output signal OUTP and the negative-phase output signal OUTN is prevented. ..

以上のように、本実施形態によるデューティ比調整回路１００では、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を５０％以外も含めた任意の目標デューティ比に調整することができる。 As described above, the duty ratio adjusting circuit 100 according to the present embodiment can adjust the duty ratios of the positive phase output signal OUTP and the negative phase output signal OUTN to any target duty ratios other than 50%.

（Ｃ：シミュレーション）
本出願人は、デューティ比調整回路１００の効果をシミュレーションにより確認した。正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比が３０％となるように指定したデューティ比調整回路１００の動作と、デューティ比調整回路１００から直流電圧オフセット補正部２、積分演算部３および積分補正部４を取り除いた回路（以下、通常の差動増幅回路と呼ぶ）の動作とを、周波数を１０ＧＨｚとしたシミュレーションにより比較した。このシミュレーションでは、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮとして矩形波を用いた。 (C: Simulation)
The applicant confirmed the effect of the duty ratio adjusting circuit 100 by simulation. The operation of the duty ratio adjusting circuit 100 in which the duty ratios of the positive phase output signal OUTP and the negative phase output signal OUTN are specified to be 30%, and the operation from the duty ratio adjusting circuit 100 to the DC voltage offset correction unit 2, the integration calculation unit 3, and the The operation of a circuit from which the integral correction unit 4 is removed (hereinafter referred to as a normal differential amplifier circuit) was compared by a simulation with a frequency of 10 GHz. In this simulation, rectangular waves were used as the positive-phase input signal INP and the negative-phase input signal INN.

図３は、デューティ比が３０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。図３（ａ）は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮの波形を示しており、図３（ｂ）は、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示しており、図３（ｃ）は、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示している。デューティ比調整回路１００の目標デューティ比は３０％である。図３（ｂ）に示すように、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は３０％となった。また、図３（ｃ）に示すように、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は２９．２％となった。このようにデューティ比調整回路１００と通常の差動増幅回路とのデューティ比に大きな差は見られない。 FIG. 3 is a result of simulating the positive phase output signal OUTP and the negative phase output signal OUTN of the duty ratio adjusting circuit 100 and the normal differential amplifier circuit with respect to the positive phase input signal INP and the negative phase input signal INN having the duty ratio of 30%. 2 is a time chart showing. 3A shows the waveforms of the positive-phase input signal INP and the negative-phase input signal INN, and FIG. 3B shows the normal-phase output signal OUTP and the negative-phase output signal OUTN of the duty ratio adjusting circuit 100. FIG. 3C shows the waveforms of the normal phase output signal OUTP and the reverse phase output signal OUTN of the normal differential amplifier circuit. The target duty ratio of the duty ratio adjusting circuit 100 is 30%. As shown in FIG. 3B, the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN of the duty ratio adjusting circuit 100 was 30%. Further, as shown in FIG. 3C, the duty ratio of the normal phase output signal OUTP and the reverse phase output signal OUTN of the normal differential amplifier circuit was 29.2%. Thus, there is no significant difference in the duty ratio between the duty ratio adjusting circuit 100 and the normal differential amplifier circuit.

図４は、デューティ比が５０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。図４（ａ）は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮの波形を示しており、図４（ｂ）は、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示しており、図４（ｃ）は、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示している。デューティ比調整回路１００の目標デューティ比は３０％である。図４（ｂ）に示すように、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は３５．６％となった。また、図３（ｃ）に示すように、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は５０％となった。このようにデューティ比調整回路１００と通常の差動増幅回路とのデューティ比に大きな差が見られる。通常の差動増幅回路の正相出力信号ＯＵＴＰおよび正相入力信号ＯＵＴＮのデューティ比は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比とほぼ一致する。デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は、目標デューティ比とほぼ一致する。 FIG. 4 is a result of simulating the positive phase output signal OUTP and the negative phase output signal OUTN of the duty ratio adjusting circuit 100 and the normal differential amplifier circuit with respect to the positive phase input signal INP and the negative phase input signal INN having the duty ratio of 50%. 2 is a time chart showing. 4A shows the waveforms of the positive-phase input signal INP and the negative-phase input signal INN, and FIG. 4B shows the normal-phase output signal OUTP and the negative-phase output signal OUTN of the duty ratio adjusting circuit 100. FIG. 4C shows the waveforms of the normal phase output signal OUTP and the reverse phase output signal OUTN of the normal differential amplifier circuit. The target duty ratio of the duty ratio adjusting circuit 100 is 30%. As shown in FIG. 4B, the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN of the duty ratio adjusting circuit 100 was 35.6%. Further, as shown in FIG. 3C, the duty ratio of the normal phase output signal OUTP and the reverse phase output signal OUTN of the normal differential amplifier circuit was 50%. Thus, there is a large difference in the duty ratio between the duty ratio adjusting circuit 100 and the normal differential amplifier circuit. The duty ratios of the normal phase output signal OUTP and the normal phase input signal OUTN of the normal differential amplifier circuit are substantially the same as the duty ratios of the normal phase input signal INP and the negative phase input signal INN. The duty ratios of the positive-phase output signal OUTP and the negative-phase output signal OUTN of the duty ratio adjusting circuit 100 substantially match the target duty ratio.

図５は、デューティ比が２０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。図５（ａ）は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮの波形を示しており、図５（ｂ）は、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示しており、図５（ｃ）は、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示している。デューティ比調整回路１００の目標デューティ比は３０％である。図５（ｂ）に示すように、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は２６．３％となった。また、図５（ｃ）に示すように、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は１７．５％となった。このようにデューティ比調整回路１００と通常の差動増幅回路とのデューティ比に大きな差が見られる。通常の差動増幅回路の正相出力信号ＯＵＴＰおよび正相入力信号ＯＵＴＮのデューティ比は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比とほぼ一致する。デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は、目標デューティ比とほぼ一致する。 FIG. 5 is a result of simulating the positive phase output signal OUTP and the negative phase output signal OUTN of the duty ratio adjusting circuit 100 and the normal differential amplifier circuit with respect to the positive phase input signal INP and the negative phase input signal INN having the duty ratio of 20%. 2 is a time chart showing. 5A shows the waveforms of the positive-phase input signal INP and the negative-phase input signal INN, and FIG. 5B shows the normal-phase output signal OUTP and the negative-phase output signal OUTN of the duty ratio adjusting circuit 100. FIG. 5C shows waveforms of the normal phase output signal OUTP and the reverse phase output signal OUTN of the normal differential amplifier circuit. The target duty ratio of the duty ratio adjusting circuit 100 is 30%. As shown in FIG. 5B, the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN of the duty ratio adjusting circuit 100 was 26.3%. Further, as shown in FIG. 5C, the duty ratio of the normal phase output signal OUTP and the negative phase output signal OUTN of the normal differential amplifier circuit was 17.5%. Thus, there is a large difference in the duty ratio between the duty ratio adjusting circuit 100 and the normal differential amplifier circuit. The duty ratios of the normal phase output signal OUTP and the normal phase input signal OUTN of the normal differential amplifier circuit are substantially the same as the duty ratios of the normal phase input signal INP and the negative phase input signal INN. The duty ratios of the positive-phase output signal OUTP and the negative-phase output signal OUTN of the duty ratio adjusting circuit 100 substantially match the target duty ratio.

図６は、上記のシミュレーション結果をまとめたグラフである。図６の横軸は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比を示した入力デューティ比であり、縦軸は、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を示した出力デューティ比である。図６に示すように、通常の差動増幅回路では、入力デューティ比を様々な値に変化させると出力デューティ比も同様に変化する。一方、デューティ比調整回路では、入力デューティ比を様々な値に変化させても、出力デューティ比は目標デューティ比となる。以上のように、本実施形態によるデューティ比調整回路１００では、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比に拘わらず、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を５０％以外も含めた任意の目標デューティ比に調整することができる。 FIG. 6 is a graph summarizing the above simulation results. The horizontal axis of FIG. 6 is the input duty ratio showing the duty ratio of the positive phase input signal INP and the negative phase input signal INN, and the vertical axis is the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN. Output duty ratio. As shown in FIG. 6, in the normal differential amplifier circuit, when the input duty ratio is changed to various values, the output duty ratio also changes. On the other hand, in the duty ratio adjusting circuit, the output duty ratio becomes the target duty ratio even if the input duty ratio is changed to various values. As described above, in the duty ratio adjusting circuit 100 according to the present embodiment, the duty ratio of the positive phase output signal OUTP and the negative phase output signal OUTN is set to 50 regardless of the duty ratio of the positive phase input signal INP and the negative phase input signal INN. It can be adjusted to an arbitrary target duty ratio including values other than %.

以上、この発明の一実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば次の通りである。
（１）上記実施形態では、積分演算部３におけるＮチャネルトランジスタ３１および３２のソースを共通の定電流源に接続したが、別個の定電流源に接続してもよい。
（２）上記実施形態では、積分補正部４におけるＰチャネルトランジスタ４１および４２のソースを共通の定電流源に接続したが、別個の定電流源に接続してもよい。
（３）上記実施形態におけるＰチャネルトランジスタをＮチャネルトランジスタとし、ＮチャネルトランジスタをＰチャネルトランジスタとし、高電位電源ＶＤＤと低電位電源ＶＳＳを相互に置き換えてもよい。
（４）上記実施形態では、トランジスタとしてＭＯＳＦＥＴを用いたが、バイポーラトランジスタを用いてもよい。 Although one embodiment of the present invention has been described above, other embodiments can be considered in addition to this. For example:
(1) In the above embodiment, the sources of the N-channel transistors 31 and 32 in the integral calculation unit 3 are connected to the common constant current source, but they may be connected to separate constant current sources.
(2) In the above embodiment, the sources of the P-channel transistors 41 and 42 in the integral correction unit 4 are connected to the common constant current source, but they may be connected to separate constant current sources.
(3) The P-channel transistor in the above embodiment may be an N-channel transistor, the N-channel transistor may be a P-channel transistor, and the high potential power supply VDD and the low potential power supply VSS may be replaced with each other.
(4) In the above embodiment, the MOSFET is used as the transistor, but a bipolar transistor may be used.

１……ドライバ回路、２……直流電圧オフセット補正部、３……積分演算部、４……積分補正部、１１，１２，２１，２２，３１，３２……Ｎチャネルトランジスタ、１３，１４，４３，４４……抵抗、１５，２３，３９，４７……定電流電源、３０……抵抗調整部、３５，３６……可変抵抗、３３，３４，４１，４２……Ｐチャネルトランジスタ、３７，３８，４５，４６……キャパシタ、１００……デューティ比調整回路。 1... Driver circuit, 2... DC voltage offset correction unit, 3... Integral calculation unit, 4... Integral correction unit, 11, 12, 21, 22, 31, 32... N-channel transistor, 13, 14, 43, 44... Resistance, 15, 23, 39, 47... Constant current power supply, 30... Resistance adjusting section, 35, 36... Variable resistance, 33, 34, 41, 42... P-channel transistor, 37, 38, 45, 46... Capacitor, 100... Duty ratio adjusting circuit.

Claims

A driver circuit that differentially amplifies a positive-phase input signal and a negative-phase input signal to output a positive-phase output signal and a negative-phase output signal,
An integration calculation unit comprising a first capacitor, a first variable resistor, a second capacitor, and a second variable resistor, wherein the positive phase output signal is at a first level. The first current is charged through the first variable resistor to charge the first capacitor, and the second capacitor is charged through the second variable resistor while the negative-phase output signal is at the first level. An integration calculation unit that causes the second capacitor to be charged by a current and outputs the charging voltage of the first capacitor and the charging voltage of the second capacitor as a first integrated voltage and a second integrated voltage;
Duty ratio setting means for adjusting the ratio of the first current and the second current by adjusting the ratio of the resistance values of the first variable resistor and the second variable resistor according to the target duty ratio. When,
An offset correction unit that corrects an output offset voltage of the positive-phase output signal with respect to the negative-phase output signal according to a difference between the first integrated voltage and the second integrated voltage. Ratio adjustment circuit.

The duty ratio according to claim 1, further comprising an integral correction unit that corrects the first current and the second current according to a duty ratio of the positive-phase input signal and the negative-phase input signal. Adjustment circuit.

The integration calculation unit includes a first transistor inserted in the first current path and a second transistor inserted in the second current path,
The said integral correction|amendment part correct|amends the said 1st electric current and the said 2nd electric current by controlling each gate voltage supplied to the said 1st and 2nd transistor, The said 2nd characterized by the above-mentioned. Duty ratio adjustment circuit.

The integration corrector supplies the first transistor with a gate voltage corresponding to a period in which the positive-phase input signal is at the second level, and supplies a gate voltage to the first transistor in accordance with the period in which the negative-phase input signal is at the second level. The duty ratio adjusting circuit according to claim 3, wherein the gate voltage is supplied to the second transistor.