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JP6782175B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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JP6782175B2 JP2017005272A JP2017005272A JP6782175B2 JP 6782175 B2 JP6782175 B2 JP 6782175B2 JP 2017005272 A JP2017005272 A JP 2017005272A JP 2017005272 A JP2017005272 A JP 2017005272A JP 6782175 B2 JP6782175 B2 JP 6782175B2
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泰一 小汲
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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
ＷＬ−ＣＳＰ（ウエハレベルチップサイズパッケージ）は、ウエハプロセスで再配線、電極の形成、樹脂封止及びダイシングまでを行う半導体装置のパッケージング技術である。また、積層された複数の半導体チップを含むマルチチップＷＬ−ＣＳＰも知られている。
マルチチップＷＬ-ＣＳＰは、パッケージの平面サイズが、パッケージ内に収容されたいずれかの半導体チップの平面サイズと略同じになること、及びパッケージの高さが、パッケージ内に収容された複数の半導体チップの積層体の高さと略同じになることから、半導体装置の高性能化を図りつつ、パッケージサイズを小さくすることが可能となる。また、複数の半導体チップ間の接続がフリップチップボンディングにより行われるので、ワイヤーボンディングが不要となり、半導体チップ間の通信の遅延が抑制されるなど性能の向上が可能となる。
特許文献１には、第１半導体チップ上にフリップチップボンディングされた第２半導体チップを有する半導体装置が記載されている。
特開２００８−２１８９２６号公報
第１の半導体チップ上に第２の半導体チップが搭載されたマルチチップＷＬ−ＣＳＰの課題の一つは、第１の半導体チップと第２の半導体チップとの間の接合を確実に行うことである。
一般的なＷＬ−ＣＳＰでは、半導体チップの素子形成面に再配線を有する。再配線は、通常、めっきによって形成され、その厚さは５μｍ程度と比較的厚いため、半導体チップに反りを生じさせる場合がある。マルチチップＷＬ−ＣＳＰでは、第１の半導体チップと第２の半導体チップとを、再配線が形成された素子形成面を対向させた状態でこれらの半導体チップを積層するという特殊な構造を有する。このために、互いに逆方向に反った２つの半導体チップを積層することになる。本発明者は、互いに逆方向に反った半導体チップ同士の接続は、半導体チップを配線基板に接続する場合よりも困難なものとなることを見出した。
ここで、図１Ａ及び図１Ｂは、互いに逆方向に反った第１の半導体チップ５０１及び第２の半導体チップ５０２を積層して構成される半導体装置の、半導体チップ間の接続状態の例を示す断面図である。図１Ａ及び図１Ｂに示すように、第１の半導体チップ５０１及び第２の半導体チップ５０２が、互いに逆方向に反っている場合には、第２の半導体チップ５０２に形成された、はんだ等で構成される内部接続端子５１０が、第１の半導体チップ５０１上に形成された電極５２０に接触しない箇所を生じ、オープン不良が発生するおそれがある。特開２００８−２１８９２６号に開示される技術では、再配線に起因する半導体チップの反りについては考慮されていない。
本発明は、上記の点に鑑みてなされたものであり、再配線に起因する半導体チップにおける反りの発生を抑制することを目的とする。
本発明の第１の観点による半導体装置は、第１の半導体チップと、前記第１の半導体チップの主面上に設けられ、第１のランド部及び第２のランド部を有する再配線と、平面視において前記第１のランド部に内包される領域に設けられ、前記第１の半導体チップと前記再配線との積層方向における一端が前記第１のランド部に接続され、前記積層方向における他端が外部接続端子に接続された第１の電極と、平面視において前記第２のランド部に内包される領域に設けられ、前記積層方向における一端が前記第２のランド部に接続された第２の電極と、を含む。平面視における前記第２のランド部の外縁と前記第２の電極の外縁との間の最短距離は、平面視における前記第１のランド部の外縁と前記第１の電極の外縁との間の最短距離よりも小さい。
本発明の第２の観点による半導体装置は、第１の半導体チップと、前記第１の半導体チップの主面上に設けられ、第１のランド部及び前記第１のランド部の面積よりも小さい面積を有する第２のランド部を有する再配線と、平面視において前記第１のランド部に内包される領域に設けられ、前記第１の半導体チップと前記再配線との積層方向における一端が前記第１のランド部に接続され、前記積層方向における他端が外部接続端子に接続された第１の電極と、平面視において前記第２のランド部に内包される領域に設けられ、前記積層方向における一端が前記第２のランド部に接続された第２の電極と、を含む。
本発明に係る半導体装置の製造方法は、第１の半導体チップの主面上に第１のランド部及び前記第１のランド部の面積よりも小さい面積を有する第２のランド部を備えた再配線を形成する工程と、平面視において前記第１のランド部に内包される領域に、前記第１の半導体チップと前記再配線との積層方向における一端が前記第１のランド部に接続された第１の電極を形成する工程と、平面視において前記第２のランド部に内包される領域に、前記積層方向における一端が前記第２のランド部に接続された第２の電極を形成する工程と、主面に第３の電極を有する第２の半導体チップの前記第３の電極を前記第２の電極に接続して、前記第２の半導体チップを前記第１の半導体チップ上に搭載する工程と、前記第１の電極の、前記積層方向における他端に外部接続端子を形成する工程と、を含む。平面視における前記第２のランド部の外縁と前記第２の電極の外縁との間の最短距離を、平面視における前記第１のランド部の外縁と前記第１の電極の外縁との間の最短距離よりも小さくする。
本発明に係る半導体装置及びその製造方法によれば、再配線に起因する半導体チップにおける反りの発生を抑制することが可能となる。
互いに逆方向に反った２つの半導体チップを積層して構成される半導体装置の、半導体チップ間の接続状態の例を示す断面図である。 互いに逆方向に反った２つの半導体チップを積層して構成される半導体装置の、半導体チップ間の接続状態の例を示す断面図である。 本発明の実施形態に係る半導体装置の構成を示す断面図である。 本発明の実施形態に係る半導体装置の部分的な構成を拡大して示す断面図である。 本発明の実施形態に係る再配線、柱状電極及びチップ間接合電極の構成の一例を示す平面図である。 本発明の実施形態に係る第１のランド部及び柱状電極を拡大して示す平面図である。 本発明の実施形態に係る第２のランド部及びチップ間接合電極を拡大して示す平面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本発明の他の実施形態に係る半導体装置の部分的な構成を拡大して示す断面図である。 本発明の他の実施形態に係る半導体装置の部分的な構成を拡大して示す断面図である。
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
図２は、本発明の実施形態に係る半導体装置１の全体構成を示す断面図である。図３は、半導体装置１の部分的な構成を拡大して示す断面図である。
半導体装置１は、第１の半導体チップ１０１と、第１の半導体チップ１０１の主面上に設けられた再配線４０と、再配線４０を介して第１の半導体チップ１０１に接続されると共に第１の半導体チップ１０１上に積層された第２の半導体チップ１０２と、を含む。半導体装置１は、更に、第２の半導体チップ１０２を内部に埋め込むように第１の半導体チップ１０１の主面上を覆う封止樹脂７０と、封止樹脂７０を貫通して再配線４０に達する柱状電極３５と、柱状電極３５の頂部に設けられた外部接続端子８０と、を含む。なお、図３において封止樹脂７０及び外部接続端子８０は、図示が省略されている。
半導体装置１は、パッケージの形態が、マルチチップＷＬ−ＣＳＰの形態を有する。すなわち、半導体装置１は、パッケージの平面サイズが、第１の半導体チップ１０１の平面サイズと略同じであり、且つパッケージの高さが、第１の半導体チップ及び第２の半導体チップ１０２の積層体と略同じである。
第１の半導体チップ１０１を構成する半導体基板１０の表面には、トランジスタ、抵抗素子及びキャパシタ等の回路素子（図示せず）が形成されている。半導体基板１０の表面はＳｉＯ２等の絶縁体からなる層間絶縁膜１１で覆われている。層間絶縁膜１１の表面には、半導体基板１０に形成された回路素子に接続されたチップ電極１２及びチップ電極１２の表面を部分的に露出させる開口部を有するパッシベーション膜（保護膜）１３が設けられている。
パッシベーション膜１３の表面は、ポリイミドまたはＰＢＯ（ポリベンゾオキサゾール）等の感光性有機系絶縁部材で構成される下層絶縁膜２１で覆われている。下層絶縁膜２１には、チップ電極１２の表面を部分的に露出させる開口部が設けられている。
下層絶縁膜２１の表面には、第１のＵＢＭ（Under Bump Metallurgy）膜３１を介して再配線４０が設けられている。第１のＵＢＭ膜３１は、例えば、Ｔｉ膜及びＣｕ膜を含む積層膜によって構成されている。Ｔｉ膜は、下層絶縁膜２１と再配線４０との密着性を高めるための密着層として機能する。Ｃｕ膜は、再配線４０を電解めっき法によって形成するためのめっきシード層として機能する。再配線４０は、例えばＣｕ等の導電体によって構成され、下層絶縁膜２１の開口部において、第１のＵＢＭ膜３１を介してチップ電極１２に接続されている。第１のＵＢＭ膜３１を構成するＣｕ膜は、再配線４０を構成するＣｕに取り込まれる。従って、下層絶縁膜２１と再配線４０との間には、密着層として機能するＴｉ膜が介在する構造となる。
下層絶縁膜２１及び再配線４０の表面は、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材で構成される上層絶縁膜２２で覆われている。上層絶縁膜２２には、柱状電極３５の形成位置に再配線４０を部分的に露出させる第１の開口部２２Ａが設けられ、チップ間接合電極３４の形成位置に再配線４０を部分的に露出させる第２の開口部２２Ｂが設けられている。
上層絶縁膜２２上には、柱状電極３５及びチップ間接合電極３４が設けられている。柱状電極３５は、平面視において、上層絶縁膜２２の第１の開口部２２Ａを内包する領域に形成されている。柱状電極３５は、再配線４０の、第１の開口部２２Ａにおいて露出した部分に第２のＵＢＭ膜３２を介して接続されている。柱状電極３５の材料として、加工が容易なＣｕを好適に用いることが可能である。柱状電極３５は、例えば円柱形状を有している。
チップ間接合電極３４は、平面視において、上層絶縁膜２２の第２の開口部２２Ｂを内包する領域に形成されている。チップ間接合電極３４は、再配線４０の、第２の開口部２２Ｂにおいて露出した部分に第２のＵＢＭ膜３２を介して接続されている。チップ間接合電極３４は、例えばＳｎＡｇを含む半田への拡散が生じない金属によって構成されている。チップ間接合電極３４の材料として例えば、Ｎｉを好適に用いることが可能である。すなわち、チップ間接合電極３４は、柱状電極３５とは異なる材料で構成されている。
第２のＵＢＭ膜３２は、再配線４０と柱状電極３５との間及び再配線４０とチップ間接合電極３４との間に設けられている。第２のＵＢＭ膜３２は、第１のＵＢＭ膜３１と同様、密着層として機能するＴｉ膜及びめっきシード層として機能するＣｕ膜を含む積層膜によって構成されている。第２のＵＢＭ膜３２を構成するＣｕ膜は、柱状電極３５を構成するＣｕに取り込まれる。従って柱状電極３５と再配線４０との間には、密着層として機能するＴｉ膜が介在する構造となる。一方、チップ間接合電極３４と再配線４０との間には、Ｔｉ膜及びＣｕ膜を含む積層膜が介在する構造となる。
第２の半導体チップ１０２は、回路素子（図示せず）の形成面を、第１の半導体チップ１０１に対向させた状態で、第１の半導体チップ１０１上に配置される。第２の半導体チップ１０２は、第１の半導体チップ１０１と、同一または類似の構造を有している。すなわち、第２の半導体チップ１０２を構成する半導体基板５０の表面には、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材で構成される下層絶縁膜５１が設けられ、下層絶縁膜５１上に再配線５３が設けられている。再配線５３は、半導体基板５０の表面に設けられたチップ電極（図示せず）を介して半導体基板５０の表面に設けられたトランジスタ等の回路素子（図示せず）に接続されている。
下層絶縁膜５１及び再配線５３の表面は、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材で構成される上層絶縁膜５２で覆われている。上層絶縁膜５２には、チップ間接合電極５４の形成位置に再配線５３を部分的に露出させる開口部が設けられている。
上層絶縁膜５２上には、チップ間接合電極５４が設けられている。チップ間接合電極５４は、平面視において、上層絶縁膜５２の開口部を内包する領域に形成されている。チップ間接合電極５４は、再配線５３の露出部分にＵＢＭ膜５５を介して接続されている。チップ間接合電極５４は、例えばＳｎＡｇを含む半田への拡散が生じない金属によって構成されている。チップ間接合電極５４の材料として例えば、Ｎｉを好適に用いることが可能である。ＵＢＭ膜５５は、密着層として機能するＴｉ膜及びめっきシード層として機能するＣｕ膜を含む積層膜によって構成されている。
第２の半導体チップ１０２のチップ間接合電極５４は、例えばＳｎＡｇ等の半田で構成される半田端子６０を介して第１の半導体チップ１０１のチップ間接合電極３４に接続される。第２の半導体チップ１０２に形成された回路素子は、第１の半導体チップ１０１側のチップ間接合電極３４及び再配線４０を介して第１の半導体チップ１０１に形成された回路素子または柱状電極３５（外部接続端子８０）に電気的に接続される。
第１の半導体チップ１０１の、第２の半導体チップ１０２との接合面の側には、封止樹脂７０が設けられており、第２の半導体チップ１０２及び柱状電極３５は、封止樹脂７０内に埋め込まれる。チップ間接合電極３４とチップ間接合電極５４との接合部（半田端子６０）、柱状電極３５及び第２の半導体チップ１０２の周囲は、封止樹脂７０によって覆われている。柱状電極３５の頂部は、封止樹脂７０の表面から露出している。柱状電極３５の頂部には、ＳｎＡｇ等の半田で構成される外部接続端子８０が設けられている。半導体装置１は、外部接続端子８０が配線基板（図示せず）に接続されることで、配線基板に実装される。
なお、図１に示す例では、第２の半導体チップ１０２の、第１の半導体チップ１０１との接合面とは反対側の面（以下、裏面という）が封止樹脂７０で覆われているが、第２の半導体チップ１０２の裏面は、封止樹脂７０から露出していてもよい。
図４は、再配線４０、柱状電極３５及びチップ間接合電極３４の構成の一例を示す平面図である。図４に示すように、第１の半導体チップ１０１のチップ電極１２は、矩形形状を有する第１の半導体チップ１０１の各辺に沿って配置されている。再配線４０は、一端がチップ電極１２に接続され、第１の半導体チップ１０１の平面方向の内側に引き出されている。再配線４０の他端は、柱状電極３５またはチップ間接合電極３４に接続されている。
柱状電極３５に接続された再配線４０の端部には、柱状電極３５の台座となる第１のランド部４１が設けられている。柱状電極３５は、平面視において第１のランド部４１に内包される領域に設けられ、半導体チップの積層方向における一端が第１のランド部４１に接続され、半導体チップの積層方向における他端が外部接続端子８０に接続されている。すなわち、柱状電極３５は、その外縁が、第１のランド部４１の外縁から平面方向においてはみ出さない位置に設けられている。
チップ間接合電極３４に接続された再配線４０の端部には、チップ間接合電極３４の台座となる第２のランド部４２が設けられている。チップ間接合電極３４は、平面視において第２のランド部４２に内包される領域に設けられ、半導体チップの積層方向における一端が第２のランド部４２に接続され、半導体チップの積層方向における他端が半田端子６０に接続されている。すなわち、チップ間接合電極３４は、その外縁が、第２のランド部４２の外縁から平面方向においてはみ出さない位置に設けられている。
本実施形態において、チップ間接合電極３４は、第１の半導体チップ１０１の中央部に集約配置されており、柱状電極３５は、チップ間接合電極３４の外周を囲むように配置されている。第２の半導体チップ１０２は、チップ間接合電極３４が集約配置された第１の半導体チップ１０１の中央部において第１の半導体チップ１０１上に搭載されている。
図５Ａは、第１のランド部４１及び柱状電極３５を拡大して示す平面図、図５Ｂは、第２のランド部４２及びチップ間接合電極３４を拡大して示す平面図である。平面視における第２のランド部４２の外縁とチップ間接合電極３４の外縁との間の最短距離であるクリアランスＣ２は、平面視における第１のランド部４１の外縁と柱状電極３５の外縁との間の最短距離であるクリアランスＣ１よりも小さい。また、第２のランド部４２の面積は、第１のランド部４１の面積よりも小さい。なお、第２のランド部４２の面積は、図５Ｂにおいて破線で囲まれた領域の内側に延在する導体パターンの面積であり、第１のランド部４１の面積は、図５Ａにおいて破線で囲まれた領域の内側に延在する導体パターンの面積である。
第２の半導体チップ１０２の再配線５３は、一端が第２の半導体チップ１０２に設けられたチップ電極（図示せず）に接続され、第２の半導体チップ１０２の平面方向の内側に引き出されている。再配線５３の他端はチップ間接合電極５４に接続されている。再配線５３の端部には、チップ間接合電極５４の台座となる第３のランド部５３Ａ（図３参照）が設けられている。チップ間接合電極５４は、平面視において第３のランド部５３Ａに内包される領域に設けられ、半導体チップの積層方向における一端が第３のランド部５３Ａに接続され、他端が半田端子６０に接続されている。すなわち、チップ間接合電極５４は、その外縁が、第３のランド部５３Ａの外縁から平面方向においてはみ出さない位置に設けられている。平面視における第３のランド部５３Ａの外縁とチップ間接合電極５４の外縁との間の最短距離であるクリアランスＣ３（図３参照）は、平面視における第１のランド部４１の外縁と柱状電極３５の外縁との間の最短距離であるクリアランスＣ１よりも小さい。また、第３のランド部５３Ａの面積は、第１のランド部４１の面積よりも小さい。
以下に、本実施形態に係る半導体装置１の製造方法について図６Ａ〜図６Ｕを参照しつつ説明する。図６Ａ〜図６Ｕは、半導体装置１の製造工程を示す断面図である。
はじめに、第１の半導体チップ１０１の製造プロセスが完了した半導体ウエハを用意する（図６Ａ）。第１の半導体チップ１０１の製造プロセスは、半導体基板１０上にトランジスタ等の回路素子（図示せず）を形成する工程、半導体基板１０の表面にＳｉＯ２等の絶縁体で構成される層間絶縁膜１１を形成する工程、層間絶縁膜１１の表面にチップ電極１２を形成する工程及び層間絶縁膜１１の表面にチップ電極１２を部分的に露出させるようにパッシベーション膜（保護膜）１３を形成する工程を含む。
次に、例えば、スピンコート法を用いて、第１の半導体チップ１０１の表面に、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材を塗布することで、パッシベーション膜１３及びチップ電極１２の表面を覆う下層絶縁膜２１を形成する。続いて、下層絶縁膜２１に露光及び現像処理を施すことにより、チップ電極１２の表面を部分的に露出させる開口部２１Ａを下層絶縁膜２１に形成する。その後、熱処理によって下層絶縁膜２１を硬化させる（図６Ｂ）。
次に、下層絶縁膜２１の表面、開口部２１Ａにおいて露出するチップ電極１２の表面を覆う第１のＵＢＭ膜３１を形成する（図６Ｃ）。第１のＵＢＭ膜３１は、例えば、スパッタ法を用いて、Ｔｉ膜及びＣｕ膜を順次成膜することで形成される。Ｔｉ膜は、下層絶縁膜２１と再配線４０との密着性を高めるための密着層として機能する。Ｃｕ膜は、再配線４０を電解めっき法によって形成するためのめっきシード層として機能する。
次に、公知のフォトリソグラフィ技術を用いて、第１のＵＢＭ膜３１の表面に、再配線４０のパターンに対応した開口部２００Ａを有するレジストマスク２００を形成する（図６Ｄ）。レジストマスク２００は、第１のＵＢＭ膜３１上に感光性樹脂を塗布し、感光性樹脂に露光及び現像処理を施すことで形成される。
次に、電界めっき法を用いて、第１のＵＢＭ膜３１の表面に再配線４０を形成する（図６Ｅ）。具体的には、めっき液に半導体基板１０の表面を浸漬し、第１のＵＢＭ膜３１に接続されためっき電極（図示せず）に電流を供給する。これにより、第１のＵＢＭ膜３１（めっきシード層）の露出部分に金属が析出し、第１のＵＢＭ膜３１上に再配線４０が形成される。再配線４０は、一端がチップ電極１２に接続される。再配線４０の他端には、柱状電極３５の台座となる第１のランド部４１またはチップ間接合電極３４の台座となる第２のランド部４２が形成される。第２のランド部４２の面積が第１のランド部４１の面積よりも小さくなるように再配線４０が形成される。再配線４０の材料として、例えばＣｕを用いることができる。この場合、第１のＵＢＭ膜３１を構成するめっきシード層は、再配線４０のＣｕに取り込まれる。従って、再配線４０と下層絶縁膜２１との間に、密着層として機能するＴｉ膜が介在する構造となる。
再配線４０の形成後、公知のアッシングプロセスまたは有機溶剤などを用いてレジストマスク２００を除去する。その後、第１のＵＢＭ膜３１の、レジストマスク２００で覆われていた不要部分を、再配線４０をマスクとして除去する（図６Ｆ）。
次に、例えば、スピンコート法を用いて、上記の各処理を経ることによって形成された構造体の表面に、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材を塗布することで、下層絶縁膜２１及び再配線４０の表面を覆う上層絶縁膜２２を形成する。続いて、上層絶縁膜２２に露光及び現像処理を施すことにより、再配線４０の表面を部分的に露出させる第１の開口部２２Ａ及び第２の開口部２２Ｂを上層絶縁膜２２に形成する。第１の開口部２２Ａは、平面視において第１のランド部４１に内包される領域に形成される。第２の開口部２２Ｂは、平面視において第２のランド部４２に内包される領域に形成される。その後、熱処理によって上層絶縁膜２２を硬化させる（図６Ｇ）。
次に、上層絶縁膜２２の表面、第１の開口部２２Ａ及び第２の開口部２２Ｂにおいて露出する再配線４０（第１のランド部４１及び第２のランド部４２）の表面を覆う第２のＵＢＭ膜３２を形成する（図６Ｈ）。第２のＵＢＭ膜３２は、例えば、スパッタ法を用いて、Ｔｉ膜及びＣｕ膜を順次成膜することで形成される。Ｔｉ膜は、上層絶縁膜２２と柱状電極３５及びチップ間接合電極３４との密着性を高めるための密着層として機能する。Ｃｕ膜は、柱状電極３５及びチップ間接合電極３４を電解めっき法によって形成するためのめっきシード層として機能する。
次に、公知のフォトリソグラフィ技術を用いて、第２のＵＢＭ膜３２の表面に、チップ間接合電極３４の形成領域に開口部２０１Ａを有するレジストマスク２０１を形成する（図６Ｉ）。レジストマスク２０１は、第２のＵＢＭ膜３２上に感光性樹脂を塗布し、感光性樹脂に露光及び現像処理を施すことで形成される。レジストマスク２０１の開口部２０１Ａは、上層絶縁膜２２の第２の開口部２２Ｂを内包し、第２の開口部２２Ｂを露出させる。
次に、電界めっき法を用いて、レジストマスク２０１の開口部２０１Ａにおいて露出した第２のＵＢＭ膜３２の表面にチップ間接合電極３４を形成する（図６Ｊ）。具体的には、めっき液に半導体基板１０の表面を浸漬し、第２のＵＢＭ膜３２に接続されためっき電極（図示せず）に電流を供給する。これにより、第２のＵＢＭ膜３２（めっきシード層）の露出部分に金属が析出し、第２のＵＢＭ膜３２上にチップ間接合電極３４が形成される。チップ間接合電極３４は、第２のＵＢＭ膜３２を介して再配線４０（第２のランド部４２）に接続される。チップ間接合電極３４の材料として、ＳｎＡｇを含む半田への拡散が生じないＮｉを好適に用いることが可能である。この場合、再配線４０の表面の、第２の開口において露出する部分に、Ｔｉ、Ｃｕ及びＮｉが積層される構造となる。平面視における第２のランド部４２の外縁とチップ間接合電極３４の外縁との間の最短距離であるクリアランスが、平面視における第１のランド部４１の外縁と後に形成される柱状電極３５の外縁との間の最短距離であるクリアランスよりも小さくなるように、第２のランド部４２及びチップ間接合電極３４が形成される。
次に、公知のアッシングプロセスまたは有機溶剤などを用いてレジストマスク２０１を除去する（図６Ｋ）。
次に、第２のＵＢＭ膜３２及びチップ間接合電極３４の表面を覆うように、上記の各処理を経ることによって形成された構造体の表面に第１層目のドライフィルム２１１を貼り付ける。第１層目のドライフィルム２１１は、感光性を有するフィルム状のレジスト部材であり、例えば、貼り付け機を用いて貼り付けられる。その後、第１層目のドライフィルム２１１に露光及び現像処理を施すことで、柱状電極３５の形成領域に開口部２１１Ａを形成する。第１層目のドライフィルム２１１の開口部２１１Ａは、上層絶縁膜２２の第１の開口部２２Ａを内包し、第１の開口部２２Ａを露出させる（図６Ｌ）。
次に、電界めっき法を用いて、第１層目のドライフィルム２１１の開口部２１１Ａにおいて露出した第２のＵＢＭ膜３２の表面に柱状電極３５の下層部分３５ａを形成する（図６Ｍ）。具体的には、めっき液に半導体基板１０の表面を浸漬し、第２のＵＢＭ膜３２に接続されためっき電極（図示せず）に電流を供給する。これにより、第２のＵＢＭ膜３２（めっきシード層）の露出部分に金属が析出し、第２のＵＢＭ膜３２上に柱状電極３５の下層部分３５ａが形成される。柱状電極３５の下層部分３５ａは、第２のＵＢＭ膜３２を介して再配線４０（第１のランド部４１）に接続される。なお、柱状電極３５の下層部分３５ａの上面の高さ位置が、第１層目のドライフィルム２１１の上面の高さ位置よりも低くなるように、下層部分３５ａを形成することが好ましい。柱状電極３５の材料として、加工が容易なＣｕを好適に用いることが可能である。この場合、第２のＵＢＭ膜３２を構成するめっきシード層として機能するＣｕ膜は、柱状電極３５を構成するＣｕに取り込まれる。従って柱状電極３５と再配線４０との間には、密着層として機能するＴｉ膜が介在する構造となる。
次に、第１層目のドライフィルム２１１の表面に第２層目のドライフィルム２１２を貼り付ける。第２層目のドライフィルム２１２は、第１層目のドライフィルム２１１と同様、感光性を有するフィルム状のレジスト部材であり、例えば、貼り付け機を用いて貼り付けられる。その後、第２層目のドライフィルム２１２に露光及び現像処理を施すことで、柱状電極３５の形成領域に開口部２１２Ａを形成する。すなわち、第２層目のドライフィルム２１２の開口部２１２Ａは、第１層目のドライフィルムの開口部２１１Ａに連通し、第２層目のドライフィルム２１２の開口部２１２Ａにおいて柱状電極３５の下層部分３５ａが露出する（図６Ｎ）。
次に、電界めっき法を用いて、第２層目のドライフィルム２１２の開口部２１２Ａにおいて露出した柱状電極３５の下層部分３５ａの表面に、柱状電極３５の上層部分３５ｂを形成する（図６Ｏ）。具体的には、めっき液に半導体基板１０の表面を浸漬し、第２のＵＢＭ膜３２に接続されためっき電極（図示せず）に電流を供給する。これにより、柱状電極３５の下層部分３５ａの表面に金属が析出し、柱状電極３５の下層部分３５ａの表面に柱状電極３５の上層部分３５ｂが形成される。なお、柱状電極３５の上層部分３５ｂの上面の高さ位置が、第２層目のドライフィルム２１２の上面の高さ位置よりも高くなるように、上層部分３５ｂを形成することが好ましい。平面視における第２のランド部４２の外縁とチップ間接合電極３４の外縁との間の最短距離であるクリアランスが、平面視における第１のランド部４１の外縁と柱状電極３５の外縁との間の最短距離であるクリアランスよりも小さくなるように、第１のランド部４１及び柱状電極３５が形成される。
柱状電極３５の形成後、有機剥離液などを用いて第１層目のドライフィルム２１１及び第２層目のドライフィルム２１２を除去する（図６Ｐ）。
次に、第２のＵＢＭ膜３２の、第１層目のドライフィルム２１１で覆われていた不要部分を、柱状電極３５及びチップ間接合電極３４をマスクとして除去する（図６Ｑ）。
次に、第２の半導体チップ１０２を第１の半導体チップ１０１上に搭載する（図６Ｒ）。第２の半導体チップ１０２は、半導体基板５０、下層絶縁膜５１、第３のランド部５３Ａを有する再配線５３、上層絶縁膜５２及びチップ間接合電極５４を含んで構成されている。平面視における第３のランド部５３Ａの外縁とチップ間接合電極５４の外縁との間の最短距離であるクリアランスは、平面視における第１のランド部４１の外縁と柱状電極３５の外縁との間の最短距離であるクリアランスよりも小さい。また、第３のランド部５３Ａの面積は、第１のランド部４１の面積よりも小さい。
第１の半導体チップ１０１と第２の半導体チップ１０２との接合には、例えばＳｎＡｇを含む半田端子６０が用いられる。具体的には、第２の半導体チップ１０２側のチップ間接合電極５４に半田端子６０を形成し、その後、半田端子６０を第１の半導体チップ１０１側のチップ間接合電極３４に接触させた状態でリフロー処理を行う。チップ間接合電極３４及び５４は、半田端子６０への拡散が生じないＮｉによって構成されているので、チップ間接合電極３４及び５４が、柱状電極３５の構成材料であるＣｕを含む場合と比較して、第１の半導体チップ１０１と第２の半導体チップ１０２との接続の信頼性を向上させることができる。なお、本実施形態では、第１の半導体チップ１０１側のチップ間接合電極３４をＮｉで構成する場合を例示したが、チップ間接合電極３４をＮｉとＳｎＡｇとを積層した積層膜で構成することも可能である。
次に、例えば、スクリーン印刷法を用いて、上記の各処理を経ることによって形成された構造体の表面に封止樹脂７０を塗布する。柱状電極３５及び第２の半導体チップ１０２は、封止樹脂７０内に埋め込まれる。その後、熱処理によって封止樹脂７０を硬化させる（図６Ｓ）。
次に、グラインダを用いて封止樹脂７０の表面を研削することにより、柱状電極３５の頂部を露出させる。必要に応じて第１の半導体チップ１０１の裏面（第２の半導体チップ１０２が搭載される側とは反対側の面）を研削して半導体装置１の薄膜化を行ってもよい（図６Ｔ）。また、本実施形態では、第２の半導体チップ１０２の裏面（第１の半導体チップ１０１との接合面とは反対側の面）が封止樹脂７０で覆われているが、第２の半導体チップ１０２の裏面を、封止樹脂７０から露出させてもよい。
次に、封止樹脂７０から露出した柱状電極３５の頂部に外部接続端子８０を形成する（図６Ｕ）。外部接続端子８０は、例えば、柱状電極３５の頂部に例えばＳｎＡｇを含む半田ボールを搭載した後にリフロー処理を行うことで形成される。また、スクリーン印刷により柱状電極３５の頂部に例えばＳｎＡｇを含む導体ペーストを形成した後にリフロー処理を行うことで外部接続端子８０を形成することも可能である。
以上の各工程を経て製造される半導体装置１は、外部接続端子８０を配線基板（図示せず）に接合することで配線基板に実装される。外部接続端子８０に柱状電極３５を介して接続される再配線４０の第１のランド部４１のクリアランスＣ１を比較的大きくすることで、半導体基板１０を配線基板に実装した後に、外部から外部接続端子８０を介して伝達される応力が、再配線４０の下層に与える影響を緩和することができる。
一方、チップ間接合電極３４とチップ間接合電極５４との接合部を形成する半田端子６０及び第２の半導体チップ１０２の周囲は、封止樹脂７０によって覆われているので、外部から半田端子６０を介して伝達される応力が、再配線４０の下層に与える影響は、比較的小さい。従って、平面視における第２のランド部４２の外縁とチップ間接合電極３４の外縁との間の最短距離であるクリアランスＣ２を、平面視における第１のランド部４１の外縁と柱状電極３５の外縁との間の最短距離であるクリアランスＣ１よりも小さくすることが可能である。
クリアランスＣ２を、クリアランスＣ１よりも小さくすることで、第２のランド部４２の面積を第１のランド部４１の面積よりも小さくすることができる。これにより、第１の半導体チップ１０１の主面上の、第２の半導体チップ１０２の搭載領域における再配線の占有面積を小さくすることが可能である。半導体チップに生じる反りの大きさは、半導体チップの主面上に設けられる再配線の占有面積の増加に伴って増加する。本発明の実施形態に係る半導体装置１によれば、第１の半導体チップ１０１の主面上に設けられる再配線４０の占有面積を小さくすることができるので、第１の半導体チップ１０１において反りの発生を抑制することができる。若しくは、第１の半導体チップ１０１に生じる反りの大きさを小さくすることができる。
第２の半導体チップ１０２についても同様であり、平面視における第３のランド部５３Ａの外縁とチップ間接合電極５４の外縁との間の最短距離であるクリアランスＣ３を、クリアランスＣ１よりも小さくすることができる。クリアランスＣ３を、クリアランスＣ１よりも小さくすることで、第３のランド部５３Ａの面積を、第１のランド部４１の面積よりも小さくすることができる。これにより、第２の半導体チップ１０２の主面上の再配線の占有面積を小さくすることが可能である。従って、第２の半導体チップ１０２において反りの発生を抑制することができる。若しくは、第２の半導体チップ１０２に生じる反りの大きさを小さくすることができる。
図７Ａ及び図７Ｂは、それぞれ、本発明の第２の実施形態に係る半導体装置１Ａ及び第３の実施形態に係る半導体装置１Ｂの部分的な構成を示す断面図である。なお、図７Ａ、図７Ｂにおいて封止樹脂７０及び外部接続端子８０は、図示が省略されている。
半導体装置１Ａ及び１Ｂは、第１の半導体チップ１０１側の再配線が、第１の配線層に設けられた第１の再配線４０Ａと、第１の配線層とは異なる第２の配線層に設けられ且つ第１の再配線４０Ａに接続された第２の再配線４０Ｂと、を含んで構成されている点が、上記した第１の実施形態に係る半導体装置１と異なる。第１の再配線４０Ａは、下層絶縁膜２１上に設けられている。チップ間接合電極３４の台座として機能する第２のランド部４２は、第１の再配線４０Ａの一部として設けられている。第２の再配線４０Ｂは、上層絶縁膜２２上に設けられている。柱状電極３５の台座として機能する第１のランド部４１は、第２の再配線４０Ｂの端部に設けられている。
半導体装置１Ａにおいては、第１の再配線４０Ａと第２の再配線４０Ｂとが接続するコンタクト部４５が柱状電極３５の直下領域に配置されている。一方、半導体装置１Ｂにおいては、第１の再配線４０Ａと第２の再配線４０Ｂとが接続するコンタクト部４５が平面視において柱状電極３５の形成領域からずれた位置に配置されている。
半導体装置１Ａ及び１Ｂにおいて、平面視における第２のランド部４２の外縁とチップ間接合電極３４の外縁との間の最短距離であるクリアランスＣ２は、平面視における第１のランド部４１の外縁と柱状電極３５の外縁との間の最短距離であるクリアランスＣ１よりも小さい。また、第２のランド部４２の面積は、第１のランド部４１の面積よりも小さい。
半導体装置１Ａ及び１Ｂによれば、上記した第１の実施形態に係る半導体装置１と同様の効果を得ることができる。
なお、第１の半導体チップ１０１は、本発明における第１の半導体チップの一例である。第２の半導体チップ１０２は、本発明における第２の半導体チップの一例である。再配線４０は、本発明における再配線の一例である。第１のランド部４１は、本発明における第１のランド部の一例である。第２のランド部４２は、本発明における第２のランド部の一例である。柱状電極３５は、本発明における第１の電極の一例である。チップ間接合電極３４は、本発明における第２の電極の一例である。チップ間接合電極５４は、本発明における第３の電極の一例である。封止樹脂７０は、本発明における封止部の一例である。外部接続端子８０は、本発明における外部接続端子の一例である。
１ 半導体装置
３４ チップ間接合電極
３５ 柱状電極
４０ 再配線
４１ 第１のランド部
４２ 第２のランド部
５４ チップ間接合電極
６０ 半田端子
７０ 封止樹脂
８０ 外部接続端子
１０１ 第１の半導体チップ
１０２ 第２の半導体チップ

Claims (12)

  1. 第１の半導体チップと、
    前記第１の半導体チップの主面上に設けられ、第１のランド部及び第２のランド部を有する再配線と、
    平面視において前記第１のランド部に内包される領域に設けられ、前記第１の半導体チップと前記再配線との積層方向における一端が前記第１のランド部に接続され、前記積層方向における他端が外部接続端子に接続された第１の電極と、
    平面視において前記第２のランド部に内包される領域に設けられ、前記積層方向における一端が前記第２のランド部に接続された第２の電極と、
    を含み、
    平面視における前記第２のランド部の外縁と前記第２の電極の外縁との間の最短距離が、平面視における前記第１のランド部の外縁と前記第１の電極の外縁との間の最短距離よりも小さい
    半導体装置。
  2. 第１の半導体チップと、
    前記第１の半導体チップの主面上に設けられ、第１のランド部及び前記第１のランド部の面積よりも小さい面積を有する第２のランド部を有する再配線と、
    平面視において前記第１のランド部に内包される領域に設けられ、前記第１の半導体チップと前記再配線との積層方向における一端が前記第１のランド部に接続され、前記積層方向における他端が外部接続端子に接続された第１の電極と、
    平面視において前記第２のランド部に内包される領域に設けられ、前記積層方向における一端が前記第２のランド部に接続された第２の電極と、
    を含む
    半導体装置。
  3. 前記第２のランド部の面積は、前記第１のランド部の面積よりも小さい
    請求項１に記載の半導体装置。
  4. 前記第１の半導体チップ上に積層され、前記第２の電極に接続された第３の電極を主面に有する第２の半導体チップを更に含む
    請求項１から請求項３のいずれか１つに記載の半導体装置。
  5. 前記第２の半導体チップの主面上に設けられ、前記第３の電極が接続された第３のランド部を含む再配線を更に含み、
    平面視における前記第３のランド部の外縁と前記第３の電極の外縁との間の最短距離が、平面視における前記第１のランド部の外縁と前記第１の電極の外縁との間の最短距離よりも小さい
    請求項４に記載の半導体装置。
  6. 前記第２の電極と前記第３の電極との接合部及び前記第２の半導体チップの周囲を覆う封止部を更に含む
    請求項４または請求項５に記載の半導体装置。
  7. 前記再配線は、
    第１の配線層に設けられ且つ前記第２のランド部を有する第１の再配線と、
    前記第１の配線層とは異なる第２の配線層に設けられると共に前記第１の再配線に接続され且つ前記第１のランド部を有する第２の再配線と、を含む
    請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 前記第１の再配線と前記第２の再配線とが接続するコンタクト部が、前記第１の電極の直下に配置されている
    請求項７に記載の半導体装置。
  9. 前記第１の再配線と前記第２の再配線とが接続するコンタクト部が、平面視において前記第１の電極の形成領域からずれた位置に配置されている
    請求項７に記載の半導体装置。
  10. 第１の半導体チップの主面上に第１のランド部及び前記第１のランド部の面積よりも小さい面積を有する第２のランド部を備えた再配線を形成する工程と、
    平面視において前記第１のランド部に内包される領域に、前記第１の半導体チップと前記再配線との積層方向における一端が前記第１のランド部に接続された第１の電極を形成する工程と、
    平面視において前記第２のランド部に内包される領域に、前記積層方向における一端が前記第２のランド部に接続された第２の電極を形成する工程と、
    主面に第３の電極を有する第２の半導体チップの前記第３の電極を前記第２の電極に接続して、前記第２の半導体チップを前記第１の半導体チップ上に搭載する工程と、
    前記第１の電極の、前記積層方向における他端に外部接続端子を形成する工程と、
    を含み、
    平面視における前記第２のランド部の外縁と前記第２の電極の外縁との間の最短距離を、平面視における前記第１のランド部の外縁と前記第１の電極の外縁との間の最短距離よりも小さくする
    半導体装置の製造方法。
  11. 前記第２の半導体チップの主面上に前記第１のランド部の面積よりも小さい面積を有する第３のランド部を備えた再配線を形成する工程と、
    平面視において前記第３のランド部に内包される領域に前記積層方向における一端が前記第３のランド部に接続された前記第３の電極を形成する工程と、
    を更に含み、
    平面視における前記第３のランド部の外縁と前記第３の電極の外縁との間の最短距離を、平面視における前記第１のランド部の外縁と前記第１の電極の外縁との間の最短距離よりも小さくする
    請求項１０に記載の製造方法。
  12. 前記第２の電極と前記第３の電極との接合部、及び前記第２の半導体チップの周囲を覆う封止部を形成する工程を更に含む
    請求項１０または請求項１１に記載の製造方法。
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