JP6767732B2 - Ｒ−２ｒラダー抵抗回路、ラダー抵抗型ｄ／ａ変換回路、及び半導体装置 - Google Patents

Description

本発明は、Ｒ−２Ｒラダー抵抗回路、ラダー抵抗型Ｄ／Ａ変換回路、及び半導体装置に関する。

Ｒ−２Ｒラダー抵抗回路を備えたＤ／Ａ（デジタル／アナログ）変換回路が広く知られている。Ｒ−２Ｒラダー抵抗回路は、抵抗値Ｒの抵抗素子と抵抗値２Ｒの抵抗素子とが梯子状（ラダー状）に接続された回路である（例えば、特許文献１参照）。

図４には、従来のＤ／Ａ変換回路１００の一例が示されている。図４に示すように、Ｄ／Ａ変換回路１００は、Ｒ−２Ｒラダー抵抗回路１０２を有するラダー抵抗型のＤ／Ａ変換回路であり、基準電位入力端子Ｔ_ＲＥＦ、ビット信号入力端子Ｔ−１〜Ｔ−Ｎ、演算増幅器Ａ１、及び出力端子Ｔ_ｏｕｔを備えている。

基準電位入力端子Ｔ_ＲＥＦは基準電位Ｖ_ＲＥＦに接続されている。ビット信号入力端子Ｔ−１〜Ｔ−Ｎには、Ｎビットで規定されるデジタル信号の各ビットＢＩＴ−１（ＭＳＢ）〜ＢＩＴ−Ｎ（ＬＳＢ）が入力される。なお、ここで、ＭＳＢとは、最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を指し、ＬＳＢとは、最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を指す。

Ｒ−２Ｒラダー抵抗回路１０２では、抵抗素子ＲＢ−１〜ＲＢ−（Ｎ−１），ＲＡ−（Ｎ＋１）が直列に接続され、抵抗素子ＲＢ−１は基準電位入力端子Ｔ_ＲＥＦに接続され、抵抗素子ＲＡ−（Ｎ＋１）は接地電位に接続されている。抵抗素子ＲＡ−１〜ＲＡ−Ｎの各一端は、直列に接続された抵抗素子ＲＢ−１〜ＲＢ−（Ｎ−１），ＲＡ−（Ｎ＋１）の接続点に接続され、抵抗素子ＲＡ−１〜ＲＡ−Ｎの各他端は、対応するスイッチＳ−１〜Ｓ−Ｎの可動接点ａに接続されている。スイッチＳ−１〜Ｓ−Ｎの一方の固定接点ｂは演算増幅器Ａ１の反転入力端子に共通に接続され、他方の固定接点ｃは接地電位に接続されている。そして、演算増幅器Ａ１の出力端子は、帰還用の抵抗素子Ｒｆを介して演算増幅器Ａ１の反転入力端子に接続されている。

ここで、抵抗素子ＲＡ−１〜ＲＡ−（Ｎ＋１）の各々の抵抗値は、２０ｋΩ（キロオーム）とされ、抵抗素子ＲＢ−１〜ＲＢ−（Ｎ−１），Ｒｆの抵抗値は、１０ｋΩとされている。

特開昭５９−１８１８２１号公報 特開平５−２６８０９４号公報

しかしながら、Ｒ−２Ｒラダー抵抗回路１０２では、固定接点ｂが演算増幅器Ａ１に直接接続されているため、スイッチＳ−１〜Ｓ−Ｎの動作時にスイッチＳ−１〜Ｓ−Ｎで発生するフィードスルーノイズが、Ｄ／Ａ変換回路１００の出力特性を悪化させてしまう。また、固定接点ｃも接地電位に直接接続されているため、接地電位を他の電位である参照電位に変更すると、参照電位がフィードスルーノイズの影響を受け、Ｄ／Ａ変換回路１００の出力特性を悪化させてしまう。また、Ｄ／Ａ変換回路１００とは異なる別回路でも参照電位が共用される場合、参照電位を共用する別回路にもフィードスルーノイズの影響が及んでしまうことがある。

本発明の目的は、フィードスルーノイズが回路特性に及ぼす影響を軽減することができるＲ−２Ｒラダー抵抗回路、ラダー抵抗型Ｄ／Ａ変換回路、及び半導体装置を提供することである。

上記目的を達成するために、請求項１に記載のＲ−２Ｒラダー抵抗回路は、各々の一端が入力端子に接続された複数の第１抵抗素子と、各々の一端が基準電位に接続された複数の第２抵抗素子と、各々の一端が出力端子に接続された複数の第３抵抗素子と、前記入力端子と前記出力端子とをビット信号に応じて接続する全ての切替接続部であり、かつ、前記複数の第１抵抗素子との間、前記複数の第２抵抗素子との間、及び前記複数の第３抵抗素子との間で対応関係にある複数の切替接続部であって、対応している前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子間で、前記第３抵抗素子の他端を、前記ビット信号に応じて、前記第１抵抗素子の他端と前記第２抵抗素子の他端とに切り替えて接続する複数の切替接続部と、を含む。

上記目的を達成するために、請求項２に記載のＲ−２Ｒラダー抵抗回路は、各々の一端が入力端子に接続された複数の第１抵抗素子と、各々の一端が接地電位と異なる基準電位に接続された複数の第２抵抗素子と、各々の一端が出力端子に接続された複数の第３抵抗素子と、前記複数の第１抵抗素子との間、前記複数の第２抵抗素子との間、及び前記複数の第３抵抗素子との間で対応関係にある複数の切替接続部であって、対応している前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子間で、前記第３抵抗素子の他端を、ビット信号に応じて、前記第１抵抗素子の他端と前記第２抵抗素子の他端とに切り替えて接続する複数の切替接続部と、を含む。

上記目的を達成するために、請求項９に記載のラダー抵抗型Ｄ／Ａ変換回路は、請求項１から請求項８の何れか１項に記載のＲ−２Ｒラダー抵抗回路と、前記Ｒ−２Ｒラダー抵抗回路に含まれる前記出力端子が接続された演算増幅器と、を含む。

上記目的を達成するために、請求項１０に記載の半導体装置は、請求項９に記載のラダー抵抗型Ｄ／Ａ変換回路と、基準電位を生成する参照電位生成回路であって、生成した前記基準電位を、前記基準電位が要求される前記ラダー抵抗型Ｄ／Ａ変換回路を含む複数の回路に供給する供給端子を有する参照電位生成回路と、を含む。

上記目的を達成するために、請求項１１に記載のＲ−２Ｒラダー抵抗回路は、各々の一端が入力端子に接続された複数の第１抵抗素子と、各々の一端が基準電位に接続された複数の第２抵抗素子と、各々の一端が出力端子に接続された複数の第３抵抗素子と、対応する前記第３抵抗素子の他端と、対応する前記第１抵抗素子の他端又は対応する前記第２抵抗素子の他端と、をビット信号に応じて切り替えて接続する複数の切替接続部と、を含み、前記入力端子と前記出力端子とを接続する全ての接続経路は、前記第１抵抗素子と前記第３抵抗素子とを備えると共に、前記基準電位と前記出力端子とを接続する全ての接続経路は、前記第２抵抗素子と前記第３抵抗素子とを備える。

上記目的を達成するために、請求項１２に記載のＲ−２Ｒラダー抵抗回路は、各々の一端が入力端子に接続された複数の第１抵抗素子と、各々の一端が接地電位と異なる基準電位に接続された複数の第２抵抗素子と、各々の一端が出力端子に接続された複数の第３抵抗素子と、対応する前記第３抵抗素子の他端と、対応する前記第１抵抗素子の他端又は対応する前記第２抵抗素子の他端と、をビット信号に応じて切り替えて接続する複数の切替接続部と、を含む。

本発明によれば、フィードスルーノイズが回路特性に及ぼす影響を軽減することができる、という効果が得られる。

第１実施形態に係る半導体装置の要部構成の一例を示す概略構成図である。 第１実施形態に係る半導体装置の変形例を示す概略構成図である。 第２実施形態に係る半導体装置の要部構成を示す概略構成図である。 従来のＤ／Ａ変換回路の回路構成の一例を示す概略回路図である。

以下、図面を参照して、本発明を実施するための形態例について詳細に説明する。

［第１実施形態］
一例として図１に示すように、半導体装置１０は、参照電位生成回路１２、回路１４Ａ_１〜１４Ａ_ｎ、及びラダー抵抗型Ｄ／Ａ変換回路１６を含む。

参照電位生成回路１２は、回路１４Ａ_１〜１４Ａ_ｎ及びラダー抵抗型Ｄ／Ａ変換回路１６で要求される参照電位Ｖ_ＲＥＦを生成する。なお、参照電位Ｖ_ＲＥＦは、本発明に係る基準電位の一例である。

参照電位Ｖ_ＲＥＦは、接地電位と異なる電位である。本第１実施形態では、参照電位Ｖ_ＲＥＦの一例としてＳＩＮ波の電位が採用されているが、本発明はこれに限定されるものではなく、ＳＩＮ波以外の波形で変動する電位であってもよいし、接地電位よりも高く、かつ、固定化された電位であってもよい。

参照電位生成回路１２は、供給端子１２Ａを備えている。回路１４Ａ_１〜１４Ａ_ｎ及びラダー抵抗型Ｄ／Ａ変換回路１６は、供給端子１２Ａに接続されており、参照電位生成回路１２は、生成した参照電位Ｖ_ＲＥＦを供給端子１２Ａから回路１４Ａ_１〜１４Ａ_ｎ及びラダー抵抗型Ｄ／Ａ変換回路１６に供給する。

ラダー抵抗型Ｄ／Ａ変換回路１６は、乗算型のＤ／Ａ変換回路であり、Ｒ−２Ｒラダー抵抗回路１８、演算増幅器２０、受給端子２２、及び入力端子２４を有する。

入力端子２４には、アナログ信号が入力される。ここで、アナログ信号とは、例えば、センサによって検出された物理量を示すアナログ信号を指す。

演算増幅器２０の出力端子２０Ａは、帰還用の抵抗素子Ｒ_ｆを介して演算増幅器２０の反転入力端子２０Ｂに接続されている。演算増幅器２０の非反転入力端子２０Ｃは、供給端子１２Ａに接続されており、非反転入力端子２０Ｃには、参照電位Ｖ_ＲＥＦが供給されている。

Ｒ−２Ｒラダー抵抗回路１８は、本発明に係る切替接続部の一例である単極双投型のスイッチＳＷ_１〜ＳＷ_ｎを備えている。ここで、スイッチＳＷ_１は、ＭＳＢに対応したスイッチであり、スイッチＳＷ_ｎは、ＬＳＢに対応したスイッチである。なお、以下では、説明の便宜上、スイッチＳＷ_１〜ＳＷ_ｎを区別して説明する必要がない場合、「スイッチＳＷ」と称する。

スイッチＳＷの個数は、ビット数に対応した個数であり、図１に示す例では、Ｎビットに対応したｎ個のスイッチＳＷが示されている。各スイッチＳＷには、１ビットのデジタル信号であるビット信号Ｄが入力され、スイッチＳＷは、入力されたビット信号に応じて動作する。図１に示す例では、スイッチＳＷ_１は、入力されたビット信号Ｄ_１に応じて動作する。また、スイッチＳＷ_２は、入力されたビット信号Ｄ_２に応じて動作する。また、スイッチＳＷ_３は、入力されたビット信号Ｄ_３に応じて動作する。また、スイッチＳＷ_４は、入力されたビット信号Ｄ_４に応じて動作する。更に、スイッチＳＷ_ｎは、入力されたビット信号Ｄ_ｎに応じて動作する。

複数の抵抗素子Ｒがラダー状に接続されている。抵抗素子Ｒは、抵抗素子Ｒ_０、本発明に係る第１抵抗素子の一例である抵抗素子Ｒ_１、本発明に係る第２抵抗素子の一例である抵抗素子Ｒ_２、及び本発明に係る第３抵抗素子の一例である抵抗素子Ｒ_３に類別される。

抵抗素子Ｒ_０、抵抗素子Ｒ_１、抵抗素子Ｒ_２、及び抵抗素子Ｒ_３の各々は、全てのスイッチＳＷの各々につき、１つずつ割り当てられている。

Ｒ−２Ｒラダー抵抗回路１８は、直列回路１８Ａを有する。直列回路１８Ａは、スイッチＳＷ毎に対応して設けられた抵抗素子Ｒ_０が直列に接続された回路であり、直列回路１８Ａの一端１８Ａ_１は反転入力端子２０Ｂに接続され、直列回路１８Ａの他端は受給端子２２に接続されている。

Ｒ−２Ｒラダー抵抗回路１８には、入力端子２４と一端１８Ａ_１とを接続する接続経路が複数設けられている。そして、入力端子２４と一端１８Ａ_１とを接続する接続経路の各々には、抵抗素子Ｒ_１及び抵抗素子Ｒ_３が備えられている。

Ｒ−２Ｒラダー抵抗回路１８には、受給端子２２と一端１８Ａ_１とを接続する接続経路が複数設けられている。そして、受給端子２２と一端１８Ａ_１とを接続する接続経路の各々には、抵抗素子Ｒ_２及び抵抗素子Ｒ_３が備えられている。

抵抗素子Ｒ_３の各々の一端は、直列回路１８Ａにおける１つの抵抗素子Ｒ_０を介して接続されている。すなわち、抵抗素子Ｒ_３の一端は、直列回路１８Ａの一端１８Ａ_１に接続されており、残りの抵抗素子Ｒ_３の各々の一端は、直列回路１８Ａにおける抵抗素子Ｒ_０同士の各接続点に対して１つずつ接続されている。

抵抗素子Ｒ_１の各々の一端は、入力端子２４に接続されており、抵抗素子Ｒ_２の各々の一端は、受給端子２２に接続されている。

スイッチＳＷの各々は、対応している抵抗素子Ｒ_１、抵抗素子Ｒ_２、及び抵抗素子Ｒ_３間で、ビット信号Ｄに応じて抵抗素子Ｒ_３の他端を、抵抗素子Ｒ_１の他端と抵抗素子Ｒ_２の他端とに切り替えて接続する。すなわち、スイッチＳＷは、抵抗素子Ｒ_３の他端を抵抗素子Ｒ_１の他端及び抵抗素子Ｒ_２の他端の何れかに接続する。

なお、抵抗素子Ｒ_０、抵抗素子Ｒ_１、抵抗素子Ｒ_２、及び抵抗素子Ｒ_３は、入力端子２４と出力端子２０Ａとをビット信号Ｄに応じて接続する全てのスイッチＳＷの各々に対して、１組ずつ割り当てられている。ここで、全てのスイッチＳＷとは、例えば、図１に示すスイッチＳＷ_１〜ＳＷ_ｎを指す。

また、本第１実施形態では、抵抗素子Ｒ_０、抵抗素子Ｒ_１、抵抗素子Ｒ_２、及び抵抗素子Ｒ_３の各抵抗値は何れも１０ｋΩとされている。そのため、スイッチＳＷを介して接続された抵抗素子Ｒ_１及び抵抗素子Ｒ_３は、Ｒ−２Ｒラダー抵抗回路１８の２Ｒ部分として機能し、スイッチＳＷを介して接続された抵抗素子Ｒ_２及び抵抗素子Ｒ_３は、Ｒ−２Ｒラダー抵抗回路１８の２Ｒ部分として機能する。また、抵抗素子Ｒ_０は、Ｒ−２Ｒラダー抵抗回路１８のＲ部分として機能する。

次に、本第１実施形態に係る半導体装置１０の動作について説明する。

各スイッチＳＷは、対応するビット信号Ｄに応じて、抵抗素子Ｒ_３の他端を、抵抗素子Ｒ_１の他端及び抵抗素子Ｒ_２の他端の何れかに接続する。

抵抗素子Ｒ_３の他端と抵抗素子Ｒ_１の他端とがスイッチＳＷを介して接続されると、アナログ信号は、抵抗素子Ｒ_１及びスイッチＳＷを介して抵抗素子Ｒ_３に入力される。抵抗素子Ｒ_３の他端と抵抗素子Ｒ_２の他端とがスイッチＳＷを介して接続されると、参照電位Ｖ_ＲＥＦが抵抗素子Ｒ_２及びスイッチＳＷを介して抵抗素子Ｒ_３に入力される。

これにより、アナログ信号と参照電位Ｖ_ＲＥＦとの電位差がＲ−２Ｒラダー抵抗回路１８によって調整されて演算増幅器２０の反転入力端子２０Ｂに入力され、Ｒ−２Ｒラダー抵抗回路１８による調整後の電位差に応じた信号が出力端子２０Ａから出力される。

ここで、抵抗素子Ｒ_３の他端と抵抗素子Ｒ_１の他端とを接続する場合にスイッチＳＷがビット信号Ｄに応じて動作することによりスイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ_１によって減衰される。これにより、フィードスルーノイズがアナログ信号に対して及ぼす影響が軽減される。

一方、抵抗素子Ｒ_３の他端と抵抗素子Ｒ_２の他端とを接続する場合にスイッチＳＷがビット信号Ｄに応じて動作することによりスイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ_２によって減衰される。これにより、フィードスルーノイズが参照電位Ｖ_ＲＥＦに及ぼす影響が軽減される。

また、このようにフィードスルーノイズが参照電位Ｖ_ＲＥＦに及ぼす影響が軽減されると、ラダー抵抗型Ｄ／Ａ変換回路１６と参照電位Ｖ_ＲＥＦを共用する回路１４Ａ_１〜１４Ａ_ｎに対して与えるフィードスルーノイズの影響も軽減される。

また、スイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ_３によっても減衰される。これにより、フィードスルーノイズが演算増幅器２０の反転入力端子２０Ｂに対して及ぼす影響が軽減される。

以上説明したように、半導体装置１０では、Ｒ−２Ｒラダー抵抗回路１８に含まれるスイッチＳＷ_１〜ＳＷ_ｎが、入力端子２４と直列回路１８Ａの一端１８Ａ_１とをビット信号Ｄに応じて接続する全てのスイッチである。また、Ｒ−２Ｒラダー抵抗回路１８に含まれる複数のスイッチＳＷは、複数の抵抗素子Ｒ_１との間で対応関係にあり、複数の抵抗素子Ｒ_２との間で対応関係にあり、複数の抵抗素子Ｒ_３との間で対応関係にある。そして、スイッチＳＷにより、対応している抵抗素子Ｒ_１、抵抗素子Ｒ_２、及び抵抗素子Ｒ_３間で、抵抗素子Ｒ_３の他端が、抵抗素子Ｒ_１と抵抗素子Ｒ_３とに切り替えられて接続される。

よって、半導体装置１０によれば、フィードスルーノイズが抵抗素子Ｒ_１、抵抗素子Ｒ_２、及び抵抗素子Ｒ_３で減衰するので、フィードスルーノイズがラダー抵抗型Ｄ／Ａ変換回路１６の特性に及ぼす影響を軽減することができる。

また、半導体装置１０では、Ｒ−２Ｒラダー抵抗回路１８に含まれる抵抗素子Ｒ_２が参照電位Ｖ_ＲＥＦに接続されている。従って、半導体装置１０によれば、フィードスルーノイズが抵抗素子Ｒ_２で減衰するので、ラダー抵抗型Ｄ／Ａ変換回路１６の特性の１つである参照電位Ｖ_ＲＥＦにフィードスルーノイズが及ぼす影響を軽減することができる。

また、半導体装置１０では、受給端子２２が回路１４Ａ_１〜１４Ａ_ｎと共に参照電位生成回路１２の供給端子１２Ａに接続されている。従って、半導体装置１０によれば、フィードスルーノイズが抵抗素子Ｒ_２で減衰するので、フィードスルーノイズが回路１４Ａ_１〜１４Ａ_ｎに対して与える影響を軽減することができる。

また、半導体装置１０では、スイッチＳＷを介して接続された抵抗素子Ｒ_１及び抵抗素子Ｒ_３がＲ−２Ｒラダー抵抗回路１８の２Ｒ部分として機能する。また、スイッチＳＷを介して接続された抵抗素子Ｒ_２及び抵抗素子Ｒ_３がＲ−２Ｒラダー抵抗回路１８の２Ｒ部分として機能する。従って、半導体装置１０によれば、フィードスルーノイズがラダー抵抗型Ｄ／Ａ変換回路１６の回路特性に及ぼす影響を軽減すると同時に、Ｒ−２Ｒラダー抵抗型のＤ／Ａ変換を実現することができる。

なお、上記第１実施形態では、受給端子２２が参照電位Ｖ_ＲＥＦに接続された半導体装置１０を例示したが、本発明はこれに限定されるものではなく、例えば、図２に示す半導体装置３０であってもよい。

一例として図２に示すように、半導体装置３０は、半導体装置１０に比べ、ラダー抵抗型Ｄ／Ａ変換回路１６に代えてラダー抵抗型Ｄ／Ａ変換回路３２を有する点が異なる。また、ラダー抵抗型Ｄ／Ａ変換回路３２は、ラダー抵抗型Ｄ／Ａ変換回路１６に比べ、受給端子２２が参照電位Ｖ_ＲＥＦに接続される点に代えて、受給端子２２が接地電位ＧＮＤに接続される点が異なる。

この場合、アナログ信号と接地電位ＧＮＤとの電位差がＲ−２Ｒラダー抵抗回路１８によって調整されて演算増幅器２０の反転入力端子２０Ｂに入力され、Ｒ−２Ｒラダー抵抗回路１８による調整後の電位差に応じた信号が出力端子２０Ａから出力される。そして、上記第１実施形態で説明したように、抵抗素子Ｒ_３の他端と抵抗素子Ｒ_１の他端とを接続する場合にスイッチＳＷがビット信号Ｄに応じて動作することによりスイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ_１によって減衰される。また、スイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ_３によっても減衰される。

この結果、上記第１実施形態と同様に、フィードスルーノイズがラダー抵抗型Ｄ／Ａ変換回路１６の特性に及ぼす影響（例えば、反転入力端子２０Ｂに及ぼす影響）が軽減される。

［第２実施形態］
上記第１実施形態では、フィードスルーノイズを抵抗素子Ｒ_１及び抵抗素子Ｒ_３で減衰させる場合を例示したが、本第２実施形態では、一対のＣＭＯＳスイッチを用いてフィードスルーノイズを減衰する場合について説明する。なお、以下では、説明の便宜上、上記第１実施形態で説明した構成部材については同一の符号を付して、その説明を省略する。

一例として図３に示すように、本第２実施形態に係る半導体装置５０は、上記第１実施形態に係る半導体装置１０に比べ、ラダー抵抗型Ｄ／Ａ変換回路１６に代えてラダー抵抗型Ｄ／Ａ変換回路５２を有する点が異なる。ラダー抵抗型Ｄ／Ａ変換回路５２は、ラダー抵抗型Ｄ／Ａ変換回路１６に比べ、Ｒ−２Ｒラダー抵抗回路１８に代えてＲ−２Ｒラダー抵抗回路５４を有する点が異なる。

ラダー抵抗回路５４は、Ｒ−２Ｒラダー抵抗回路１８に比べ、スイッチＳＷに代えてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）：相補型ＭＯＳ）スイッチ対５６を有する点が異なる。また、ラダー抵抗回路５４は、Ｒ−２Ｒラダー抵抗回路１８に比べ、ダミーＣＭＯＳスイッチ５８，６０を有する点、及び反転回路６２，６４を有する点が異なる。

本発明に係る一対のＣＭＯＳスイッチの一例であるＣＭＯＳスイッチ対５６は、互いに同じサイズのＣＭＯＳスイッチ５６Ａ，５６Ｂを有する。なお、ここで言う「同じ」とは、完全に「同じ」という意味のみならず、製造工程等で生じる誤差を含めた概念を意味する。

本発明に係る一方のＣＭＯＳスイッチの一例であるＣＭＯＳスイッチ５６Ａの一端、及び本発明に係る他方のＣＭＯＳスイッチの一例であるＣＭＯＳスイッチ５６Ｂの一端は、抵抗素子Ｒ_３の他端に接続されている。

ＣＭＯＳスイッチ５６ＡのＰチャネル側のゲートは、反転回路６２の出力端子に接続されており、ＣＭＯＳスイッチ５６ＢのＮチャネル側のゲートは、反転回路６４の出力端子に接続されている。

ＣＭＯＳスイッチ５６ＡのＮチャネル側のゲート、ＣＭＯＳスイッチ５６ＢのＰチャネル側のゲート、及び反転回路６２，６４の各入力端子には、ビット信号Ｄが入力される。

本発明に係る第１ＣＭＯＳスイッチの一例であるダミーＣＭＯＳスイッチ５８のサイズは、ＣＭＯＳスイッチ５６Ａのサイズの半分である。また、本発明に係る第２ＣＭＯＳスイッチ６０のサイズは、ＣＭＯＳスイッチ５６Ｂのサイズの半分である。なお、ここで言う「半分」とは、完全に「半分」いう意味のみならず、製造工程等で生じる誤差を含めた概念を意味する。

ダミーＣＭＯＳスイッチ５８，６０は何れもソース及びドレインが短絡している。ＣＭＯＳスイッチ５６Ａは、ダミーＣＭＯＳスイッチ５８の短絡経路を介して抵抗素子Ｒ_１の他端に接続されている。ＣＭＯＳスイッチ５６Ｂは、ダミーＣＭＯＳスイッチ６０の短絡経路を介して抵抗素子Ｒ_２の他端に接続されている。

ダミーＣＭＯＳスイッチ５８のＰチャネル側のゲートは、反転回路６２の入力端子に接続されており、ダミーＣＭＯＳスイッチ５８のＮチャネル側のゲートは、反転回路６２の出力端子に接続されている。また、ダミーＣＭＯＳスイッチ６０のＮチャネル側のゲートは、反転回路６４の入力端子に接続されており、ダミーＣＭＯＳスイッチ６０のＰチャネル側のゲートは、反転回路６４の出力端子に接続されている。

次に、本第２実施形態に係る半導体装置５０の動作について説明する。

ＣＭＯＳスイッチ対５６にビット信号Ｄが入力されると、ＣＭＯＳスイッチ５６Ａ，５６Ｂは、入力されたビット信号に応じて、互いに相反するスイッチング動作を行う。ここで、互いに相反するスイッチング動作とは、ＣＭＯＳスイッチ５６Ａ，５６Ｂの一方がオンされ、他方がオフされることを意味する。

すなわち、ＣＭＯＳスイッチ対５６は、入力されたビット信号に応じて、第１接続状態と第２接続状態とに切り替える。第１接続状態とは、抵抗素子Ｒ_２の他端と抵抗素子Ｒ_３の他端とを接続せずに抵抗素子Ｒ_１の他端と抵抗素子Ｒ_３の他端とを接続する接続状態を指す。第２接続状態とは、抵抗素子Ｒ_１の他端と抵抗素子Ｒ_３の他端とを接続せずに抵抗素子Ｒ_２の他端と抵抗素子Ｒ_３の他端とを接続する接続状態を指す。

これに対し、ダミーＣＭＯＳスイッチ５８は、ＣＭＯＳスイッチ５６Ａのスイッチング動作に対して相反するスイッチング動作を行う。すなわち、第１接続状態において、ＣＭＯＳスイッチ５６Ａがオンされると、ダミーＣＭＯＳスイッチ５８はオフされ、第２接続状態において、ＣＭＯＳスイッチ５６Ａがオフされると、ダミーＣＭＯＳスイッチ５８はオンされる。

これにより、ＣＭＯＳスイッチ５６Ａのスイッチング動作で発生したフィードスルーノイズは、ダミーＣＭＯＳスイッチ５８のスイッチング動作で発生した逆極性のフィードスルーノイズによって打ち消される。また、入力端子２４とダミーＣＭＯＳスイッチ５８との間に介在する抵抗素子Ｒ_１によってもフィードスルーノイズが減衰される。よって、ラダー型抵抗Ｄ／Ａ変換回路５２は、ＣＭＯＳスイッチ５６Ａのスイッチング動作で発生したフィードスルーノイズがアナログ信号に対して及ぼす影響を軽減することができる。

一方、ダミーＣＭＯＳスイッチ６０は、ＣＭＯＳスイッチ５６Ｂのスイッチング動作に対して相反するスイッチング動作を行う。すなわち、第１接続状態において、ＣＭＯＳスイッチ５６Ｂがオフされると、ダミーＣＭＯＳスイッチ６０はオンされ、第２接続状態において、ＣＭＯＳスイッチ５６Ｂがオンされると、ダミーＣＭＯＳスイッチ６０はオフされる。

これにより、ＣＭＯＳスイッチ５６Ｂのスイッチング動作で発生したフィードスルーノイズは、ダミーＣＭＯＳスイッチ６０のスイッチング動作で発生した逆極性のフィードスルーノイズによって打ち消される。また、受給端子２２とダミーＣＭＯＳスイッチ６０との間に介在する抵抗素子Ｒ_２によってもフィードスルーノイズが減衰される。よって、ＣＭＯＳスイッチ５６Ｂのスイッチング動作で発生したフィードスルーノイズが参照電位Ｖ_ＲＥＦに対して及ぼす影響が軽減される。

更に、ＣＭＯＳスイッチ５６Ａ，５６Ｂで発生したフィードスルーノイズは互いに逆極性の関係にあるため、抵抗素子Ｒ_３の他端側で打ち消し合う。しかも、抵抗素子Ｒ_３によってもフィードスルーノイズが減衰される。よって、ＣＭＯＳスイッチ５６Ａ，５６Ｂのスイッチング動作で発生したフィードスルーノイズが演算増幅器２０の反転入力端子２０Ｂに対して及ぼす影響が軽減される。

以上説明したように、半導体装置５０では、Ｒ−２Ｒラダー抵抗回路５４が第１接続状態と第２接続状態とをビット信号に応じて切り替えるＣＭＯＳスイッチ対５６を備えている。よって、ラダー抵抗型Ｄ／Ａ変換回路５２によれば、ＣＭＯＳスイッチ対５６で発生したフィードスルーノイズが抵抗素子Ｒ_１、抵抗素子Ｒ_２、及び抵抗素子Ｒ_３で減衰するので、フィードスルーノイズが回路特性に及ぼす影響を軽減することができる。

また、半導体装置５０では、Ｒ−２Ｒラダー抵抗回路５４に含まれるＣＭＯＳスイッチ５６Ａ，５６Ｂが、ビット信号に応じて相反するスイッチング動作を行う。よって、ラダー抵抗型Ｄ／Ａ変換回路５２によれば、ＣＭＯＳスイッチ５６Ａ，５６Ｂで発生した逆極性関係にあるフィードスルーノイズが打ち消し合うので、フィードスルーノイズが反転入力端子２０Ｂに対して及ぼす影響を軽減することができる。

また、半導体装置５０では、Ｒ−２Ｒラダー抵抗回路５４がＣＭＯＳスイッチ５６Ａと相反するスイッチング動作を行うダミーＣＭＯＳスイッチ５８を備えている。よって、半導体装置５０によれば、ＣＭＯＳスイッチ５６ＡのフィードスルーノイズがダミーＣＭＯＳスイッチ５８のフィードスルーノイズによって打ち消されるので、フィードスルーノイズがアナログ信号に及ぼす影響を軽減することができる。

更に、半導体装置５０では、Ｒ−２Ｒラダー抵抗回路５４がＣＭＯＳスイッチ５６Ｂと相反するスイッチング動作を行うダミーＣＭＯＳスイッチ６０を備えている。よって、半導体装置５０によれば、ＣＭＯＳスイッチ５６ＢのフィードスルーノイズがダミーＣＭＯＳスイッチ６０のフィードスルーノイズによって打ち消されるので、フィードスルーノイズが参照電位Ｖ_ＲＥＦに及ぼす影響を軽減することができる。

１０，３０，５０ 半導体装置
１２ 参照電位生成回路
１２Ａ 供給端子
１４ 回路
１６，５２ ラダー抵抗型Ｄ／Ａ変換回路
１８，５４ Ｒ−２Ｒラダー抵抗回路
１８Ａ_１ 一端
２０Ａ 出力端子
２４ 入力端子
５６ ＣＭＯＳスイッチ対
５８，６０ ダミーＣＭＯＳスイッチ
Ｒ_０，Ｒ_１，Ｒ_２，Ｒ_３ 抵抗素子
ＳＷ スイッチ

Claims (5)

1. 各々の一端が入力端子に接続された複数の第１抵抗素子と、
   各々の一端が参照電位生成回路に接続された複数の第２抵抗素子と、
   各々の一端が出力端子に接続された複数の第３抵抗素子と、
   前記第３抵抗素子の各々の一端と前記参照電位生成回路とを結ぶ直列回路に複数設けられた抵抗素子であって、Ｒ−２Ｒラダー抵抗回路のＲ部分を構成する抵抗素子と、
   前記第１抵抗素子と前記第３抵抗素子との間で設けられ、前記第１抵抗素子の他端及び前記第３抵抗素子の他端の接続状態を、ビット信号に応じて切り替える複数の第１ＣＭＯＳスイッチと、
   前記第２抵抗素子と前記第３抵抗素子との間で設けられ、前記第２抵抗素子の他端及び前記第３抵抗素子の他端の接続状態を、前記ビット信号に応じて切り替える複数の第２ＣＭＯＳスイッチと、
   前記第１ＣＭＯＳスイッチと前記第１抵抗素子との間で接続され、前記第１ＣＭＯＳスイッチによる前記第１抵抗素子の他端及び前記第３抵抗素子の他端の接続状態に応じて、前記第１ＣＭＯＳスイッチと相反するスイッチング動作を行う複数の第３ＣＭＯＳスイッチと、
   前記第２ＣＭＯＳスイッチと前記第２抵抗素子との間で接続され、前記第２ＣＭＯＳスイッチによる前記第２抵抗素子の他端及び前記第３抵抗素子の他端の接続状態に応じて、前記第２ＣＭＯＳスイッチと相反するスイッチング動作を行う複数の第４ＣＭＯＳスイッチと、
   を含むＲ−２Ｒラダー抵抗回路。
2. 前記参照電位生成回路は、基準電位を生成し、生成した前記基準電位を、前記基準電位が要求される複数の回路に供給する供給端子を有し、
   前記供給端子に前記複数の第２抵抗素子の各一端が接続された請求項１に記載のＲ−２Ｒラダー抵抗回路。
3. 前記第１ＣＭＯＳスイッチを介して接続された前記第１抵抗素子及び前記第３抵抗素子は、Ｒ−２Ｒラダー抵抗回路の２Ｒ部分であり、前記第２ＣＭＯＳスイッチを介して接続された前記第２抵抗素子及び前記第３抵抗素子は、前記２Ｒ部分である請求項１又は請求項２に記載のＲ−２Ｒラダー抵抗回路。
4. 請求項１から請求項３の何れか１項に記載のＲ−２Ｒラダー抵抗回路と、
   前記Ｒ−２Ｒラダー抵抗回路に含まれる前記出力端子が接続された演算増幅器と、
   を含むラダー抵抗型Ｄ／Ａ変換回路。
5. 請求項４に記載のラダー抵抗型Ｄ／Ａ変換回路と、
   基準電位を生成する前記参照電位生成回路であって、生成した前記基準電位を、前記基準電位が要求される前記ラダー抵抗型Ｄ／Ａ変換回路を含む複数の回路に供給する供給端子を有する前記参照電位生成回路と、
   を含む半導体装置。

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