JP6625215B2 - 駆動回路およびそれを用いたパワーモジュール - Google Patents

Description

この発明は駆動回路およびそれを用いたパワーモジュールに関し、特に、パワートランジスタを駆動させる駆動回路と、それを用いたパワーモジュールとに関する。

特許文献１には、パワートランジスタを駆動させる駆動回路、特に、ノイズ低減に関する駆動回路が開示されている。この駆動回路は、パワートランジスタをオンさせるとき、ゲート抵抗を介してパワートランジスタのゲートに電圧を印加した際にパワートランジスタのゲート端子に流入する電流を検出し、その検出値が上昇から下降に転じたことに応じてゲート抵抗の抵抗値を増大させる。これにより、パワートランジスタのスイッチング速度を低減させてノイズの発生を抑制する。

特開２００８−０２２４５１号公報

しかし、特許文献１では、ゲート電流が上昇から下降に転じるタイミングを高精度で検出する必要があり、ゲート電流の検出精度によってはゲート抵抗の抵抗値を増大させるタイミングが所望のタイミングにならず、ノイズが発生する虞があった。

それゆえに、この発明の主たる目的は、ノイズの発生を容易に抑制することが可能な駆動回路と、それを用いたパワーモジュールとを提供することである。

この発明に係る駆動回路は、制御信号に応答してパワートランジスタを駆動させる駆動回路であって、制御信号のターンオン指令から予め定められた第１の時間が経過したことに応じて、ゲート駆動力を低下させる制御回路を備えたものである。

この発明に係る駆動回路では、制御信号のターンオン指令から予め定められた第１の時間が経過したことに応じてゲート駆動力を低下させる。したがって、パワートランジスタのスイッチング速度を容易に低下させることができ、ノイズの発生を容易に抑制することができる。

この発明の実施の形態１による駆動回路の構成を示す回路ブロック図である。 図１に示した制御回路１〜３の動作を示す波形図である。 図１に示した駆動回路の動作を示す波形図である。 図１に示した駆動回路の動作を示す他の波形図である。 実施の形態１の変更例を示す回路ブロック図である。 この発明の実施の形態２による駆動回路の構成を示す回路ブロック図である。 実施の形態２の変更例を示す回路ブロック図である。 この発明の実施の形態３による駆動回路の構成を示す回路ブロック図である。 図８に示したパワートランジスタのゲート電荷量とゲート・ソース間電圧との関係を示す図である。 この発明の実施の形態４による駆動回路の構成を示す回路ブロック図である。 この発明の実施の形態５による駆動回路の構成を示す回路ブロック図である。 この発明の実施の形態６による駆動回路の構成を示す回路ブロック図である。

実施の形態１．
図１は、この発明の実施の形態１による駆動回路の構成を示す回路ブロック図である。図１において、この駆動回路は、パワートランジスタ５１を駆動させる回路であって、制御回路１〜３、ＮＰＮトランジスタ５、ＰＮＰトランジスタ６、オンゲート抵抗７、オフゲート抵抗８、ＰチャネルＭＯＳトランジスタ９、およびＮチャネルＭＯＳトランジスタ１０を備える。

パワートランジスタ５１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）でもよい。図１では、パワートランジスタ５１がＭＯＳＦＥＴである場合が示されている。パワートランジスタ５１は、直流電力を交流電力に変換する逆変換器、交流電力を直流電力に変換する順変換器などの電力変換器に含まれている。パワートランジスタ５１は、ゲート５１ｇ、ソース（第１の電極）５１ｓ、およびドレイン（第２の電極）５１ｄを備えている。パワートランジスタ５１には、ダイオード５２が逆並列に接続される。ダイオード５２は、フライホイールダイオードとして使用される。

制御回路１は、制御信号ＣＮＴ１を出力する。制御回路１は、パワートランジスタ５１をオンさせる場合は制御信号ＣＮＴ１を「Ｈ」レベルにし、パワートランジスタ５１をオフさせる場合は制御信号ＣＮＴ１を「Ｌ」レベルにするものとして説明される。

制御回路２は、制御信号ＣＮＴ１に応答して制御信号ＣＮＴ２を出力する。制御回路２は、制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられたことに応じて制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、予め定められた時間Ｔ１の経過後に制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。すなわち、制御信号ＣＮＴ２は、制御信号ＣＮＴ１のターンオン指令に応答して、予め定められた時間Ｔ１だけ「Ｌ」レベルにされる。

制御回路３は、制御信号ＣＮＴ１に応答して制御信号ＣＮＴ３を出力する。制御回路３は、制御信号ＣＮＴ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられたことに応じて制御信号ＣＮＴ３を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、予め定められた時間Ｔ２の経過後に制御信号ＣＮＴ３を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。すなわち、制御信号ＣＮＴ３は、制御信号ＣＮＴ１のターンオフ指令に応答して、予め定められた時間Ｔ２だけ「Ｈ」レベルにされる。

図２（ａ）〜（ｃ）は、制御回路１〜３の動作を示すタイムチャートである。図２（ａ）は制御信号ＣＮＴ１の波形を示し、図２（ｂ）は制御信号ＣＮＴ２の波形を示し、図２（ｃ）は制御信号ＣＮＴ３の波形を示している。図２（ａ）〜（ｃ）において、初期状態では制御信号ＣＮＴ１，ＣＮＴ３はともに「Ｌ」レベルに、制御信号ＣＮＴ２は「Ｈ」レベルにされている。

ある時刻ｔ１において、制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、制御信号ＣＮＴ２が「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、予め定められた時間Ｔ１後の時刻ｔ２において制御信号ＣＮＴ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。

次に、ある時刻ｔ３において、制御信号ＣＮＴ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、制御信号ＣＮＴ３が「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、予め定められた時間Ｔ２後の時刻ｔ４において制御信号ＣＮＴ３が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。

図１に戻って、ＮＰＮトランジスタ５およびオンゲート抵抗７は、パワートランジスタ５１のゲート・ソース間に正バイアス電圧を印加する正極側電圧ＶＰのラインと、パワートランジスタ５１のゲート５１ｇとの間に直列接続される。ＮＰＮトランジスタ５は、制御信号ＣＮＴ１が「Ｈ」レベルである場合はオンし、制御信号ＣＮＴ１が「Ｌ」レベルである場合はオフする。ＰチャネルＭＯＳトランジスタ９は、オンゲート抵抗７に並列接続される。ＰチャネルＭＯＳトランジスタ９は、制御信号ＣＮＴ２が「Ｌ」レベルである場合はオンし、制御信号ＣＮＴ２が「Ｈ」レベルである場合はオフする。

制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、制御信号ＣＮＴ２が「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、ＮＰＮトランジスタ５およびＰチャネルＭＯＳトランジスタ９がともにオンする。これにより、パワートランジスタ５１のゲート・ソース間電圧が負バイアス電圧から正バイアス電圧に向って上昇すべく、正極側電圧ＶＰのラインからＮＰＮトランジスタ５と、オンゲート抵抗７およびＰチャネルＭＯＳトランジスタ９の並列接続体とを介してパワートランジスタ５１のゲート５１ｇに電流が流れる。

パワートランジスタ５１のゲート・ソース間電圧がパワートランジスタ５１のしきい値電圧Ｖｔｈを超えると、パワートランジスタ５１がターンオンする。制御信号ＣＮＴ１のターンオン指令から予め定められた時間Ｔ１後に制御信号ＣＮＴ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、ＰチャネルＭＯＳトランジスタ９がオフし、正極側電圧ＶＰのラインとパワートランジスタ５１のゲート５１ｇとの間の抵抗値が増大する。これにより、パワートランジスタ５１のスイッチング速度が低減されてノイズの発生が抑制される。

オンゲート抵抗７およびＰチャネルＭＯＳトランジスタ９は、第１の可変抵抗を構成する。ＰチャネルＭＯＳトランジスタ９がオンすると、第１の可変抵抗の抵抗値の減少に伴いゲート駆動力が向上し、スイッチング速度が上昇する。ＰチャネルＭＯＳトランジスタ９がオフすると、第１の可変抵抗の抵抗値の増大に伴いゲート駆動力が低下し、スイッチング速度が低下する。

なお、本願明細書において、「ゲート駆動力」とは、パワートランジスタ５１のゲート容量（ゲート・ソース間容量およびドレイン・ゲート間容量）を充放電する能力を意味する。パワートランジスタ５１をターンオンする場合には、正極側電圧ＶＰのラインからＮＰＮトランジスタ５と、第１の可変抵抗（オンゲート抵抗７およびＰチャネルＭＯＳトランジスタ９）とを介してパワートランジスタ５１のゲート５１ｇに流入する電流がゲート容量を充電することにより、パワートランジスタ５１のゲート・ソース間電圧が上昇する。

ＰチャネルＭＯＳトランジスタ９がオンすると、第１の可変抵抗の抵抗値が減少するため、ゲート５１ｇに流入する電流が増大し、結果的にゲート容量を充電する能力（ゲート駆動力）が向上する。一方、ＰチャネルＭＯＳトランジスタ９がオフすると、第１の可変抵抗の抵抗値が増加するため、ゲート５１ｇに流入する電流が減少し、結果的にゲート容量を充電する能力（ゲート駆動力）が低下する。

オフゲート抵抗８およびＰＮＰトランジスタ６は、パワートランジスタ５１のゲート５１ｇと、パワートランジスタ５１のゲート・ソース間に負バイアス電圧を印加する負極側電圧ＶＮのラインとの間に直列接続される。ＰＮＰトランジスタ６は、制御信号ＣＮＴ１が「Ｌ」レベルである場合はオンし、制御信号ＣＮＴ１が「Ｈ」レベルである場合はオフする。ＮチャネルＭＯＳトランジスタ１０は、オフゲート抵抗８に並列接続される。ＮチャネルＭＯＳトランジスタ１０は、制御信号ＣＮＴ３が「Ｈ」レベルである場合はオンし、制御信号ＣＮＴ３が「Ｌ」レベルである場合はオフする。

制御信号ＣＮＴ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、制御信号ＣＮＴ３が「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、ＰＮＰトランジスタ６およびＮチャネルＭＯＳトランジスタ１０がともにオンする。これにより、パワートランジスタ５１のゲート・ソース間電圧が正バイアス電圧から負バイアス電圧に向って下降すべく、パワートランジスタ５１のゲート５１ｇからオフゲート抵抗８およびＮチャネルＭＯＳトランジスタ１０の並列接続体と、ＰＮＰトランジスタ６とを介して負極側電圧ＶＮのラインに電流が流れる。

パワートランジスタ５１のゲート・ソース間電圧がパワートランジスタ５１のしきい値電圧Ｖｔｈよりも低くなると、パワートランジスタ５１がターンオフする。制御信号ＣＮＴ１のターンオフ指令から予め定められた時間Ｔ２後に制御信号ＣＮＴ３が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、ＮチャネルＭＯＳトランジスタ１０がオフし、パワートランジスタ５１のゲート５１ｇと負極側電圧ＶＮのラインとの間の抵抗値が増大する。これにより、パワートランジスタ５１のスイッチング速度が低減されてノイズの発生が抑制される。

オフゲート抵抗８およびＮチャネルＭＯＳトランジスタ１０は、第２の可変抵抗を構成する。ＮチャネルＭＯＳトランジスタ１０がオンすると、第２の可変抵抗の抵抗値の減少に伴いゲート駆動力が向上し、スイッチング速度が上昇する。ＮチャネルＭＯＳトランジスタ１０がオフすると、第２の可変抵抗の抵抗値の増大に伴いゲート駆動力が低下し、スイッチング速度が低下する。

このように、パワートランジスタ５１をターンオフする場合には、パワートランジスタ５１のゲート５１ｇから第２の可変抵抗（オフゲート抵抗８およびＮチャネルＭＯＳトランジスタ１０）とＰＮＰトランジスタ６とを介して負極側電圧ＶＮのラインに電流が流れ、ゲート容量が放電されることにより、パワートランジスタ５１のゲート・ソース間電圧が下降する。

ＮチャネルＭＯＳトランジスタ１０がオンすると、第２の可変抵抗の抵抗値が減少するため、ゲート５１ｇから流出する電流が増大し、結果的にゲート容量を放電する能力（ゲート駆動力）が向上する。一方、ＮチャネルＭＯＳトランジスタ１０がオフすると、第２の可変抵抗の抵抗値が増加するため、ゲート５１ｇから流出する電流が減少し、結果的にゲート容量を放電する能力（ゲート駆動力）が低下する。

図３（ａ）〜（ｃ）は、パワートランジスタ５１をオフ状態からオン状態に変化させる場合における駆動回路の動作を示すタイムチャートである。特に、図３（ａ）はパワートランジスタ５１のゲート・ソース間電圧Ｖｇｓの波形を示し、図３（ｂ）はゲート電流Ｉｇの波形を示し、図３（ｃ）はドレイン・ソース間電圧Ｖｄｓの波形を示している。図３（ａ）〜（ｃ）において、太い実線は本願発明の波形を示し、細い実線は比較例の波形を示している。比較例では、図１の駆動回路のトランジスタ９，１０が実装されておらず、ゲート駆動力は変化しない。

初期状態では、パワートランジスタ５１はオフ状態にされており、ゲート・ソース間電圧Ｖｇｓは負バイアス電圧値であり、ドレイン・ソース間電圧Ｖｄｓは電源電圧（直流リンク電圧）値になっている。ある時刻において制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、パワートランジスタ５１のゲート・ソース間容量が充電されてゲート・ソース間電圧Ｖｇｓが上昇する。

ゲート・ソース間電圧Ｖｇｓがパワートランジスタ５１のしきい値電圧Ｖｔｈを超えると、パワートランジスタ５１のドレイン電流が流れ始める。ドレイン電流が所定のドレイン電流値に到達すると、ドレイン・ソース間電圧Ｖｄｓが下降し始める。ドレイン・ソース間電圧Ｖｄｓの低下とともにドレイン・ゲート間容量は増大するので、ゲート電流Ｉｇはドレイン・ゲート間容量を流れるようになる。その結果、ゲート・ソース間電圧Ｖｇｓが略一定となる期間（第１のミラー期間）が出現する。ドレイン・ソース間電圧Ｖｄｓが低下し始めるタイミングは、ミラー期間が出現するタイミングと等しい。

そこで、制御信号ＣＮＴ１のターンオン指令に応答して制御信号ＣＮＴ２が「Ｌ」レベルにされる時間Ｔ１は、制御信号ＣＮＴ１のターンオン指令からミラー期間が出現するまでの時間に設定される。これにより、ドレイン・ソース間電圧Ｖｄｓが低下し始めるタイミングでパワートランジスタ５１のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓの下降速度）を遅くすることができ、ターンオン動作時におけるノイズの発生を容易に抑制することができる。これに対して比較例では、パワートランジスタ５１がターンオンすると、ドレイン・ソース間電圧Ｖｄｓの下降速度が本願発明と比較して急峻であるため、発生するノイズレベルが高い。

図４（ａ）〜（ｃ）は、パワートランジスタ５１をオン状態からオフ状態に変化させる場合における駆動回路の動作を示すタイムチャートである。特に、図４（ａ）はパワートランジスタ５１のゲート・ソース間電圧Ｖｇｓの波形を示し、図４（ｂ）はゲート電流Ｉｇの波形を示し、図４（ｃ）はドレイン・ソース間電圧Ｖｄｓの波形を示している。図４（ａ）〜（ｃ）において、太い実線は本願発明の波形を示し、細い実線は比較例の波形を示している。

初期状態では、パワートランジスタ５１はオン状態にされており、ゲート・ソース間電圧Ｖｇｓは正バイアス電圧値であり、ドレイン・ソース間電圧Ｖｄｓはオン電圧値になっている。ある時刻において制御信号ＣＮＴ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、パワートランジスタ５１のゲート・ソース間容量が放電され、ゲート・ソース間電圧Ｖｇｓが下降する。

ゲート・ソース間電圧Ｖｇｓの下降に伴ってドレイン・ソース間電圧Ｖｄｓが徐々に上昇し、ドレイン・ゲート間容量は減少していく。ドレイン・ソース間電圧Ｖｄｓの上昇とともにドレイン・ゲート間容量が放電される期間、ゲート・ソース間電圧Ｖｇｓは略一定となる。この期間がターンオフ時のミラー期間（第２のミラー期間）である。ミラー期間が終わり、ドレイン・ソース間電圧Ｖｄｓが電源電圧(直流リンク電圧)に達すると、パワートランジスタ５１を流れるドレイン電流は減少し始める。

そこで、制御信号ＣＮＴ１のターンオフ指令に応答して制御信号ＣＮＴ３が「Ｈ」レベルになる時間Ｔ２は、制御信号ＣＮＴ１のターンオフ指令から第２のミラー期間が出現するまでの時間に設定される。これにより、ドレイン・ソース間電圧Ｖｄｓが急上昇するタイミングでパワートランジスタ５１のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓの上昇速度）を遅くすることができ、ターンオフ動作時におけるノイズの発生を容易に抑制することができる。また、ドレイン電流が減少するのはドレイン・ソース間電圧Ｖｄｓが電源電圧(直流リンク電圧)に達するときであるので、スイッチング速度は既に緩やかになっており、サージ電圧を抑制することができる。これに対して比較例では、パワートランジスタ５１がターンオフすると、ドレイン・ソース間電圧Ｖｄｓの上昇速度が本願発明と比較して急峻であるため、発生するノイズレベルが高い。

以上のように、この実施の形態１では、ドレイン・ソース間電圧Ｖｄｓが低下し始めるタイミングでパワートランジスタ５１のターンオン速度を容易に低下させることができ、ターンオン動作時におけるノイズの発生を容易に抑制することができる。

同様に、ドレイン・ソース間電圧Ｖｄｓが急上昇するタイミングでパワートランジスタ５１のターンオフ速度を容易に低下させることができ、ターンオフ動作時におけるノイズの発生を容易に抑制することができる。ドレイン電流が減少するときにはスイッチング速度は既に低下しているので、サージ電圧を抑制することができる。

図５は、実施の形態１の変更例を示す回路ブロック図であって、図１と対比される図である。図５を参照して、この変更例が図１の駆動回路と異なる点は、抵抗素子１１，１２が追加されている点である。抵抗素子１１およびＰチャネルＭＯＳトランジスタ９は直列接続され、オンゲート抵抗７に並列接続される。同様に、抵抗素子１２およびＮチャネルＭＯＳトランジスタ１０は直列接続され、オフゲート抵抗８に並列接続される。

この変更例では、実施の形態１と同じ効果が得られる他、オンゲート抵抗７および抵抗素子１１、あるいはオフゲート抵抗８および抵抗素子１２の組み合わせでそれぞれターンオン速度およびターンオフ速度を決定することができる。スイッチング速度がスイッチング損失に直結するため、ノイズと損失とのトレードオフの関係の中で、最適なスイッチング速度を設定することが可能となる。

なお、ＰチャネルＭＯＳトランジスタ９のドレインとオンゲート抵抗７の負電圧側端子との間に抵抗素子をさらに接続し、ＮチャネルＭＯＳトランジスタ１０のドレインとオフゲート抵抗８の正電圧側端子との間に抵抗素子をさらに接続してもよい。ＰチャネルＭＯＳトランジスタ９と抵抗素子１１の位置を入れ替えて、オンゲート抵抗７に並列接続してもよい。同様に、ＮチャネルＭＯＳトランジスタ１０と抵抗素子１２の位置を入れ替えて、オフゲート抵抗８に並列接続してもよい。

また、半導体スイッチング素子として、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ、あるいは、ＰＮＰトランジスタおよびＮＰＮトランジスタに関して記載しているが、半導体スイッチング素子であればＭＯＳＦＥＴあるいはトランジスタに限定されるものではない。

実施の形態２．
図６は、この発明の実施の形態２による駆動回路の構成を示す回路ブロック図であって、図１と対比される図である。図６を参照して、この駆動回路が図１の駆動回路と異なる点は、電流検出器１５が追加され、制御回路２，３がそれぞれ制御回路１６，１７で置換されている点である。

電流検出器１５は、パワートランジスタ５１のゲート電流Ｉｇの瞬時値を検出し、その検出値を示す信号を制御回路１６，１７に出力する。電流検出器１５は、どのような方法でゲート電流Ｉｇを検出してもよいが、たとえばＣＴ等の電流センサをゲート配線に挿入することでゲート電流Ｉｇを検出する。制御回路１６は、電流検出器１５の出力信号に基づいて制御信号ＣＮＴ２を出力する。制御回路１６は、パワートランジスタ５１のゲート５１ｇに正電流が流れ始めるタイミングで、制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げてＰチャネルＭＯＳトランジスタ９をオンさせる。これにより、パワートランジスタ５１のゲート・ソース間電圧が負バイアス電圧から正バイアス電圧に向って上昇すべく、正極側電圧ＶＰのラインからＮＰＮトランジスタ５と、オンゲート抵抗７と、抵抗素子１１とＰチャネルＭＯＳトランジスタ９との並列接続体とを介してパワートランジスタ５１のゲート５１ｇに電流が流れる。

ここで、パワートランジスタ５１のゲート５１ｇへの正電流の供給を開始してからミラー期間が出現するまでに必要な電荷量は、パワートランジスタ５１の特性として事前に把握することができる。電荷量はゲート電流Ｉｇを積分することによって求められるため、駆動回路の回路定数が決まれば、ゲート電流Ｉｇと、ゲート電流Ｉｇが流れる時間とを用いて電荷量を概算することができる。したがって、パワートランジスタ５１のゲート電流Ｉｇが予め定められた正の値Ｉｐに到達してから予め定められた時間Ｔｐの経過後に制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げることにより、ミラー期間が開始するタイミングでＰチャネルＭＯＳトランジスタ９をオフさせてパワートランジスタ５１のスイッチング速度を低下させることができる。

そこで、制御回路１６は、電流検出器１５の出力信号に基づいて、パワートランジスタ５１のゲート電流Ｉｇが予め定められた正の値Ｉｐに到達してから予め定められた時間Ｔｐの経過後に制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、パワートランジスタ５１のスイッチング速度を低下させる。予め定められた時間Ｔｐは、ゲート電流Ｉｇが予め定められた正の値Ｉｐに到達してからミラー期間が開始されるまでの時間に設定される。

制御回路１７は、パワートランジスタ５１のゲート５１ｇから負極側電圧ＶＮのラインに電流が流れ始めるタイミングで、制御信号ＣＮＴ３を「Ｌ」レベルから「Ｈ」レベルに立ち上げてＮチャネルＭＯＳトランジスタ１０をオンさせる。このとき、パワートランジスタ５１のゲート・ソース間電圧Ｖｇｓが下降すべく、パワートランジスタ５１のゲート５１ｇからオフゲート抵抗８と、抵抗素子１２とＮチャネルＭＯＳトランジスタ１０との並列接続体と、ＰＮＰトランジスタ６とを介して負極側電圧ＶＮのラインに電流Ｉｇが流れる。

ここで、パワートランジスタ５１のゲート・ソース間電圧Ｖｇｓの低下に伴い、パワートランジスタ５１のゲート５１ｇから引き抜かれる電荷量は、パワートランジスタ５１の特性として事前に把握することができる。電荷量はゲート電流Ｉｇを積分することによって求められるため、駆動回路の回路定数が決まれば、ゲート電流Ｉｇと、ゲート電流Ｉｇが流れる時間とを用いて電荷量を概算することができる。したがって、パワートランジスタ５１のゲート電流Ｉｇが予め定められた負の値Ｉｎに到達してから予め定められた時間Ｔｎの経過後に制御信号ＣＮＴ３を「Ｈ」レベルから「Ｌ」レベルに立ち下げることにより、ミラー期間が開始するタイミングでＮチャネルＭＯＳトランジスタ１０をオフさせてパワートランジスタ５１のスイッチング速度を低下させることができる。

そこで、制御回路１７は、電流検出器１５の出力信号に基づいて、パワートランジスタ５１のゲート電流Ｉｇが予め定められた負の値Ｉｎに到達してから予め定められた時間Ｔｎの経過後に制御信号ＣＮＴ３を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、パワートランジスタ５１のスイッチング速度を低下させる。予め定められた時間Ｔｎは、ゲート電流Ｉｇが予め定められた負の値Ｉｎに到達してからミラー期間が開始するまでの時間に設定される。

この実施の形態２でも、実施の形態１と同じ効果が得られる。なお、ゲート電流Ｉｇを検出する手段としてＣＴ等の電流センサをゲート配線に挿入する例を示したが、たとえばゲート抵抗両端の電圧を検出する方法でも同じ効果が得られることは言うまでもない。

図７は、実施の形態２の変更例を示す回路ブロック図であって、図６と対比される図である。図７を参照して、この変更例が図６の駆動回路と異なる点は、電流検出器１５が電流検出器２０，２１で置換されている点である。電流検出器２０は、オンゲート抵抗７の端子間電圧に基づいて、正極側電圧ＶＰのラインからパワートランジスタ５１のゲート５１ｇに流れる正電流を検出し、その検出値を示す信号を制御回路１６に出力する。制御回路１６は、電流検出器２０の出力信号に基づいて制御信号ＣＮＴ２を生成する。電流検出器２１は、オフゲート抵抗８の端子間電圧に基づいて、パワートランジスタ５１のゲート５１ｇから負極側電圧ＶＮのラインに流れる負電流を検出し、その検出値を示す信号を制御回路１７に出力する。制御回路１７は、電流検出器２１の出力信号に基づいて制御信号ＣＮＴ３を生成する。この変更例では、実施の形態２と同じ効果が得られる他、パワートランジスタ５１のゲート５１ｇに流れる正電流と負電流を容易かつ正確に検出することができる。

実施の形態３．
図８は、この発明の実施の形態３による駆動回路の構成を示す回路ブロック図であって、図６と対比される図である。図８を参照して、この駆動回路が図６の駆動回路と異なる点は、電流検出器１５が電荷量検出器２５で置換され、制御回路１６，１７がそれぞれ制御回路２８，２９で置換されている点である。

電荷量検出器２５は、電流検出器２６および積分器２７を含む。電流検出器２６は、パワートランジスタ５１のゲート電流Ｉｇの瞬時値を検出し、その検出値を示す信号を積分器２７に出力する。積分器２７は、電流検出器２６によって検出されたパワートランジスタ５１のゲート電流Ｉｇを積分し、その積分値を示す信号を制御回路２８，２９に出力する。積分器２７の出力信号は、パワートランジスタ５１のゲート容量に蓄えられた電荷量を示しており、電荷量検出器２５の出力信号となる。

制御回路２８は、積分器２７の出力信号に基づいて制御信号ＣＮＴ２を出力する。制御回路２８は、パワートランジスタ５１のゲート５１ｇの電荷量が増大し始めるタイミングで、制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げてＰチャネルＭＯＳトランジスタ９をオンさせる。これにより、パワートランジスタ５１のゲート・ソース間電圧が負バイアス電圧から正バイアス電圧に向って上昇すべく、正極側電圧ＶＰのラインからＮＰＮトランジスタ５と、オンゲート抵抗７と、抵抗素子１１とＰチャネルＭＯＳトランジスタ９との並列接続体とを介してパワートランジスタ５１のゲート５１ｇに電流が流れる。

図９は、パワートランジスタ５１のゲート５１ｇの電荷量Ｑｇとゲート・ソース間電圧Ｖｇｓとの関係を示す図である。ターンオン動作を例に説明する。図９において、パワートランジスタ５１のゲート・ソース間に正バイアス電圧を印加することでゲート・ソース間電圧は上昇するとともに、ゲート・ソース間容量に電荷が蓄積されていく。第１のミラー期間に到達するとゲート・ソース間電圧は略一定となるが、この間、主としてドレイン・ゲート間容量に電荷が蓄積されていく。その後、ゲート・ソース間電圧は再び上昇し、蓄積される電荷量は増大していく。このように、電荷量Ｑｇとミラー期間の間には図９に示すような相関関係があるので、第１のミラー期間が出現する際の電荷量Ｑｇの値Ｑ１を事前に把握することができる。

そこで制御回路２８は、電荷量検出器２５の出力信号に基づいて、パワートランジスタ５１のゲート５１ｇの電荷量Ｑｇが予め定められた値Ｑ１になったことに応じて（すなわち第１のミラー期間が開始されたことに応じて）、制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、パワートランジスタ５１のスイッチング速度を低下させる。予め定められた値Ｑ１は、第１のミラー期間の開始時に検出されるべきゲート電荷量Ｑｇに設定される。

制御回路２９は、電荷量検出器２５の出力信号に基づいて制御信号ＣＮＴ３を出力する。制御回路２９は、パワートランジスタ５１のゲート５１ｇの電荷量が減少し始めるタイミングで、制御信号ＣＮＴ３を「Ｌ」レベルから「Ｈ」レベルに立ち上げてＮチャネルＭＯＳトランジスタ１０をオンさせる。これにより、パワートランジスタ５１のゲート・ソース間電圧Ｖｇｓが下降すべく、パワートランジスタ５１のゲート５１ｇからオフゲート抵抗８と、抵抗素子１２とＮチャネルＭＯＳトランジスタ１０との並列接続体と、ＰＮＰトランジスタ６とを介して負極側電圧ＶＮのラインに電流Ｉｇが流れる。

パワートランジスタ５１のゲート・ソース間に負バイアス電圧を印加することでゲート・ソース間電圧は下降するとともに、電荷が引き抜かれていく。第２のミラー期間に到達するとゲート・ソース間電圧は略一定となるが、この間、主としてドレイン・ゲート間容量から電荷が引き抜かれていく。その後、ゲート・ソース間電圧は再び下降し、蓄積される電荷量は減少していく。このように、電荷量Ｑｇとミラー期間の間には図９に示すような相関関係があるので、第２のミラー期間が出現する際の電荷量Ｑｇの値Ｑ２を事前に把握することができる。

そこで制御回路２９は、電荷量検出器２５の出力信号に基づいて、パワートランジスタ５１のゲート５１ｇの電荷量Ｑｇが予め定められた値Ｑ２になったことに応じて（すなわち第２のミラー期間が出現したことに応じて）、制御信号ＣＮＴ３を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、パワートランジスタ５１のスイッチング速度を低下させる。

この実施の形態３でも、実施の形態１と同じ効果が得られる他、積分器２７を設けたので、実施の形態２よりも精度よく駆動回路を制御することができる。

実施の形態４．
図１０は、この発明の実施の形態４による駆動回路の構成を示す回路ブロック図であって、図６と対比される図である。図１０を参照して、この駆動回路が図６の駆動回路と異なる点は、ＮＰＮトランジスタ５、ＰＮＰトランジスタ６がＰＮＰトランジスタ３２、ＮＰＮトランジスタ３１、抵抗素子３３〜３６、ＰＮＰバイポーラトランジスタ３７，３８、およびＮＰＮバイポーラトランジスタ３９，４０で置換されている点である。

抵抗素子３５、ＰＮＰバイポーラトランジスタ３７、オンゲート抵抗７、およびＮＰＮトランジスタ３１は、正極側電圧ＶＰのラインと負極側電圧ＶＮのラインとの間に直列接続され、抵抗素子３４およびＰＮＰバイポーラトランジスタ３８は、正極側電圧ＶＰのラインとパワートランジスタ５１のゲート５１ｇとの間に直列接続されている。また、ＰＮＰバイポーラトランジスタ３７，３８のベースは、ともにＰＮＰバイポーラトランジスタ３７のコレクタに接続されており、カレントミラー回路が構成されている。

ＮＰＮトランジスタ３１は、制御信号ＣＮＴ１が「Ｈ」レベルである場合にオンし、制御信号ＣＮＴ１が「Ｌ」レベルである場合にオフする。ＮＰＮトランジスタ３１がオンすると、正極側電圧ＶＰのラインから抵抗素子３５、ＰＮＰバイポーラトランジスタ３７、オンゲート抵抗７、およびＮＰＮトランジスタ３１を介して負極側電圧ＶＮのラインに電流が流れる。ＰＮＰバイポーラトランジスタ３７に電流が流れると、その電流に応じた値の電流がＰＮＰバイポーラトランジスタ３８にも流れる。したがって、ＮＰＮトランジスタ３１がオンすると、正極側電圧ＶＰのラインから抵抗素子３４およびＰＮＰバイポーラトランジスタ３８を介してパワートランジスタ５１のゲート５１ｇに正の定電流が流れ、パワートランジスタ５１がターンオンする。

ＰＮＰトランジスタ３２、オフゲート抵抗８、ＮＰＮバイポーラトランジスタ３９、および抵抗素子３６は、正極側電圧ＶＰのラインと負極側電圧ＶＮのラインとの間に直列接続され、ＮＰＮトランジスタ４０および抵抗素子３３は、パワートランジスタ５１のゲート５１ｇと負極側電圧ＶＮのラインとの間に直列接続されている。また、ＮＰＮトランジスタ３９，４０のベースは、ともにＮＰＮトランジスタ３９のコレクタに接続されており、カレントミラー回路が構成されている。

ＰＮＰトランジスタ３２は、制御信号ＣＮＴ１が「Ｌ」レベルである場合にオンし、制御信号ＣＮＴが「Ｈ」レベルである場合にオフする。ＰＮＰトランジスタ３２がオンすると、正極側電圧ＶＰのラインからＰＮＰトランジスタ３２、オフゲート抵抗８、ＮＰＮバイポーラトランジスタ３９、および抵抗素子３６を介して負極側電圧ＶＮのラインに電流が流れる。ＮＰＮバイポーラトランジスタ３９に電流が流れると、その電流に応じた値の電流がＮＰＮバイポーラトランジスタ４０にも流れる。したがって、ＰＮＰトランジスタ３２がオンすると、パワートランジスタ５１のゲート５１ｇからＮＰＮバイポーラトランジスタ４０および抵抗素子３３を介して負極側電圧ＶＮのラインに定電流が流出し、パワートランジスタ５１はターンオフする。

次に、この駆動回路の動作について説明する。制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、ＰＮＰトランジスタ３２がオフするとともにＮＰＮトランジスタ３１がオンする。また、制御回路１６は、電流検出器１５の出力信号に基づいて制御信号ＣＮＴ２を出力する。制御回路１６は、パワートランジスタ５１のゲート５１ｇに正電流が流れ始めるタイミングで、制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げてＰチャネルＭＯＳトランジスタ９をオンさせる。これにより、正極側電圧ＶＰのラインから抵抗素子３５、ＰＮＰバイポーラトランジスタ３７、オンゲート抵抗７、およびＮＰＮトランジスタ３１を介して負極側電圧ＶＮのラインに電流が流れるとともに、正極側電圧ＶＰのラインから抵抗素子３４およびＰチャネルＭＯＳトランジスタ９の並列接続体と、ＰＮＰバイポーラトランジスタ３８を介してパワートランジスタ５１のゲート５１ｇに電流Ｉｇが流れる。制御回路１６の作用により、ゲート電流Ｉｇが予め定められた正の値Ｉｐになってから予め定められた時間Ｔｐの経過後にＰチャネルＭＯＳトランジスタ９がオフされて、パワートランジスタ５１のスイッチング速度が抑制される。

制御信号ＣＮＴ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、ＰＮＰトランジスタ３２がオンするとともにＮＰＮトランジスタ３１がオフする。また、制御回路１７は、パワートランジスタ５１のゲート５１ｇから負極側電圧ＶＮのラインに電流が流れ始めるタイミングで、制御信号ＣＮＴ３を「Ｌ」レベルから「Ｈ」レベルに立ち上げてＮチャネルＭＯＳトランジスタ１０をオンさせる。これにより、正極側電圧ＶＰのラインからＰＮＰトランジスタ３２、オフゲート抵抗８、ＮＰＮバイポーラトランジスタ３９、および抵抗素子３６を介して負極側電圧ＶＮのラインに電流が流れるとともに、パワートランジスタ５１のゲート５１ｇからＮＰＮバイポーラトランジスタ４０と、抵抗素子３３およびＮチャネルＭＯＳトランジスタ１０の並列接続体とを介して負極側電圧ＶＮのラインに電流Ｉｇが流れる。制御回路１７の作用により、ゲート電流Ｉｇが予め定められた負の値Ｉｎになってから予め定められた時間Ｔｎの経過後にＮチャネルＭＯＳトランジスタ１０がオフされて、パワートランジスタ５１のスイッチング速度が抑制される。

この実施の形態４でも、実施の形態２と同じ効果が得られる。
実施の形態５．
図１１は、この発明の実施の形態５による駆動回路の構成を示す回路ブロック図であって、図６と対比される図である。図１１を参照して、この駆動回路が図６の駆動回路と異なる点は、トランジスタ９，１０、抵抗素子１１，１２および制御回路１６，１７が除去され、抵抗素子４１、制御回路４２、コンデンサ４３およびＮチャネルＭＯＳトランジスタ４４が追加されている点である。

抵抗素子４１は、オンゲート抵抗７，オフゲート抵抗８間のノードとパワートランジスタ５１のゲート５１ｇとの間に接続される。電流検出器１５は、パワートランジスタ５１のゲート電流Ｉｇを検出し、その検出値を示す信号を制御回路４２に出力する。コンデンサ４３およびＮチャネルＭＯＳトランジスタ４４は、パワートランジスタ５１のゲート５１ｇとソース５１ｓとの間に直列接続される。ＮチャネルＭＯＳトランジスタ４４のゲートは、制御回路４２からの制御信号ＣＮＴ４を受ける。

制御回路４２は、電流検出器１５の出力信号に基づいて制御信号ＣＮＴ４を生成する。制御信号ＣＮＴ４は、パワートランジスタ５１のゲート電流Ｉｇが予め定められた正の値Ｉｐに到達してから予め定められた時間Ｔｐの経過後に「Ｈ」レベルにされる。制御信号ＣＮＴ４は、パワートランジスタ５１のゲート５１ｇに流れる電流が予め定められた正の値Ｉｐより小さくなると「Ｌ」レベルにされる。制御信号ＣＮＴ４は、パワートランジスタ５１のゲート電流Ｉｇが予め定められた負の値Ｉｎに到達してから予め定められた時間Ｔｎの経過後に「Ｌ」レベルにされる。制御信号ＣＮＴ４は、パワートランジスタ５１のゲート５１ｇに流れる電流が予め定められた負の値Ｉｎより大きくなると「Ｈ」レベルにされる。

次に、この駆動回路の動作について説明する。制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、ＮＰＮトランジスタ５がオンするとともにＰＮＰトランジスタ６がオフする。これにより、正極側電圧ＶＰのラインからＮＰＮトランジスタ５、オンゲート抵抗７および抵抗素子４１を介してパワートランジスタ５１のゲート・ソース間に正バイアス電圧が印加される。

パワートランジスタ５１のゲート５１ｇに流入するゲート電流Ｉｇが予め定められた正の値Ｉｐに到達すると予め定められた時間Ｔｐの経過後（すなわち第１のミラー期間が出現するとき）に、制御信号ＣＮＴ４が「Ｌ」レベルから「Ｈ」レベルに立ち上げられてＮチャネルＭＯＳトランジスタ４４がオンする。これにより、パワートランジスタ５１のゲート５１ｇおよびソース５１ｓ間にコンデンサ４３が接続され、ゲート・ソース間電圧Ｖｇｓの上昇速度が抑制されてパワートランジスタ５１のスイッチング速度が抑制される。

制御信号ＣＮＴ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、ＮＰＮトランジスタ５がオフするとともにＰＮＰトランジスタ６がオンする。これにより、負極側電圧ＶＮのラインからＰＮＰトランジスタ６、オフゲート抵抗８および抵抗素子４１を介してパワートランジスタ５１のゲート・ソース間に負バイアス電圧が印加される。

パワートランジスタ５１のゲート５１ｇから流出するゲート電流Ｉｇが予め定められた負の値Ｉｎに到達すると予め定められた時間Ｔｎの経過後（すなわち第２のミラー期間が出現するとき）に、制御信号ＣＮＴ４が「Ｈ」レベルから「Ｌ」レベルに立ち下げられてＮチャネルＭＯＳトランジスタ４４がオフする。これにより、パワートランジスタ５１のゲート５１ｇおよびソース５１ｓ間のコンデンサ４３が解放され、ゲート・ソース間電圧Ｖｇｓの下降速度が抑制されてパワートランジスタ５１のスイッチング速度が抑制される。

この実施の形態５でも、実施の形態２と同じ効果が得られる。
なお、制御信号ＣＮＴ１が制御回路４２に与えられ、制御回路４２は、制御信号ＣＮＴ１のターンオン指令に応答して制御信号ＣＮＴ４を「Ｌ」レベルから「Ｈ」レベルに立ち上げてもよく、また、ターンオフ指令に応答して制御信号ＣＮＴ４を「Ｈ」レベルから「Ｌ」レベルに立ち下げてもよい。

実施の形態６．
図１２は、この発明の実施の形態６による駆動回路の構成を示す回路ブロック図であって、図１１と対比される図である。図１２を参照して、この駆動回路が図１１の駆動回路と異なる点は、抵抗素子４５が追加されている点である。抵抗素子４５は、ＮチャネルＭＯＳトランジスタ４４とパワートランジスタ５１のソース５１ｓとの間に接続される。

制御回路４２の動作により、パワートランジスタ５１のゲート５１ｇに流入するゲート電流Ｉｇが予め定められた正の値Ｉｐに到達すると、予め定められた時間Ｔｐの経過後（すなわち第１のミラー期間が出現するとき）に、制御信号ＣＮＴ４が「Ｌ」レベルから「Ｈ」レベルに立ち上げられてＮチャネルＭＯＳトランジスタ４４がオンする。これにより、パワートランジスタ５１のゲート５１ｇおよびソース５１ｓ間にコンデンサ４３および抵抗素子４５が接続されるため、ゲート・ソース間電圧Ｖｇｓの上昇速度が抑制され、結果的にパワートランジスタ５１のスイッチング速度が抑制される。抵抗素子４５を挿入することで時定数の調整が容易となるため、スイッチング速度抑制の制御が容易となる。

また、制御回路４２の動作により、パワートランジスタ５１のゲート５１ｇから流出するゲート電流Ｉｇが予め定められた負の値Ｉｎに到達すると、予め定められた時間Ｔｎの経過後（すなわち第２のミラー期間が出現するとき）に、制御信号ＣＮＴ４が「Ｈ」レベルから「Ｌ」レベルに立ち下げられてＮチャネルＭＯＳトランジスタ４４がオフする。これにより、パワートランジスタ５１のゲート５１ｇおよびソース５１ｓ間のコンデンサ４３が解放されるため、ゲート・ソース間電圧Ｖｇｓの下降速度が抑制され、結果的にパワートランジスタ５１のスイッチング速度が抑制される。抵抗素子４５を挿入することで、スイッチング速度を抑制する時定数の調整が容易となる。

なお、以上の実施の形態１〜６および複数の変更例を適宜組み合わせてもよいことはいうまでもない。

また、実施の形態１〜６のいずれかの実施の形態で示した駆動回路と、パワートランジスタ５１とを１つのパッケージに収容してパワーモジュールを構成してもよい。複数組の駆動回路、パワートランジスタ５１、およびダイオード５２を含む電力変換器を１つのパッケージに搭載してパワーモジュールを構成してもよい。

また、珪素よりバンドギャップが大きいワイドバンドギャップ半導体をパワートランジスタ５１として用いる場合、珪素を用いる場合よりも高速なスイッチング動作が可能となるため、スイッチング動作時に発生するノイズが一層大きくなる虞がある。そのため、上述した実施の形態１〜６は、パワートランジスタ５１としてワイドバンドギャップ半導体を用いる場合において好適である。ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム、酸化ガリウム、ダイヤモンドのうちのいずれか一つである。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１〜３，１６，１７，２８，２９，４２ 制御回路、５ ＮＰＮトランジスタ、６ ＰＮＰトランジスタ、３１，３２ スイッチ、７ オンゲート抵抗、８ オフゲート抵抗、１１，１２，３３〜３６，４１，４５ 抵抗素子、９ ＰチャネルＭＯＳトランジスタ、１０，４４ ＮチャネルＭＯＳトランジスタ、１５，２０，２１，２６ 電流検出器、２５ 電荷量検出器、２７ 積分器、３７，３８ ＰＮＰバイポーラトランジスタ、３９，４０ ＮＰＮバイポーラトランジスタ、４３ コンデンサ、５１ パワートランジスタ、５２ ダイオード。

Claims (11)

1. 制御信号に応答してパワートランジスタを駆動させる駆動回路であって、
   前記パワートランジスタのゲート電流を検出する電流検出器と、
   前記電流検出器の検出結果に基づいて動作し、前記ゲート電流が予め定められた第１の電流値に到達してから第１のミラー期間が現れるまでの時間が経過したことに応じて前記駆動回路のゲート駆動力を低下させる制御回路とを備える、駆動回路。
2. 前記制御回路は、前記ゲート電流が予め定められた第２の電流値に到達してから第２のミラー期間が現われるまでの時間が経過したことに応じて前記駆動回路の前記ゲート駆動力を低下させる、請求項１に記載の駆動回路。
3. 前記電流検出器は、前記ゲート電流が流れる電流経路にある抵抗素子の端子間電圧に基づいて前記ゲート電流を検出する、請求項１または２に記載の駆動回路。
4. 前記制御回路は、前記ゲート電流が前記第１の電流値に到達してから前記第１のミラー期間が現われるまでの時間を、前記電流検出器の出力信号を積分することで得られる前記パワートランジスタのゲート電荷量が、前記第１のミラー期間に現れたときに検出されるべきゲート電荷量に到達したことに応じて判定する、請求項１から３のいずれか１項に記載の駆動回路。
5. 前記制御回路は、さらに、前記ゲート電流が前記第２の電流値に到達してから前記第２のミラー期間が現われるまでの時間を、前記電流検出器の出力信号を積分することで得られる前記パワートランジスタのゲート電荷量が、前記第２のミラー期間に現れたときに検出されるべきゲート電荷量に到達したことに応じて判定する、請求項２に記載の駆動回路。
6. 前記パワートランジスタのゲートに正バイアス電圧を印加する正極側電圧と前記ゲートとの間に接続されるオンゲート抵抗と、
   前記ゲートに負バイアス電圧を印加する負極側電圧と前記ゲートとの間に接続されるオフゲート抵抗と、
   前記オンゲート抵抗および前記オフゲート抵抗の少なくとも一方に並列に接続される半導体スイッチとをさらに備える、請求項１から５のいずれか１項に記載の駆動回路。
7. 前記パワートランジスタのゲート、第１の電極および第２の電極のうちの前記ゲートおよび前記第１の電極の間に直列に接続されるコンデンサおよびスイッチをさらに備える、請求項１から５のいずれか１項に記載の駆動回路。
8. 前記パワートランジスタのゲート、第１の電極および第２の電極のうちの前記ゲートおよび前記第１の電極の間に直列に接続されるコンデンサ、スイッチおよび抵抗をさらに備える、請求項１から５のいずれか１項に記載の駆動回路。
9. 請求項１から請求項８のいずれか１項に記載の駆動回路と、
   前記パワートランジスタとを備える、パワーモジュール。
10. 前記パワートランジスタは、珪素よりバンドギャップが大きいワイドバンドギャップ半導体で構成されている、請求項９に記載のパワーモジュール。
11. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム、酸化ガリウム、ダイヤモンドのうちのいずれか一つである、請求項１０に記載のパワーモジュール。

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