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JP6696480B2 - 半導体装置 - Google Patents

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JP6696480B2
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英二 林
領二 上瀧
領二 上瀧
知巳 奥村
知巳 奥村
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Description

この明細書における開示は、半導体装置に関する。
特許文献1には、はんだを介して、半導体チップの電極と導電部材が接続され、封止樹脂体により一体的に封止されてなる半導体装置が開示されている。導電部材は、電極との対向面に、はんだを介した半導体チップの実装部と、実装部を取り囲む周囲部と、を有している。そして、周囲部に、封止樹脂体の密着する密着部が設けられている。
特開2016−197706号公報
周囲部の全域が密着部とされた構成では、密着部が実装部、すなわち、はんだに対して隣接する。本発明者が鋭意検討したところ、このような構成では、密着部におけるはんだ側の端部と封止樹脂体との界面において、せん断方向の熱応力が高くなるため、封止樹脂体の剥離を抑制すべく密着部を設けたにも関わらず、密着部から封止樹脂体が剥離する虞があることが明らかとなった。
本開示はこのような課題に鑑みてなされたものであり、導電部材から封止樹脂体が剥離するのを抑制できる半導体装置を提供することを目的とする。
本開示は、上記目的を達成するために以下の技術的手段を採用する。なお、括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、技術的範囲を限定するものではない。
本開示のひとつである半導体装置は、電極(121)を有する半導体チップ(12)と、
金属基材(186)を含み、電極との対向面に、半導体チップの実装部(182)と、実装部を取り囲む周囲部(183)と、を有する導電部材(18)と、
電極と実装部との間に介在し、電極と導電部材とを接続するはんだ(16)と、
半導体チップ、金属部材の少なくとも対向面、及びはんだを一体的に封止する封止樹脂体(14)と、を備え、
導電部材が、周囲部として、実装部を取り囲むように設けられ、封止樹脂体が密着する密着部(184)と、実装部と密着部との間に設けられ、はんだが接続されず、密着部よりも封止樹脂体に対する密着性が低くされた非密着部(185)と、を有し、
密着部は、表面が連続して凹凸をなす粗化部であり、
導電部材が、金属基材の表面に形成された皮膜(187)を含み、
皮膜が、密着部の全域と、非密着部の少なくとも密着部側の部分と、に設けられ、
皮膜における凸部の高さは、密着部のほうが非密着部よりも高くされている。
この半導体装置によれば、実装部と密着部との間に、はんだが接続されず、封止樹脂体が密着しない非密着部が設けられている。これにより、密着部に実装部、すなわち、はんだが隣接しない。したがって、密着部におけるはんだ側の端部と封止樹脂体との界面に作用するせん断方向の熱応力を低減し、密着部から封止樹脂体が剥離するのを抑制することができる。
本開示の他のひとつである半導体装置は、半導体チップが、厚み方向の一面側に電極である第1電極を有するとともに、一面と反対の面側に第2電極(122)を有し、
厚み方向において、導電部材である第1導電部材との間に半導体チップを挟むように設けられ、第2電極と電気的に接続された第2導電部材(30)をさらに備え、
封止樹脂体が、第2導電部材における第1導電部材との対向面も一体的に封止しており、
第1導電部材が、周囲部として、密着部である第1密着部及び非密着部を有し、
第2導電部材が、第1導電部材との対向面に、封止樹脂体が密着する部分であり、厚み方向の平面視において非密着部の少なくとも一部と重なるように設けられた第2密着部(304)を有する。
この半導体装置によれば、第1導電部材の非密着部上にボイドが生じても、ボイドを検出することができる。
第1実施形態に係る半導体装置の概略構成を示す平面図である。 図1のII-II線に沿う断面図である。 第1ヒートシンクを対向面側から見た平面図である。 図2に一点鎖線で示す領域IVを拡大した断面図である。 非密着部の幅と密着部の端部に作用するせん断応力との関係を示す図である。 各素子厚において、非密着部の幅とはんだ歪との関係を示す図である。 密着部の幅とはんだ歪との関係を示す図である。 第1変形例を示す断面図であり、図3に対応している。 第2実施形態に係る半導体装置の概略構成を示す断面図であり、図3に対応している。 第3実施形態に係る半導体装置の概略構成を示す断面図であり、図2に対応している。 非密着部と第2密着部の平面配置を示す図である。 図10に一点鎖線で示す領域XIIを拡大した断面図である。 非密着部上にボイドが生じた状態を示す断面図であり、図10に対応している。 ボイド有無とはんだ歪との関係を示す図である。 第1ヒートシンク側からのSAT像を示す図である。 第2ヒートシンク側からのSAT像を示す図である。 第4実施形態に係る半導体装置において、非密着部と第2密着部の平面配置を示す図であり、図11に対応している。 第2変形例を示す平面図であり、図17に対応している。 第3変形例を示す平面図であり、図17に対応している。 第4変形例を示す平面図であり、図17に対応している。
図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び/又は構造的に対応する部分には同一の参照符号を付与する。以下において、半導体基板の厚み方向をZ方向、Z方向に直交する一方向をX方向と示す。また、Z方向及びX方向の両方向に直交する方向をY方向と示す。特に断わりのない限り、上記したX方向及びY方向により規定されるXY面に沿う形状を平面形状とする。
(第1実施形態)
先ず、図1〜図3に基づき、半導体装置の概略構成について説明する。
図1及び図2に示すように、半導体装置10は、半導体チップ12、封止樹脂体14、第1ヒートシンク18、主端子20、信号端子22、ターミナル26、第2ヒートシンク30、及び主端子32を備えている。このような半導体装置10は、たとえば車載の電力変換装置を構成する三相インバータに適用される。半導体装置10は、三相インバータを構成する6つのアームのひとつを構成する。
半導体チップ12は、シリコンやシリコンカーバイドなどの半導体基板120に、絶縁ゲートバイポーラトランジスタ(IGBT)などの素子が形成されてなる。本実施形態では、nチャネル型のIGBTが形成されるとともに、IGBTに逆並列に接続される還流ダイオード(FWD)も形成されてなる。すなわち、半導体基板120に、RC(Reverse Conducting)−IGBTが形成されている。半導体基板120は、平面略矩形状をなしている。
IGBT及びFWDは、半導体基板120の板厚方向であるZ方向に電流が流れるように、所謂縦型構造をなしている。半導体基板120におけるZ方向の両面それぞれに、主電極が形成されている。主電極として、一面上にコレクタ電極121が形成され、一面と反対の裏面上にエミッタ電極122が形成されている。コレクタ電極121が電極に相当する。
本実施形態では、コレクタ電極121がFWDのカソード電極を兼ねており、エミッタ電極122がアノード電極を兼ねている。コレクタ電極121は、半導体基板120の裏面側の全面に形成されている。半導体基板120の一面上には、ポリイミドなどの保護膜123が形成されており、エミッタ電極122は保護膜123から露出されている。すなわち、エミッタ電極122は、半導体基板120の一面側の一部に形成されている。なお、図示しない信号用のパッドも、保護膜123から露出されている。信号用のパッドには、ゲート電極用のパッドも含まれる。
封止樹脂体14は、半導体チップ12、及び、半導体チップ12以外の半導体装置10の構成要素を一体的に封止している。封止樹脂体14は、樹脂成形体である。封止樹脂体14は、たとえばエポキシ系樹脂を用いて形成されている。本実施形態では、トランスファ成形法により、封止樹脂体14が形成されている。
封止樹脂体14は、平面略矩形状をなしている。封止樹脂体14は、Z方向における表面として、一方の面である一面140及び一面140と反対の裏面141を有している。一面140及び裏面141は、略平坦面となっている。また、封止樹脂体14は、表面の一部として側面142を有している。側面142は、一面140及び裏面141に連なっている。
半導体チップ12のコレクタ電極121には、はんだ16を介して第1ヒートシンク18が接続されている。第1ヒートシンク18が導電部材に相当する。第1ヒートシンク18は、半導体チップ12の生じた熱を半導体装置10の外部に放熱する。第1ヒートシンク18は、半導体チップ12と後述する主端子20とを電気的に中継している。
第1ヒートシンク18は、Z方向における表面として、コレクタ電極121との対向面180及び対向面180と反対の裏面181を有している。図2及び図3に示すように、第1ヒートシンク18は、対向面180に、実装部182及び周囲部183を有している。実装部182は、対向面180のうち、はんだ16が接続される部分、すなわち半導体チップ12が実装される部分である。実装部182は、Z方向からの平面視においてコレクタ電極121(半導体チップ12)と重なる部分を少なくとも含んでいる。周囲部183は、対向面180において、実装部182を除く部分である。周囲部183は、実装部182を取り囲んでいる。
周囲部183は、封止樹脂体14が密着する密着部184、及び、封止樹脂体14が密着しない非密着部185を有している。密着部184は、実装部182に隣接しないように、実装部182から離れた位置で実装部182を取り囲んでいる。そして、実装部182と密着部184の間の部分が、非密着部185とされている。非密着部185は、実装部182に隣接して実装部182を取り囲んでいる。本実施形態では、後述する粗化処理により、密着部184が形成されている。すなわち、粗化部により密着部184が構成されている。また、非密着部185から対向面180の外周縁までの部分のすべてが、密着部184とされている。非密着部185の幅は、全周でほぼ一定となっている。
非密着部185は、密着部184よりも封止樹脂体14に対する密着性が低くされている。これにより、封止樹脂体14は、非密着部185には密着せず、密着部184のみに密着する。このように、封止樹脂体14を、非密着部185において意図的に剥離させている。なお、周囲部183を含む第1ヒートシンク18の詳細については後述する。
第1ヒートシンク18の裏面181は、封止樹脂体14から露出されている。裏面181は、一面140に対して略面一で露出されている。このように、裏面181は、半導体装置10の外部に放熱する放熱面とされている。裏面181を除く表面、すなわち対向面180も封止樹脂体14によって覆われている。
第1ヒートシンク18には、主端子20が連なっている。主端子20は、第1ヒートシンク18を介して、コレクタ電極121と電気的に接続されている。主端子20は、第1ヒートシンク18からY方向に延設されており、封止樹脂体14の側面142のひとつから外部に突出している。主端子20は、リードフレームの一部として第1ヒートシンク18と一体的に形成されてもよいし、別部材の主端子20が第1ヒートシンク18に接続されてもよい。本実施形態では、主端子20が第1ヒートシンク18と一体的に形成されている。主端子20の厚みは、第1ヒートシンク18の厚みよりも薄くされている。主端子20は、第1ヒートシンク18の対向面180に略面一で連なっている。
半導体チップ12のパッドには、図示しないボンディングワイヤを介して、信号端子22が電気的に接続されている。信号端子22は、図1に示すように、Y方向に延設されている。信号端子22は、主端子20が突出する側面142と反対の面から、外部に突出している。
半導体チップ12のエミッタ電極122には、はんだ24を介してターミナル26が接続されている。ターミナル26は、半導体チップ12と第2ヒートシンク30との間に介在する。ターミナル26は、上記したボンディングワイヤの高さを確保するためのスペーサ機能を有している。このため、必ずしも必要なわけではない。たとえば第2ヒートシンク30に凸部を設け、この凸部にスペーサの機能を持たせてもよい。
ターミナル26は、Cuなどの金属基材を含んでいる。ターミナル26は、半導体チップ12のエミッタ電極122と第2ヒートシンク30とを電気的に中継している。半導体チップ12の生じた熱は、ターミナル26を介して第2ヒートシンク30に伝達される。
ターミナル26における半導体チップ12と反対側の面には、はんだ28を介して第2ヒートシンク30が接続されている。第2ヒートシンク30は、半導体チップ12の生じた熱を半導体装置10の外部に放熱する。第2ヒートシンク30は、半導体チップ12と後述する主端子32とを電気的に中継している。第2ヒートシンク30は、Cuなどの金属基材を含んでいる。
第2ヒートシンク30は、Z方向における表面として、ターミナル26との対向面300及び対向面300と反対の裏面301を有している。第2ヒートシンク30は、対向面300に、溢れたはんだ28を収容するための溝部302を有している。溝部302にて溢れたはんだ28を収容することで、ターミナル26の側面を通じて、半導体チップ12側にはんだ28が濡れ拡がるのを抑制することができる。
第2ヒートシンク30の裏面301は、封止樹脂体14から露出されている。裏面301は、裏面141に対して略面一で露出されている。このように、裏面301は、半導体装置10の外部に放熱する放熱面とされている。裏面301を除く表面、すなわち対向面300も封止樹脂体14によって覆われている。
第2ヒートシンク30には、主端子32が連なっている。主端子32は、第2ヒートシンク30を介して、エミッタ電極122と電気的に接続されている。主端子32は、第2ヒートシンク30からY方向であって主端子20と同じ側に延設されている。主端子32は、主端子20と同じ側面142から外部に突出している。主端子32は、リードフレームの一部として第2ヒートシンク30と一体的に形成されてもよいし、別部材の主端子32が第2ヒートシンク30に接続されてもよい。本実施形態では、主端子32が第2ヒートシンク30と一体的に形成されている。主端子32の厚みは、第2ヒートシンク30の厚みよりも薄くされている。主端子32は、第2ヒートシンク30の対向面300に略面一で連なっている。
以上のように構成される半導体装置10では、封止樹脂体14により、半導体チップ12、第1ヒートシンク18の一部、主端子20,32それぞれの一部、信号端子22の一部、ターミナル26、及び第2ヒートシンク30の一部が一体的に封止されている。半導体装置10では、封止樹脂体14により、ひとつのアームを構成する半導体チップ12が封止されている。このため、半導体装置10は、1in1パッケージとも称される。
第1ヒートシンク18及び第2ヒートシンク30は、封止樹脂体14とともに切削加工されている。よって、一面140及び裏面181は切削面であり、互いに略面一とされている。同じく、裏面141及び裏面301は切削面であり、互いに略面一とされている。このように、半導体装置10は、裏面181,301がともに封止樹脂体14から露出された両面放熱構造をなしている。
なお、はんだ16,24,28として、フラックスレスのはんだを用いている。一面140及び裏面181は切削面に限定されない。裏面141及び裏面301も切削面に限定されない。封止樹脂体14の成形型の壁面に裏面181,301を接触させることで、切削することなしに、裏面181,301を封止樹脂体14から露出させてもよい。
次に、図4に基づき、第1ヒートシンク18の詳細構造について説明する。
図4に示すように、第1ヒートシンク18は、Cuなどの金属材料を用いて形成された基材186、及び、基材186の表面のうち、少なくとも対向面180側に設けられた皮膜187を有している。基材186が、金属基材に相当する。基材186は、略直方体状をなしている。皮膜187は、基材186の表面に形成された金属薄膜188、及び、金属薄膜188を構成する主成分の金属と同じ金属の酸化物であり、表面が連続して凹凸をなす凹凸酸化膜189を有している。
本実施形態において、金属薄膜188はNiを主成分としている。金属薄膜188は、たとえばめっき、蒸着により形成されたものである。金属薄膜188は、たとえば無電解Niめっきによって基材186の表面に形成されている。金属薄膜188は、主成分であるNiに加えて、P(リン)を含んでいる。
金属薄膜188は、基材186の表面のうち、裏面181側を除く部分に形成されている。対向面180側において、金属薄膜188の表面のうち、密着部184に対応する部分には、複数の凹部188aが形成されている。すなわち、実装部182及び非密着部185には、凹部188aが形成されていない。凹部188aが形成されていない部分において、金属薄膜188の膜厚は、たとえば10μm程度とされる。換言すれば、後述するレーザ光の照射前の膜厚が、10μm程度とされる。
凹部188aは、パルス発振のレーザ光の照射により形成されている。1パルスごとに1つの凹部188aが形成されている。レーザ光の走査方向において、隣り合う凹部188aが連なっている。複数の凹部188aは、X方向において連なるとともに、Y方向においても連なっている。密着部184において、金属薄膜188の表面は、複数の凹部188aにより鱗状をなしている。密着部184に対応する部分がレーザ光の照射エリアであり、実装部182及び非密着部185に対応する部分が非照射エリアである。
なお、各凹部188aの幅は、5μm〜300μmとされている。凹部188aの深さは、0.5μm〜5μmとされている。凹部188aの深さが0.5μmより浅いと、レーザ光の照射による金属薄膜188の表面の溶融及び蒸着が不十分となり、後述する凹凸酸化膜189が形成され難くなる。凹部188aの深さが5μmよりも深いと、金属薄膜188の表面が溶融飛散しやすくなり、蒸着よりも溶融飛散による表面形成が支配的となり、凹凸酸化膜189が形成され難くなる。
凹凸酸化膜189は、対向面180側において、金属薄膜188上に形成されている。凹凸酸化膜189は、実装部182には形成されず、周囲部183、すなわち密着部184及び非密着部185に形成されている。凹凸酸化膜189は、金属薄膜188にレーザ光を照射することで、金属薄膜188を構成する金属を酸化して形成されている。凹凸酸化膜189は、金属薄膜188の表層を酸化することで、金属薄膜188の表面に形成された酸化物の膜である。凹凸酸化膜189は、レーザ光の照射により形成されるため、レーザ照射膜とも言える。
本実施形態では、凹凸酸化膜189を構成する成分のうち、80%がNI、10%がNiO、10%がNiとなっている。このように、凹凸酸化膜189の主成分は、金属薄膜188の主成分であるNiの酸化物である。
密着部184、すなわちレーザ光の照射エリアにおいて、凹凸酸化膜189の平均膜厚は10nm〜数百nmとされている。凹凸酸化膜189は、凹部188aを有する金属薄膜188の表面の凹凸に倣って形成されている。また、凹凸酸化膜189の表面には、凹部188aの幅よりも細かいピッチで凹凸が形成されている。すなわち、非常に微細な凹凸(粗化部)が形成されている。換言すれば、複数の凸部189a(柱状体)が、細かいピッチで形成されている。たとえば凸部189aの平均幅は1nm〜300nm、凸部189a間の平均間隔は1nm〜300nmとされている。また、凸部189aの平均高さは、10nm〜数百nmとされている。
このように、表面に非常に微細な凹凸が形成された凹凸酸化膜189により、密着部184が構成されている。凹凸酸化膜189の表面の凸部189aに封止樹脂体14が絡みつき、アンカー効果が生じる。また、凸部189aの高さが非密着部185よりも高いため、封止樹脂体14との接触面積が増える。したがって、対向面180の密着部184には、封止樹脂体14が密着する。
凹凸酸化膜189は、金属薄膜188にレーザ光を照射し、金属薄膜188の表面の溶融及び蒸着により形成されるため、レーザ光の照射エリアである密着部184だけでなく、密着部184の周囲にも形成される。本実施形態では、レーザ光の非照射エリアのうち、非密着部185の全域に凹凸酸化膜189が形成されており、実装部182には凹凸酸化膜189が形成されていない。全域に凹凸酸化膜189を有する非密着部185の幅W1(図3参照)は、0.2mm〜0.3mmとされている。
ただし、直接的にレーザ光が照射されるわけではないため、非密着部185における凹凸酸化膜189の平均膜厚は、密着部184における凹凸酸化膜189の平均膜厚よりも薄く、且つ、自然酸化膜よりも厚くされている。具体的には、0.1nm〜10nmとされている。また、凹凸酸化膜189の表面の凸部189aの高さも、密着部184より低くされている。具体的には、0.1nm〜10nmとされている。なお、凸部189aの平均幅及び平均間隔は、密着部184と同程度とされている。
上記した凹凸酸化膜189を有することで、封止樹脂体14に対する非密着部185の密着性は、密着部184よりも低くされている。これにより、封止樹脂体14が非密着部185に密着しない。このように、封止樹脂体14を、非密着部185において意図的に剥離させている。また、上記凹凸酸化膜189を有することで、はんだ16に対する非密着部185の濡れ性が、実装部182よりも低くされている。すなわち、はんだ16が、実装部182から非密着部185側に濡れ拡がり難くされている。これにより、はんだ16が非密着部185に接続されない。
なお、上記した半導体装置10を形成する際、はんだ16,24,28のリフローを行う前に、予め第1ヒートシンク18に凹凸酸化膜189を形成しておく。凹凸酸化膜189の形成に当たり、第1ヒートシンク18の対向面180側における金属薄膜188の表面のうち、密着部184の形成領域に、パルス発振のレーザ光を照射する。隣り合うレーザ光のスポット(1パルスによる照射範囲)がX方向において一部重なるようにして、X方向においてレーザ光を走査する。また、隣り合うレーザ光のスポットがY方向において一部重なるようにして、Y方向においてレーザ光を走査する。これにより、密着部184の形成領域全域にレーザ光を照射する。
レーザ光の照射により、金属薄膜188の表面が溶融、気化し、複数の凹部188aが形成される。また、溶融して気化した金属薄膜188が、レーザ光の照射された部分(すなわち密着部184の形成領域)や、その周辺部分(すなわち、非密着部185の形成領域)に蒸着する。これにより、密着部184において膜厚が厚く、非密着部185において膜厚の薄い凹凸酸化膜189が形成される。また、密着部184において凸部189aの高さが高く、非密着部185において凸部189aの高さの低い凹凸酸化膜189が形成される。
なお、実装部182において、金属薄膜188の表面には凹凸酸化膜189が形成されず、図示しない自然酸化膜が形成される。この自然酸化膜は、非密着部185の凹凸酸化膜189よりも薄いため、はんだ16のリフロー、たとえば水素雰囲気下での減圧リフロー時に還元除去される。
はんだ16,24,28のリフローについては、周知の方法を適用することができる。必要であれば、特開2016−197706号公報の記載を援用することができる。
次に、上記した半導体装置10の効果について説明する。
本発明者が鋭意検討したところ、第1ヒートシンクの対向面において、実装部に密着部を隣接させる、すなわち、はんだに密着部を隣接させると、せん断方向の熱応力が密着部におけるはんだ側の端部と封止樹脂体との界面で高くなり、封止樹脂体の剥離を抑制すべく密着部を設けたにも関わらず、密着部から封止樹脂体が剥離する虞があることが明らかとなった。
これに対し、本実施形態の半導体装置10では、第1ヒートシンク18の対向面180において、はんだ16が接続される実装部182と、封止樹脂体14が密着する密着部184との間に、はんだ16が接続されず、封止樹脂体14が密着しない非密着部185を設けている。非密着部185を設けることで、密着部184に対して実装部182、すなわち、はんだ16が隣接しない。したがって、密着部184におけるはんだ16側の端部と封止樹脂体14との界面に作用するせん断方向の熱応力を低減することができる。すなわち、密着部184から封止樹脂体14が剥離するのを抑制することができる。
図5は、非密着部185の幅W1と、密着部184におけるはんだ16側の端部と封止樹脂体14との界面に作用するせん断方向の熱応力(以下、せん断応力と示す)との関係について、シミュレーションを行った結果を示している。このシミュレーションでは、半導体基板120、すなわち素子の厚みを105μm、素子のサイズを13.4mm×15mm、はんだ16の厚みを40μm、はんだ24の厚みを150μmとした。また、封止樹脂体14の温度を180℃から−40℃まで変化させ、−40℃におけるせん断応力を求めた。
図5に示すように、非密着部185の幅W1が0mm、すなわち密着部184が実装部182に隣接する場合のせん断応力は40.5MPaであり、幅W1が0.1mmの場合のせん断応力は22.3MPaであった。また、幅W1が0.2mmの場合のせん断応力は18.5MPa、0.5mmの場合のせん断応力は10.0MPa、1.0mmの場合のせん断応力は5.1MPaであった。さらに、幅W1が1.5mmの場合のせん断応力は2.6MPa、1.95mmの場合のせん断応力は0.8MPaであった。
このように、シミュレーション結果からも、密着部184が実装部182に隣接する構成より、非密着部185を設けたほうが、せん断応力を低減できることが明らかである。
特に、本実施形態では、非密着部185の幅W1が0.2mm〜0.3mmとされている。図5に示すように、幅W1を0.2mm以上にすると、せん断応力を20MPa以下に抑えることができる。せん断応力を20MPa以下にすると、上記した冷熱サイクル試験において、密着部184から封止樹脂体14が剥離するのを効果的に抑制できることが確認されている。したがって、本実施形態において、幅W1が0.2mm以上とされているため、密着部184から封止樹脂体14が剥離するのを効果的に抑制することができる。
図6は、非密着部185の幅W1と、熱応力によるはんだ16の歪み(塑性歪)との関係について、シミュレーションを行った結果を示している。このシミュレーションでは、素子のサイズを13.4mm×15mm、はんだ16の厚みを40μm、はんだ24の厚みを40μmとした。素子厚については、図6に示すように、0.08mm(80μm)、0.12mm、0.18mmの3水準とした。そして、封止樹脂体14の温度を180℃から−40℃まで変化させ、180℃に対する−40℃でのはんだ16の変位からはんだ歪(%)を求めた。
図6より、いずれの素子厚でも、幅W1を0.5mm以下にすると、はんだ歪を低減できることが明らかである。本実施形態では、幅W1が0.2mm〜0.3mmとされているため、素子厚によらず、はんだ歪、すなわち、はんだ16に作用する熱応力を低減することができる。すなわち、素子厚によらず、はんだ16の接続信頼性を向上することができる。本実施形態によれば、密着部184から封止樹脂体14が剥離するのを効果的に抑制しつつ、はんだ16の接続信頼性を向上することができる。
さらに本実施形態では、レーザ光の照射により、第1ヒートシンク18の対向面180側に、微細な凹凸を有する凹凸酸化膜189が形成されている。そして、レーザ光が照射され、凸部189aの高さが高い部分、すなわち凹凸酸化膜189の膜厚が厚い部分が密着部184とされている。このように、レーザ照射による粗化部が密着部184とされているため、局所的に密着部184を形成しやすい。
また、密着部184の周囲部分であり、凸部189aの高さが低い部分、すなわち凹凸酸化膜189の膜厚が薄い部分が非密着部185とされている。このように、非密着部185の形成領域全域に、凹凸酸化膜189が形成されている。凹凸酸化膜189の表面には、微細な凹凸が形成されており、非密着部185のはんだ16に対する濡れ性が実装部182よりも低い。したがって、はんだ16の濡れ拡がる領域を凹凸酸化膜189よりも内側、すなわち非密着部185よりも内側に制限することができる。このため、実装部182を規定しやすい。換言すれば、所望の幅W1を有する非密着部185を得やすい。
なお、図7は、密着部184の幅の最小値W2(以下、単に密着部184の幅W2と示す)と、熱応力によるはんだ16の歪み(塑性歪)との関係について、シミュレーションを行った結果を示している。このシミュレーションでは、素子の厚みを105μm、素子のサイズを13.4mm×15mm、はんだ16の厚みを40μm、はんだ24の厚みを150μm、非密着部185の幅W1を0.65mmとした。また、封止樹脂体14の温度を180℃から−40℃までの温度変化を3サイクル行い、はんだ歪(%)を求めた。図7より、幅W2を0.5mm、1.0mm、1.5mm、2.0mmと変化させても、はんだ歪がほぼ一定の値を示すことが明らかである。
本実施形態では、非密着部185の全域に、高さの低い凸部189aを有する凹凸酸化膜189が形成される例を示した。しかしながら、図8に示す第1変形例のように、高さの低い凸部189aを有する凹凸酸化膜189が、非密着部185の一部のみに形成されてもよい。図8では、非密着部185の幅W1が、たとえば1mmとされている。非密着部185の幅方向において、密着部184側の一部に、高さの低い凸部189aを有する凹凸酸化膜189が形成され、残りの部分、すなわち実装部182側の一部に自然酸化膜190が形成されている。
(第2実施形態)
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置10と共通する部分についての説明は省略する。
図9に示すように、本実施形態では、密着部184の形成領域に、封止樹脂体14との密着性を高める樹脂層191が形成され、これにより、封止樹脂体14が密着部184に密着している。樹脂層191は、金属薄膜188上に形成されている、樹脂層191は、周囲部183のうち、密着部184のみに形成され、非密着部185には形成されていない。樹脂層191の構成材料としては、ポリアミド、ポリイミド、ポリアミドイミドなどを採用することができる。樹脂層191は、ディスペンス等により形成されている。非密着部185において、金属薄膜188上には自然酸化膜が形成されているが、図示を省略している。
このように、樹脂層191の選択的な配置により、実装部182と密着部184との間に、非密着部185を意図的に設けている。これにより、密着部184に対して実装部182が隣接しない。したがって、密着部184におけるはんだ16側の端部と封止樹脂体14との界面に作用するせん断方向の熱応力を低減することができる。
(第3実施形態)
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置10と共通する部分についての説明は省略する。
図10及び図11に示すように、本実施形態の第2ヒートシンク30は、対向面300における周囲部303に、密着部304を有している。密着部304は、第1ヒートシンク18に設けられた密着部184同様、対向面300のうち、封止樹脂体14が密着する部分である。図11は、半導体装置10の一部、封止樹脂体14及び信号端子22などを省略して図示している。図11では、Z方向の平面視において非密着部185と密着部304の重なりを明確にするため、密着部304にハッチングを施している。
第2ヒートシンク30の対向面300のうち、上記した溝部302よりも外側の部分が周囲部303とされている。Z方向の平面視において、溝部302の外周端よりも内側の部分が、はんだ28が接続される実装部である。本実施形態では、周囲部303の全域が、密着部304とされている。そして、Z方向の平面視において、密着部304が非密着部185の全域と重なっている。すなわち、溝部302の全域は、周囲部183よりも内側の実装部182と重なっている。
密着部304は、密着部184と同じ粗化処理により形成されている。すなわち、粗化部により密着部304が構成されている。第1ヒートシンク18の構成は、第1実施形態と同じとされている。
図12に示すように、第2ヒートシンク30は、第1ヒートシンク18同様、Cuなどの金属材料を用いて形成された基材305、及び、基材305の表面のうち、少なくとも対向面300側に設けられた皮膜306を有している。基材305は、略直方体状をなしている。皮膜306は、基材305の表面に形成された金属薄膜307、及び、金属薄膜307を構成する主成分の金属と同じ金属の酸化物であり、表面が連続して凹凸をなす凹凸酸化膜308を有している。
本実施形態では、金属薄膜307のうち、凹凸酸化膜308の形成されていない部分が、無電解Niめっき膜と、無電解Niめっき膜上に形成されたAuめっき膜を有している。一方、凹凸酸化膜308の形成されている部分は、無電解Niめっき膜を有している。このように、対向面300において凹凸酸化膜308の形成領域にAuめっき膜が存在しないのは、レーザ光の照射によりAuめっき膜を除去するとともに、下層の無電解Niめっき膜から凹凸酸化膜308を形成するためである。金属薄膜307は、基材305の表面のうち、裏面301側を除く部分に形成されている。
凹凸酸化膜308は、凹凸酸化膜189と同様に形成されている。凹凸酸化膜308は、レーザ光の照射により形成されている。具体的には、無電解Niめっき膜及び無電解Niめっき膜上のAuめっき膜が形成された第2ヒートシンク30を準備する。そして、凹凸酸化膜189同様の条件で、パルス発振のレーザ光を照射する。これにより、上層のAuめっき膜を除去しつつ、下層の無電解Niめっき膜の表層部分を溶融、気化させ、金属薄膜307の表面上に凹凸酸化膜308を形成する。
このようにパルス発振のレーザ光により凹凸酸化膜308を形成するため、金属薄膜307の表面のうち、密着部304に対応する部分には、金属薄膜188の凹部188a同様に複数の凹部307aが形成される。1パルスごとに1つの凹部307aが形成される。また、凹凸酸化膜308の表面には、凸部189a同様に凸部308aが形成される。
本実施形態では、対向面300のうち、周囲部303の全域がレーザ光の照射エリアとされ、溝部302の外周端よりも内側、すなわち実装部の全域がレーザ光の非照射エリアとされる。このため、密着部184に隣接する非密着部185同様、密着部304に隣接する部分(たとえば溝部302の壁面)にも、凹凸酸化膜308が形成される。しかしながら、第2ヒートシンク30は、金属薄膜307としてAuめっき膜を有している。したがって、Auの効果により、はんだ28は溝部302内に濡れ拡がる。
なお、本実施形態において、第2ヒートシンク30が第2導電部材に相当し、第1ヒートシンク18が第1導電部材に相当する。また、密着部184が第1密着部に相当し、密着部304が第2密着部に相当する。また、コレクタ電極121が第1電極に相当し、エミッタ電極122が第2電極に相当する。
次に、上記した半導体装置10の効果について説明する。
封止樹脂体14の成形時における空気の巻き込み、封止樹脂体14の材料である樹脂タブレット内の空気、吸湿した水分の気化などにより、図13に示すように、非密着部185及びはんだ16に隣接してボイド40が生じる虞がある。
図14は、ボイド40の有無とはんだ16の歪み(塑性歪)との関係について、シミュレーションを行った結果を示している。このシミュレーションでは、素子のサイズを13.4mm×15mm、はんだ16の厚みを40μm、はんだ24の厚みを150μmとした。また、素子厚については、0.08mm(80μm)とした。そして、封止樹脂体14の温度を180℃から−40℃まで変化させ、180℃に対する−40℃でのはんだ16の変位からはんだ歪(%)を求めた。
なお、図14中の剥離のみとは、非密着部185に封止樹脂体14が密着しておらず、非密着部185から封止樹脂体14が剥離している場合を示している。すなわち、ボイド40が生じていない場合を示している。一方、ボイド1及びボイド2は、ボイド40が生じている場合を示している。ボイド1は、ボイド40の厚みを、はんだ16の厚みと、半導体チップ12の厚みの1/2との和に等しくした場合を示している。ボイド2は、ボイド40の厚みを、はんだ16の厚みと、半導体チップ12の厚みとの和に等しくした場合を示している。
図14に示したように、ボイド40が生じると、はんだ歪が大きくなることが明らかである。また、ボイド40が厚い(大きい)ほど、はんだ歪が大きくなることが明らかである。このように、はんだ歪が大きくなると、はんだ16の接続信頼性が低下してしまう。このため、ボイド40の有無を検出することが重要である。
ボイド40の検出には、超音波探傷装置(SAT:Scanning Acoustic Tomograph)を用いることができる。しかしながら、Z方向において、第1ヒートシンク18側からボイド40を検出しようとしても、ボイド40の手前に、非密着部185における封止樹脂体14の剥離が存在するため、SAT像は図15に示すようになる。図15に示す符号41は、非密着部185に対する封止樹脂体14の剥離部を示している。このように、ボイド40が剥離部41に隠れてしまい、ボイド40と剥離部41の識別ができない。すなわち、ボイド40を検出することができない。
先行実施形態に示したように、第2ヒートシンク30の対向面300に密着部304を設けない構成では、対向面300の周囲部303に対して封止樹脂体14が剥離する。このため、第2ヒートシンク30側からボイド40を検出しようとしても、ボイド40の手前に第2ヒートシンク30側の剥離部が存在する。したがって、ボイド40が剥離部に隠れてしまい、ボイド40を検出することができない。
これに対し、本実施形態では、第2ヒートシンク30の対向面300に密着部304を設けており、Z方向の平面視において、密着部304が非密着部185と重なっている。非密着部185の直上において、封止樹脂体14が第2ヒートシンク30に密着しているため、第2ヒートシンク30と封止樹脂体14との界面の状態が、ボイド40の検出の妨げにならない。
したがって、超音波探傷の深さを調整することで、剥離部41の手前に位置するボイド40を、精度良く検出することができる。第2ヒートシンク30側からのSAT像は図16に示すようになる。これにより、はんだ16の接続信頼性を向上し、ひいては製品寿命の低下を抑制することができる。
特に本実施形態では、Z方向の平面視において、密着部304が非密着部185の全域と重なっている。したがって、非密着部185のどの部分にボイド40が生じても、ボイド40を検出することができる。
本実施形態では、表面に非常に微細な凹凸が形成された凹凸酸化膜308により、密着部304が構成されている。したがって、アンカー効果や接触面積の増加により、封止樹脂体14を密着させることができる。また、レーザ光の照射によって密着部184,304をともに形成できるため、製造工程を簡素化することもできる。
なお、周囲部303の全域を密着部304とする例を示したが、これに限定されない。密着部304が非密着部185の全域と重なるように、周囲部303の一部のみに密着部304を設けてもよい。
第1ヒートシンク18の密着部184として、凹凸酸化膜189を有する粗化部の例を示したが、これに限定されない。第2実施形態に示した樹脂層191を有する密着部184との組み合わせも可能である。
(第4実施形態)
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置10と共通する部分についての説明は省略する。
本実施形態では、第2ヒートシンク30の密着部304が、Z方向の平面視において、非密着部185の一部のみと重なるように設けられている。それ以外の構成は、第3実施形態と同じである。
図17において、密着部304は、平面矩形環状をなす非密着部185のうち、周方向の一部のみと重なるように設けられている。具体的には、非密着部185のうち、封止樹脂体14を成形する図示しない型のゲート位置との関係でボイド40が生じやすい部分に対応して密着部304が設けられている。図17ではサイドゲートを採用しており、密着部304は、Z方向の平面視において、ゲートからの位置が半導体チップ20周りにおいて最も遠い位置を含むように設けられている。密着部304は、非密着部185の四隅のひとつに対応して設けられている。
このように非密着部185の一部のみに対応して密着部304を設けても、非密着部185上のボイド40を検出することができる。Z方向において、密着部304の直下のボイド40を検出することができる。
なお、密着部304の位置は、図17に示す例に限定されない。たとえばセンターゲートを採用する場合、図18に示す第2変形例のように、密着部304を、矩形環状をなす非密着部185の辺の中央付近に設けてもよい。
また、図19に示す第3変形例のように、密着部304を、矩形環状をなす非密着部185の四隅のそれぞれに設けてもよい。これによれば、非密着部185の四隅のいずれにボイド40が生じても、検出することができる。
また、図20に示す第4変形例のように、密着部304を、周方向ではなく、幅方向において非密着部185の一部のみと重なるように設けてもよい。これによっても、Z方向において、密着部304の直下のボイド40を検出することができる。
なお、図17〜図20は、図11に対応している。図17〜図20においても、図11同様、非密着部185と密着部304の重なりを明確にするため、密着部304にハッチングを施している。
この明細書の開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。
半導体装置10として、半導体チップ12をひとつ備える1in1パッケージ構造の例を示したが、これに限定されない。一相分の上下アームを構成する2つの半導体チップ12を備える構成や、三相分の上下アームを構成する6つの半導体チップ12を備える構成にも適用できる。すなわち、2in1パッケージ構造や6in1パッケージ構造にも適用できる。
IGBTとFWDが同一の半導体チップ12に形成される例を示したが、これに限定されない。IGBTとFWDを別チップとしてもよい。
第1ヒートシンク18の裏面181及び第2ヒートシンク30の裏面301が封止樹脂体14から露出される例を示したが、これに限定されない。裏面181,301の少なくとも一方が封止樹脂体14によって覆われた構成としてもよい。
金属薄膜188を構成する金属はNiに限定されない。すなわち、凹凸酸化膜189もNiの酸化物に限定されない。凹凸酸化膜189としては、金属薄膜188を構成する金属と同じ金属の酸化物であればよい。
密着部184を構成する粗化部として、レーザ照射による粗化部の例を示したが、これに限定されない。たとえば粗化めっきを施すことで、密着部184のみに封止樹脂体14を密着させ、非密着部185には封止樹脂体14が密着しない構成としてもよい。
半導体装置10が、半導体チップ12、封止樹脂体14、はんだ16、導電部材としての第1ヒートシンク18、はんだ24、ターミナル26、はんだ28、及び第2ヒートシンク30を備える例を示したが、これに限定されない。半導体装置は、電極を有する半導体チップと、金属基材を含み、電極との対向面に、半導体チップの実装部と実装部を取り囲む周囲部を有する導電部材と、電極と実装部との間に介在し、電極と導電部材とを接続するはんだと、半導体チップ、金属部材の少なくとも対向面、及びはんだを一体的に封止する封止樹脂体を備えればよい。そして、導電部材が、周囲部として、実装部を取り囲むように設けられ、封止樹脂体が密着する密着部と、実装部と密着部との間に設けられ、はんだが接続されず、密着部よりも封止樹脂体に対する密着性が低くされた非密着部を有せばよい。両面放熱構造の半導体装置に限定されず、片面放熱構造の半導体装置にも適用できる。
密着部304を構成する粗化部として、レーザ照射による粗化部の例を示したが、これに限定されない。たとえば粗化めっきを施すことで、密着部304に封止樹脂体14を密着させるようにしてもよい。さらには、第2実施形態に示したように、密着部304の形成領域に、封止樹脂体14との密着性を高める樹脂層を設けてもよい。
10…半導体装置、12…半導体チップ、120…半導体基板、121…コレクタ電極、122…エミッタ電極、123…保護膜、14…封止樹脂体、140…一面、141…裏面、142…側面、16…はんだ、18…第1ヒートシンク、180…対向面、181…裏面、182…実装部、183…周囲部、184…密着部、185…非密着部、186…基材、187…皮膜、188…金属薄膜、188a…凹部、189…凹凸酸化膜、189a…凸部、190…自然酸化膜、191…樹脂層、20…主端子、22…信号端子、24…はんだ、26…ターミナル、28…はんだ、30…第2ヒートシンク、300…対向面、301…裏面、302…溝部、303…周囲部、304…密着部、305…基材、306…皮膜、307…金属薄膜、307a…凹部、308…凹凸酸化膜、308a…凸部、32…主端子、40…ボイド、41…剥離部

Claims (14)

  1. 電極(121)を有する半導体チップ(12)と、
    金属基材(186)を含み、前記電極との対向面に、前記半導体チップの実装部(182)と、前記実装部を取り囲む周囲部(183)と、を有する導電部材(18)と、
    前記電極と前記実装部との間に介在し、前記電極と前記導電部材とを接続するはんだ(16)と、
    前記半導体チップ、前記導電部材の少なくとも対向面、及び前記はんだを一体的に封止する封止樹脂体(14)と、を備え、
    前記導電部材が、前記周囲部として、前記実装部を取り囲むように設けられ、前記封止樹脂体が密着する密着部(184)と、前記実装部と前記密着部との間に設けられ、前記はんだが接続されず、前記密着部よりも前記封止樹脂体に対する密着性が低くされた非密着部(185)と、を有し、
    前記密着部は、表面が連続して凹凸をなす粗化部であり、
    前記導電部材が、前記金属基材の表面に形成された皮膜(187)を含み、
    前記皮膜が、前記密着部の全域と、前記非密着部の少なくとも前記密着部側の部分と、に設けられ、
    前記皮膜における凸部の高さは、前記密着部のほうが前記非密着部よりも高くされている半導体装置。
  2. 電極(121)を有する半導体チップ(12)と、
    金属基材(186)を含み、前記電極との対向面に、前記半導体チップの実装部(182)と、前記実装部を取り囲む周囲部(183)と、を有する導電部材(18)と、
    前記電極と前記実装部との間に介在し、前記電極と前記導電部材とを接続するはんだ(16)と、
    前記半導体チップ、前記導電部材の少なくとも対向面、及び前記はんだを一体的に封止する封止樹脂体(14)と、を備え、
    前記導電部材が、前記周囲部として、前記実装部を取り囲むように設けられ、前記封止樹脂体が密着する密着部(184)と、前記実装部と前記密着部との間に設けられ、前記はんだが接続されず、前記密着部よりも前記封止樹脂体に対する密着性が低くされた非密着部(185)と、を有し、
    前記密着部は、表面が連続して凹凸をなす粗化部であり、
    前記導電部材が、前記金属基材の表面に形成された皮膜(187)を含み、
    前記皮膜が、前記金属基材の表面に形成された金属薄膜(188)と、前記金属薄膜の主成分の金属と同じ金属の酸化物であり、表面が連続して凹凸をなす凹凸酸化膜(189)と、を有し、
    前記凹凸酸化膜が、前記密着部の全域と、前記非密着部の少なくとも前記密着部側の部分と、に設けられている半導体装置。
  3. 前記凹凸酸化膜における凸部の高さは、前記密着部のほうが前記非密着部よりも高くされている請求項2に記載の半導体装置。
  4. 電極(121)を有する半導体チップ(12)と、
    金属基材(186)を含み、前記電極との対向面に、前記半導体チップの実装部(182)と、前記実装部を取り囲む周囲部(183)と、を有する導電部材(18)と、
    前記電極と前記実装部との間に介在し、前記電極と前記導電部材とを接続するはんだ(16)と、
    前記半導体チップ、前記導電部材の少なくとも対向面、及び前記はんだを一体的に封止する封止樹脂体(14)と、を備え、
    前記導電部材が、前記周囲部として、前記実装部を取り囲むように設けられ、前記封止樹脂体が密着する密着部(184)と、前記実装部と前記密着部との間に設けられ、前記はんだが接続されず、前記密着部よりも前記封止樹脂体に対する密着性が低くされた非密着部(185)と、を有し、
    前記周囲部のうち、前記密着部のみに、前記封止樹脂体との密着性を高める樹脂層(191)が形成されている半導体装置。
  5. 前記半導体チップが、厚み方向の一面側に前記電極である第1電極を有するとともに、前記一面と反対の面側に第2電極(122)を有し、
    前記厚み方向において、前記導電部材である第1導電部材との間に前記半導体チップを挟むように設けられ、前記第2電極と電気的に接続された第2導電部材(30)をさらに備え、
    前記封止樹脂体が、前記第2導電部材における前記第1導電部材との対向面も一体的に封止しており、
    前記第1導電部材が、前記周囲部として、前記密着部である第1密着部及び前記非密着部を有し、
    前記第2導電部材が、前記第1導電部材との対向面に、前記封止樹脂体が密着する部分であり、前記厚み方向の平面視において前記非密着部の少なくとも一部と重なるように設けられた第2密着部(304)を有する請求項1〜4いずれか1項に記載の半導体装置。
  6. 電極(121)を有する半導体チップ(12)と、
    金属基材(186)を含み、前記電極との対向面に、前記半導体チップの実装部(182)と、前記実装部を取り囲む周囲部(183)と、を有する導電部材(18)と、
    前記電極と前記実装部との間に介在し、前記電極と前記導電部材とを接続するはんだ(16)と、
    前記半導体チップ、前記導電部材の少なくとも対向面、及び前記はんだを一体的に封止する封止樹脂体(14)と、を備え、
    前記導電部材が、前記周囲部として、前記実装部を取り囲むように設けられ、前記封止樹脂体が密着する密着部(184)と、前記実装部と前記密着部との間に設けられ、前記はんだが接続されず、前記密着部よりも前記封止樹脂体に対する密着性が低くされた非密着部(185)と、を有し、
    前記半導体チップが、厚み方向の一面側に前記電極である第1電極を有するとともに、前記一面と反対の面側に第2電極(122)を有し、
    前記厚み方向において、前記導電部材である第1導電部材との間に前記半導体チップを挟むように設けられ、前記第2電極と電気的に接続された第2導電部材(30)をさらに備え、
    前記封止樹脂体が、前記第2導電部材における前記第1導電部材との対向面も一体的に封止しており、
    前記第1導電部材が、前記周囲部として、前記密着部である第1密着部及び前記非密着部を有し、
    前記第2導電部材が、前記第1導電部材との対向面に、前記封止樹脂体が密着する部分であり、前記厚み方向の平面視において前記非密着部の少なくとも一部と重なるように設けられた第2密着部(304)を有する半導体装置。
  7. 前記第1密着部は、表面が連続して凹凸をなす粗化部である請求項6に記載の半導体装置。
  8. 前記導電部材が、前記金属基材の表面に形成された皮膜(187)を含み、
    前記皮膜が、前記金属基材の表面に形成された金属薄膜(188)と、前記金属薄膜の主成分の金属と同じ金属の酸化物であり、表面が連続して凹凸をなす凹凸酸化膜(189)と、を有し、
    前記凹凸酸化膜が、前記第1密着部の全域と、前記非密着部の少なくとも前記密着部側の部分と、に設けられ、
    前記凹凸酸化膜における凸部の高さは、前記第1密着部のほうが前記非密着部よりも高くされている請求項7に記載の半導体装置。
  9. 前記周囲部のうち、前記第1密着部のみに、前記封止樹脂体との密着性を高める樹脂層(191)が形成されている請求項6に記載の半導体装置。
  10. 前記第2密着部は、前記非密着部の全域と重なるように設けられている請求項5〜9いずれか1項に記載の半導体装置。
  11. 前記第2密着部は、前記実装部を取り囲む前記非密着部のうち、周方向の一部のみと重なるように設けられている請求項5〜9いずれか1項に記載の半導体装置。
  12. 前記第2密着部は、表面が連続して凹凸をなす粗化部である請求項5〜11いずれか1項に記載の半導体装置。
  13. 前記非密着部の幅が、0.2mm以上とされている請求項1〜12いずれか1項に記載の半導体装置。
  14. 前記非密着部の幅が、0.5mm以下とされている請求項1〜13いずれか1項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6696480B2 (ja) 2017-03-22 2020-05-20 株式会社デンソー 半導体装置
JP6737221B2 (ja) * 2017-04-11 2020-08-05 株式会社デンソー 電動パワーステアリング制御装置および電子ユニット。
JP2020145271A (ja) * 2019-03-05 2020-09-10 トヨタ自動車株式会社 半導体装置
JP7120150B2 (ja) * 2019-05-14 2022-08-17 株式会社デンソー 半導体モジュール
DE112021001570T5 (de) * 2020-03-11 2022-12-22 Rohm Co., Ltd. Halbleiterbauteil
JP2022125445A (ja) * 2021-02-17 2022-08-29 三菱電機株式会社 半導体装置及びその製造方法
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Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
JP2002231883A (ja) 2001-01-31 2002-08-16 Hitachi Ltd パワー半導体モジュールおよびそれを用いた電力変換装置
JP2005311019A (ja) 2004-04-21 2005-11-04 Hitachi Ltd 半導体パワーモジュール
JP2008147266A (ja) * 2006-12-07 2008-06-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2011082305A (ja) * 2009-10-06 2011-04-21 Renesas Electronics Corp 半導体装置およびその製造方法
CN104603937B (zh) 2012-09-07 2018-03-20 日立汽车系统株式会社 半导体装置及其制造方法
JP2016029676A (ja) * 2012-12-19 2016-03-03 富士電機株式会社 半導体装置
JP5983700B2 (ja) * 2013-12-09 2016-09-06 株式会社デンソー 半導体装置およびその製造方法、複合成形体
JP6578900B2 (ja) * 2014-12-10 2019-09-25 株式会社デンソー 半導体装置及びその製造方法
JP2016143846A (ja) * 2015-02-05 2016-08-08 三菱電機株式会社 半導体装置
JP6699742B2 (ja) * 2016-09-20 2020-05-27 三菱電機株式会社 半導体装置
US11437333B2 (en) * 2016-12-30 2022-09-06 Texas Instruments Incorporated Packaged semiconductor device with a reflow wall
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