JP6674699B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、たとえば、異常リーク電流の検出機能を有する半導体装置に関する。

電源電圧／接地電圧間の異常リーク電流が発生すると、半導体装置の故障、ひいてはシステムの停止、誤動作に至る。異常リーク電流の原因としては、ゲート絶縁膜破壊、ゲート・コンタクト間ショート、配線間の層間膜破壊などがある。

半導体装置の故障を検出するために、特許文献１には、電源電流経路に設けられた抵抗素子の両端の電位差からゲート膜破壊で増加した電流の大きさを検知することが記載されている。

特開２００２−２８１７３６号公報

しかしながら、特許文献１では、半導体装置の故障を検出するために電源電圧の供給経路へ抵抗を挿入しなければならない。そのため、通常動作時において、挿入された抵抗によって不要な電圧降下を招くことによって、半導体装置の性能を低下させてしまうという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態の半導体装置は、第１の電源スイッチがオフのときの第１の機能モジュールと第１の電源スイッチとの間の第１のノードの電圧の変化と、第２の電源スイッチがオフのときの第２の機能モジュールと第２の電源スイッチとの間の第２のノードの電圧の変化の比較に基づいて、第１の機能モジュールまたは第２の機能モジュールの異常リーク電流の発生の有無を検出する異常監視部を備える。

一実施の形態の半導体装置によれば、半導体装置の故障を検出するために、電源電流経路に抵抗素子を設ける必要がないため、通常動作時に、不要な電圧低下を招くのを防止できる。

第１の実施形態の半導体装置の構成を表わす図である。 第２の実施形態の半導体装置の構成を表わす図である。 第２の実施形態の異常監視部の構成を説明するための図である。 （ａ）は、電源Ｖｄｄから機能モジュールＭＤ１に異常リーク電流が流れるときの疑似接地電位Ｖｍ１の変化を表わす図である。（ｂ）は、電源Ｖｄｄから機能モジュールＭＤ２に通常リーク電流が流れるときの疑似接地電位Ｖｍ２の変化を表わす図である。 リーク電流を表わす図である。 リーク電流比を表わす図である。 電位検知回路の構成を表わす図である。 第２の実施形態における異常リーク電流が発生したか否かを判定する手順を表わすフローチャートである。 第３の実施形態の電源スイッチＳＳ１およびＳＳ２を説明するための図である。 （ａ）は、機能モジュールＭＤ１から接地電源Ｖｓｓに異常リーク電流が流れるときのノードＮＤ１の疑似接地電位Ｖｍ１の変化を表わす図である。（ｂ）は、機能モジュールＭＤ２から接地電源Ｖｓｓに通常リーク電流が流れるときのノードＮＤ２の疑似接地電位Ｖｍ２の変化を表わす図である。 第４の実施形態の機能モジュールＭＤ１およびＭＤ２を説明するための図である。 第５の実施形態の異常リーク通知部５０４を説明するための図である。 第６の実施形態の電位検知回路の構成を表わす図である。 第７の実施形態の異常監視部内の構成要素の配置を説明するための図である。 第８の実施形態の異常監視部の構成を説明するための図である。 ＭＤ１用カウンタに格納されているカウント値およびＭＤ２用カウンタに格納されているカウント値の例を表わす図である。 ＭＤ１用カウンタに格納されているカウント値およびＭＤ２用カウンタに格納されているカウント値の別の例を表わす図である。 機能モジュールＭＤ１とＭＤ２が条件Ａを満たす場合の機能モジュールＭＤ１と機能モジュールＭＤ２におけるリーク電流比を表す図である。 第９の実施形態における、異常リーク電流の有無を判定するために用いる機能モジュールＭＤ１と機能モジュールＭＤ２の組み合わせを説明するための図である。 機能モジュールＭＤ１とＭＤ２が条件Ｂを満たす場合の機能モジュールＭＤ１と機能モジュールＭＤ２におけるリーク電流比を表す図である。 第１０の実施形態における、異常リーク電流の有無を判定するために用いる機能モジュールＭＤ１と機能モジュールＭＤ２の組み合わせを説明するための図である。 ゲート絶縁膜破壊に至るまでのリーク電流の時間変化の例を表わす図である。 第１１の実施形態における異常リーク電流が発生したか否かを判定する手順を表わすフローチャートである。

本発明の実施の形態について図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。

半導体装置７００は、第１の機能モジュール７０１と、第２の機能モジュール７０２と、第１の電源スイッチ７０３と、第２の電源スイッチ７０４と、異常監視部７０６とを備える。

第１の機能モジュール７０１および第２の機能モジュール７０２は、それぞれ特定の機能を実行するように構成された回路ブロックである。第１の機能モジュール７０１および第２の機能モジュール７０２は、それぞれＣＰＵ（Central Processing Unit）、メモリ、画像または音声などのデータ処理モジュールである。

第１の電源スイッチ７０３は、第１の機能モジュール７０１と、固定電位ノードＮＤＸとの接続を制御する。

第２の電源スイッチ７０４は、第２の機能モジュール７０２と、固定電位ノードＮＤＸとの接続を制御する。

異常監視部７０６は、第１の電源スイッチ７０３がオフのときに、第１の機能モジュール７０１と第１の電源スイッチ７０３との間の第１のノードＮＤＡの電圧の変化を検出する。異常監視部７０６は、第２の電源スイッチ７０４がオフのときに、第２の機能モジュール７０２と第２の電源スイッチ７０４との間の第２のノードＮＤＢの電圧の変化を検出する。

そして、異常監視部７０６は、第１のノードＮＤＡの電圧の変化と、第２のノードＮＤＢの変化との比較に基づいて、第１の機能モジュール７０１または第２の機能モジュール７０２と固定電位ノードＮＤＸとの間の異常リーク電流の発生の有無を検出する。

以上のように、本実施の形態によれば、半導体装置の故障を検出するために、電源電流経路に抵抗素子を設ける必要がないため、通常動作時に、不要な電圧低下を招くのを防止できる。

［第２の実施形態］
図２は、第２の実施形態の半導体装置の構成を表わす図である。

図２を参照して、この半導体装置１０００は、ＣＰＵ（Central Processing Unit）コア１と、ＣＰＵコア２と、ＲＡＭ（Random Access Memory）１と、ＲＡＭ２と、ＲＡＭ３と、フラッシュモジュールＦ１と、フラッシュモジュールＦ２と、電圧供給回路２５４と、インタフェースＩＦと、画像処理モジュールＩＭＧと、音声処理モジュールＳＰＥと、アナログ回路ＡＣと、電源スイッチＳＷ１〜ＳＷ１０と、異常監視部８００とを備える。

電圧供給回路２５４は、半導体装置１００の各構成要素に電源電圧Ｖｄｄを供給する。
インタフェースＩＦは、半導体装置１００の外部とのデータの授受を行なう。

ＣＰＵコア１と、ＣＰＵコア２と、ＲＡＭ１と、ＲＡＭ２と、ＲＡＭ３と、フラッシュモジュールＦ１と、フラッシュモジュールＦ２と、画像処理モジュールＩＭＧと、音声処理モジュールＳＰＥと、アナログ回路ＡＣは、それぞれ機能モジュールを構成する。

電源スイッチＳＷ１〜ＳＷ１０は、それぞれ、ＣＰＵコア１、ＣＰＵコア２、フラッシュモジュールＦ１、フラッシュモジュールＦ２、ＲＡＭ１、ＲＡＭ２、ＲＡＭ３、音声処理モジュールＳＰＥ、画像処理モジュールＩＭＧ、アナログ回路ＡＣと内部電源Ｖｄｄとの間に設けられる。図１では電源スイッチは接地電源Ｖｓｓ側に設けられていたが、図２では内部電源Ｖｄｄ側に設けた構成例を示している。

次に、異常監視部８００について詳細について説明する。ここでは、説明の便宜上、図２の機能モジュールの中の２つの機能モジュールについての異常を監視する構成および動作について説明する。

図３は、第２の実施形態の異常監視部８００の構成を説明するための図である。
図３を参照して、異常監視部８００は、電位検知回路Ｄ１，Ｄ２と、タイマＴＭと、電源遮断制御回路１０２と、異常リーク検出部１５０と、異常リーク通知部１０４とを備える。異常リーク検出部１５０は、タイマ制御回路１１２と、リーク速度記憶部１０６と、リーク速度比期待値記憶部１１６と、実測リーク速度比記憶部１１０と、判定部１１４とを備える。

機能モジュールＭＤ１およびＭＤ２は、図２に含まれる複数の機能モジュールのうちのいずれかである。機能モジュールＭＤ１および機能モジュールＭＤ２は、それぞれ特定の機能を実行する複数の論理回路を備える。

電源スイッチＰｓｗ１およびＰｓｗ２は、図２に含まれる複数の電源スイッチＳＷ１〜ＳＷ１０のいずれかである。ただし、図３では電源スイッチが内部電源Ｖｄｄ側ではなく図１と同様に接地電源Ｖｓｓ側に設けられた構成例となっている。

電源スイッチＰｓｗ１は、機能モジュールＭＤ１と接地電源Ｖｓｓとの間に設けられる。電源スイッチＰｓｗ１は、高い閾値電圧のＮＭＯＳトランジスタで構成される。機能モジュールＭＤ１が使用されてない期間は、電源スイッチＰｓｗ１がオフとなり、電源Ｖｄｄから機能モジュールＭＤ１を通って接地電源Ｖｓｓへ流れる不要なリーク電流の量を低減することができる。

電源スイッチＰｓｗ２は、機能モジュールＭＤ２と接地電源Ｖｓｓとの間に設けられる。電源スイッチＰｓｗ２は、高い閾値電圧のＮＭＯＳトランジスタで構成される。機能モジュールＭＤ２が使用されてない期間は、電源スイッチＰｓｗ２がオフとなり、電源Ｖｄｄから機能モジュールＭＤ２を通って接地電源Ｖｓｓへ流れる不要なリーク電流の量を低減することができる。

機能モジュールＭＤ１と電源スイッチＰｓｗ１との間のノードＮＤ１の電位を疑似接地電位Ｖｍ１と呼び、機能モジュールＭＤ２と電源スイッチＰｓｗ２との間のノードＮＤ２の電位を疑似接地電位Ｖｍ２と呼ぶことにする。

電源スイッチＰｓｗ１，Ｐｓｗ２がオフのときでも、リーク電流をゼロにすることはできない。すなわち、電源スイッチは、高い閾値電圧のＮＭＯＳトランジスタで構成されているため機能モジュールＭＤ１，ＭＤ２から接地電位Ｖｓｓへのリーク電流はほとんど遮断される一方、機能モジュールＭＤ１，ＭＤ２を構成するＮＭＯＳトランジスタまたはＰＭＯＳトランジスタなどのデバイスのサブスレッシュホールド電流やゲート電流などに起因して、電源Ｖｄｄから機能モジュールＭＤ１，ＭＤ２へリーク電流が流れる。疑似接地電位Ｖｍ１、Ｖｍ２が電源Ｖｄｄからのリーク電流で充電され、Ｖｄｄに近づくにつれて電源Ｖｄｄから機能モジュールＭＤ１，ＭＤ２へのリーク電流は小さくなっていく。以下では、このリーク電流を通常リーク電流と呼ぶことにする。機能モジュールＭＤ１，ＭＤ２を構成するデバイスのいずれかにゲート絶縁膜破壊が発生し、機能モジュールＭＤ１，ＭＤ２に異常が発生した場合に、通常のリーク電流よりも大きなリーク電流が流れる。以下では、このリーク電流を異常リーク電流と呼ぶことにする。なお、電源スイッチがオンで疑似接地電位Ｖｍ１、Ｖｍ２が接地電位Ｖｓｓに固定されている場合には、上記通常リーク電流や異常リーク電流は電源Ｖｄｄから接地電位Ｖｓｓへの継続的な電流となる。

以下に、通常リーク電流と異常リーク電流との見分け方について説明する。
図４（ａ）は、電源Ｖｄｄから機能モジュールＭＤ１に異常リーク電流が流れるときの疑似接地電位Ｖｍ１の変化を表わす図である。図４（ｂ）は、電源Ｖｄｄから機能モジュールＭＤ２に通常リーク電流が流れるときの疑似接地電位Ｖｍ２の変化を表わす図である。

図４（ａ）および図４（ｂ）において、機能モジュールＭＤ１に含まれるトランジスタと機能モジュールＭＤ２に含まれるトランジスタについて、それらの数が同じであり、かつそれらの閾値電圧が等しいものとする。

電源スイッチＰｓｗ１のゲート電圧Ｖｇ１がロウレベルとなると、電源スイッチＰｓｗ１はオフとなる。電源Ｖｄｄから機能モジュールＭＤ１へ流れる異常リーク電流によって、図４（ａ）に示すように、疑似接地電位Ｖｍ１は、接地電圧ＶｓｓからＶｃｒｉｔまで上昇する。Ｖｃｒｉｔは、たとえば、Ｖｄｄ／２とする。

同様に、電源スイッチＰｓｗ２のゲート電圧Ｖｇ２がロウレベルとなると、電源スイッチＰｓｗ２はオフとなる。電源Ｖｄｄから機能モジュールＭＤ２へ流れる通常リーク電流によって、図４（ｂ）に示すように、疑似接地電位Ｖｍ２は、接地電圧ＶｓｓからＶｃｒｉｔまで上昇する。

異常リーク電流は、通常リーク電流よりも大きいため、電源スイッチＰｓｗ１がオフに設定されてから疑似接地電位Ｖｍ１がＶｃｒｉｔまで増加する時間ｔ１は短く、電源スイッチＰｓｗ２がオフに設定されてから疑似接地電位Ｖｍ２がＶｃｒｉｔまで増加する時間ｔ２は長くなる。

よって、電源スイッチＰｓｗ１がオフに設定されてから疑似接地電位Ｖｍ１がＶｃｒｉｔまで増加する時間ｔ１が所定値以下か否かによって、機能モジュールＭＤ１から異常リーク電流が流れているか否かを判定する方法が考えられる。同様に、電源スイッチＰｓｗ２がオフに設定されてから疑似接地電位Ｖｍ２がＶｃｒｉｔまで増加する時間ｔ２が所定値以下か否かによって、機能モジュールＭＤ２から異常リーク電流が流れているか否かを判定する方法が考えられる。しかしながら、この方法は、以下に説明するようにうまくいかない。

図５は、リーク電流を表わす図である。
図５において、リーク電流は、１Ｍゲート当たりのリーク電流（ｍＡ／ＭＧ)が温度の関数として表されている。

ゲート膜破壊箇所が無い状態で、温度が０℃から８０℃まで増加すると、通常リーク電流ＬＺ０は一桁以上変化する。いずれかの微小デバイスのゲート膜破壊により新たに発生したリーク電流、すなわち、異常リーク電流と通常リーク電流との差分ＬＺ１が、たとえば、０．２ｍＡとする。異常リーク電流はＬＺ０＋ＬＺ１となる。たとえば温度２０℃における異常リーク電流は、１ＭＧの機能モジュールの場合、約０．３ｍＡ(ＬＺ０=０．１０．１ｍＡ/ＭＧ, ＬＺ１=０.２ｍＡの局所電流)である。一方、たとえば温度５５℃における通常リーク電流(ＬＺ０)は約０．４５ｍＡである。

したがって、温度情報を用いない場合、１つの機能モジュールのみについての疑似接地電位の観測（リーク電流絶対値が所定値以下か否かによる判定）だけでは、異常リーク電流が発生しているかどうかを正しく検出することができない。温度情報を用いることによって、この問題は解決可能とも考えられそうだが、温度センサを設けなくてはならないことや、処理が複雑化するなどの問題がある。

一方、半導体装置内で温度はほぼ同じと考えられるため、２つの機能モジュールのリーク電流の大きさの比（以下、リーク電流比）は温度に依らずほぼ同じとなる。

図６は、リーク電流比を表わす図である。
たとえば、機能モジュールＭＤ１が２Ｍゲート、機能モジュールＭＤ２が１Ｍゲートの場合、ゲート膜破壊が無い状態では、リーク電流比ＬＲ０は、温度に依らずに約２となる。

機能モジュールＭＤ１のみ０．２ｍＡ（小さめに想定した値）加算された異常リーク電流が発生した状態では、温度が上昇すると、リーク電流比ＬＲ１は、減少する。たとえば、リーク電流比ＬＲ１は０℃で約７となり、４０℃で約３となる。温度が５０度程度を超えるとリーク電流比ＬＲ１は、ゲート膜破壊が無い状態でのリーク電流比ＬＲ０に近づく。しかしながら、半導体装置が５０℃程度より低い状態であれば、リーク電流比によって、約３０％程度の誤差を許容しつつ、機能モジュールＭＤ１に異常リーク電流が発生したか否かを判定することが可能となる。なお、高温でＬＲ１がＬＲ０に近づくのは、通常リーク電流が０．２ｍＡに比べて十分大きくなり、０．２ｍＡが加算された異常リーク電流と通常リーク電流との区別が難しくなることに対応する。

半導体装置のプロセス仕上り状態が異なる場合も同様である。半導体装置が標準よりもリーク電流が大きい状態、あるいは小さい状態に仕上がることがある。しかし、機能モジュールＭＤ１と機能モジュールＭＤ２のリーク電流比は、半導体装置のプロセス仕上り状態に係らず、ゲート膜破壊が無い状態では約２である。よって、半導体装置のプロセス仕上り状態が異なる場合も、温度が変化するときと同様に、リーク電流比によって、所定量の誤差を許容しつつ、２つの機能モジュールのうちの一方に異常リーク電流が発生したか否かを判定することが可能となる。

リーク電流比は、２つの機能モジュールからリークする電流の大きさの比であり、２つの機能モジュールの疑似接地電位の変化速度の比も表わす。

したがって、本実施の形態では、異常リーク検出部１５０は、リーク電流比と等価な値であるｔ１（電源スイッチＰｓｗ１がオフに設定されてから疑似接地電位Ｖｍ１がＶｃｒｉｔまで増加する時間）とｔ２（電源スイッチＰｓｗ２がオフに設定されてから疑似接地電位Ｖｍ２がＶｃｒｉｔまで増加する時間）の比を用いる。これによって、機能モジュールＭＤ１と機能モジュールＭＤ２のうちの一方に異常リーク電流が発生しているか否かを判定する。

再び、図３を参照して、電位検知回路Ｄ１は、電源スイッチＰｓｗ１と機能モジュールＭＤ１との間のノードＮＤ１の疑似接地電位Ｖｍ１を検知する。

電位検知回路Ｄ２は、電源スイッチＰｓｗ２と機能モジュールＭＤ２との間のノードＮＤ２の疑似接地電位Ｖｍ２を検知する。

図７は、電位検知回路Ｄ１の構成を表わす図である。電位検知回路Ｄ２の構成も、これと同様である。

電位検知回路Ｄ１は、閾値電圧生成回路２０１と、比較器２０２とを備える。
閾値電圧生成回路２０１は、直列接続された抵抗Ｒ１と抵抗Ｒ２とを備える。抵抗Ｒ１は、電源電圧Ｖｄｄに接続され、抵抗Ｒ２は、接地電圧Ｖｓｓに接続される。抵抗Ｒ１と抵抗Ｒ２の間のノードＮＸの閾値電圧Ｖｃｒｉｔが比較器２０２に送られる。比較器２０２は、疑似接地電位Ｖｍ１と閾値電圧Ｖｃｒｉｔとを比較する。比較器２０２は、疑似接地電位Ｖｍ１が閾値電圧Ｖｃｒｉｔ以上のときに、ハイレベルの出力信号ｏｕｔ１を出力し、疑似接地電位Ｖｍ１が、閾値電圧Ｖｃｒｉｔ未満のときに、ロウレベルの出力信号ｏｕｔ１を出力する。

再び、図３を参照して、電源遮断制御回路１０２は、電源スイッチＰｓｗ１，Ｐｓｗ２のオン／オフを制御する。

タイマＴＭは、ｔ１（電源スイッチＰｓｗ１がオフに設定されてから疑似接地電位Ｖｍ１がＶｃｒｉｔまで増加する時間）とｔ２（電源スイッチＰｓｗ２がオフに設定されてから疑似接地電位Ｖｍ２がＶｃｒｉｔまで増加する時間）をリーク速度として計測する。

タイマ制御回路１１２は、タイマＴＭを制御するとともに、タイマＴＭで計測されたリーク速度をリーク速度記憶部１０６に書き込む。

リーク速度比期待値記憶部１１６は、リーク速度比の期待値を記憶する。リーク速度比の期待値は、出荷前に書き込まれるもので、理論的に得られる値、または出荷前のテストで得られた値である。

判定部１１４は、リーク速度記憶部１０６に記憶されている２つのリーク速度から、その比を計算して、実測リーク速度比記憶部１１０に書き込む。判定部１１４は、実測リーク速度比記憶部１１０に記憶されている実測リーク速度比と、リーク速度比期待値記憶部１１６に記憶されているリーク速度比の期待値の比較結果に基づいて、機能モジュールＭＤ１，ＭＤ２のうちの一方に異常リーク電流が発生したか否かを判定する。

異常リーク通知部１０４は、判定部１１４によって異常リーク電流が発生していると判定された場合に、外部に異常リーク電流の発生を通知する。

図８は、図３の構成における異常リーク電流が発生したか否かを判定する手順を表わすフローチャートである。

ステップＳ１０１において、電源遮断制御回路１０２は、機能モジュールＭＤ１が不使用に設定されると、電源スイッチＰｓｗ１のゲート電圧Ｖｇ１をロウレベルに設定する。これによって、電源スイッチＰｓｗ１はオフとなるが、電源Ｖｄｄから機能モジュールＭＤ１にリーク電流が流れるため、ノードＮＤ１の疑似接地電位Ｖｍ１がゆっくりと増加する。

ステップＳ１０２において、電位検知回路Ｄ１は、疑似接地電位Ｖｍ１を検知し、疑似接地電位Ｖｍ１と閾値電圧Ｖｃｒｉｔの大きさを比較する。

ステップＳ１０３において、タイマ制御回路１１２は、電源スイッチＰｓｗ１のゲート電圧Ｖｇ１がロウレベルに設定されたタイミングで、タイマＴＭによる計測をスタートさせる。タイマ制御回路１１２は、電位検知回路Ｄ１で検知された疑似接地電位Ｖｍ１が閾値電圧Ｖｃｒｉｔまで上昇したときにハイレベルに設定された出力信号ｏｕｔ１を受けると、タイマＴＭによる計測をストップさせる。タイマ制御回路１１２は、タイマＴＭから、疑似接地電位Ｖｍ１が接地電圧Ｖｓｓから閾値電圧Ｖｃｒｉｔまで上昇する時間ｔ１を取得して、リーク速度記憶部１０６に書き込む。Ｖｃｒｉｔは、たとえば、Ｖｄｄ／２とする。

ステップＳ１０４において、電源遮断制御回路１０２は、機能モジュールＭＤ２が不使用に設定されると、電源スイッチＰｓｗ２のゲート電圧Ｖｇ２をロウレベルに設定する。これによって、電源Ｖｄｄから機能モジュールＭＤ２にリーク電流が流れるため、ノードＮＤ２の疑似接地電位Ｖｍ２がゆっくりと増加する。

ステップＳ１０５において、電位検知回路Ｄ２は、疑似接地電位Ｖｍ２を検知し、疑似接地電位Ｖｍ２と閾値電圧Ｖｃｒｔｉの大きさを比較する。

ステップＳ１０６において、タイマ制御回路１１２は、電源スイッチＰｓｗ２のゲート電圧Ｖｇ２がロウレベルに設定されたタイミングで、タイマＴＭによる計測をスタートさせる。タイマ制御回路１１２は、電位検知回路Ｄ２で検知された疑似接地電位Ｖｍ２が閾値電圧Ｖｃｒｉｔまで上昇したときにハイレベルに設定された出力信号ｏｕｔ２を受けると、タイマＴＭによる計測をストップさせる。タイマ制御回路１１２は、タイマＴＭから、疑似接地電位Ｖｍ２が接地電圧Ｖｓｓから閾値電圧Ｖｃｒｉｔまで上昇する時間ｔ２を取得して、リーク速度記憶部１０６に書き込む。

ステップＳ１０７において、判定部１１４は、ｔ１とｔ２の比Ｒ１２（＝ｔ１／ｔ２）を計算して、実測リーク速度比記憶部１１０に書き込む。

ステップＳ１０８において、判定部１１４は、リーク速度比期待値記憶部１１６から、リーク速度比（ｔ１／ｔ２）の期待値Ｒ１２Ｎを読出す。リーク速度比（ｔ１／ｔ２）の期待値Ｒ１２Ｎは、出荷前に書き込まれるもので、理論的に得られる値、または出荷前のテストで得られた値である。

ステップＳ１０９において、（Ｒ１２Ｎ−Ｒ１２）／Ｒ１２＞ＴＨＲの場合に（Ｓ１０９：ＹＥＳ）、処理がステップＳ１１０に進み、（Ｒ１２Ｎ−Ｒ１２）／Ｒ１２≦ＴＨＲの場合に（Ｓ１０９：ＮＯ）、処理がステップＳ１１１に進む。ＴＨＲは、たとえば「０．３」に設定することができる。

ステップＳ１１０において、判定部１１４は、電源Ｖｄｄから機能モジュールＭＤ１へ異常リーク電流が流れたと判定する。

ステップＳ１１１において、（Ｒ１２−Ｒ１２Ｎ）／Ｒ１２＞ＴＨＲの場合に（Ｓ１１１：ＹＥＳ）、処理がステップＳ１１２に進む。

ステップＳ１１２において、判定部１１４は、電源Ｖｄｄから機能モジュールＭＤ２へ異常リーク電流が流れたと判定する。

以上のように、本実施の形態では、電位検知回路、タイマ、および異常リーク検出部によって、Ｖｍ１およびＶｍ２が変化する速度を比較することによって、市場において半導体装置の故障をいち早く検知し、システムとして重大な障害に至る前に処置することができる。なお、図８ではＳ１０１〜Ｓ１０３及びＳ１０４〜Ｓ１０６が時系列的に直列に処理されているが並列に処理されても良いことは言うまでもない。

本実施の形態では、機能モジュールＭＤ１のｔ１と、機能モジュールＭＤ２のｔ２との比に基づいて、異常を判定するので、半導体装置のプロセス仕上り状態や環境温度に依らず、安定して異常リーク電流を検出することができる。

［第３の実施形態］
第２の実施形態では、電源スイッチは接地電位側に設けられても（図１、図３）、あるいは電源電位側に設けられても（図２）良いが、接地電位側に設けられた例を中心に詳細を説明した。本実施の形態では、電源電位Ｖｄｄ側に設けられた図２の構成において、電源供給回路254と電源スイッチSW1等が一体化している。

図９は、第３の実施形態の電源スイッチＳＳ１およびＳＳ２を説明するための図である。

電源供給回路と電源スイッチとが一体化したＳＳ１は、差動アンプＲＥ１と、差動アンプＲＥ１の出力に接続されるゲートを有するＰＭＯＳトランジスタＰ１とを備える。電源供給回路と電源スイッチとが一体化したＳＳ２は、差動アンプＲＥ２と、差動アンプＲＥ２の出力に接続されるゲートを有するＰＭＯＳトランジスタＰ２とを備える。

ＰＭＯＳトランジスタＰ１は、外部電源Ｖcと機能モジュールＭＤ１の間に設けられる。ＰＭＯＳトランジスタＰ２は、外部電源Ｖcと機能モジュールＭＤ２の間に設けられる。制御信号Ｈｓｔｂｙ１がロウレベルとなると、差動アンプＲＥ１は動作状態となる。機能モジュールＭＤ１の電力消費により疑似電源電位Ｖｍ１がＶｒｅｆよりも低下するとＰＭＯＳトランジスタＰ１がオンし、Ｖｍ１は外部電源Ｖcによりプルアップされる。そして、Ｖｍ１がＶｒｅｆにほぼ等しい電圧に戻ると、ＰＭＯＳトランジスタＰ１がオフする。Ｖｒｅｆは内部電源Ｖｄｄに等しい電位であり、Ｖｍ１は内部電源Ｖｄｄに保たれる。このようにして、ＳＳ１は電源供給回路として機能する。

制御信号Ｈｓｔｂｙ１がハイレベルとなると、差動アンプＲＥ１から出力されるゲート電圧Ｖｇ１がハイレベルとなる。ゲート電圧Ｖｇ１がハイレベルとなると、ＰＭＯＳトランジスタＰ１はオフとなる。Ｐ１は高い閾値電圧であり、リークは遮断される。しかし、機能モジュールＭＤ１から接地電位Ｖｓｓにリーク電流が流れるため、図１０（ａ）に示すように、ノードＮＤ１の疑似接地電位Ｖｍ１がＶｄｄからＶｃｒｉｔまで減少する。

図１０（ａ）は、機能モジュールＭＤ１から接地電位Ｖｓｓに異常リーク電流が流れるときのノードＮＤ１の疑似電源電位Ｖｍ１の変化を表わす図である。図１０（ｂ）は、制御信号Ｈｓｔｂｙ２がハイレベルとなり、機能モジュールＭＤ２から接地電位Ｖｓｓに通常リーク電流が流れるときのノードＮＤ２の疑似電源電位Ｖｍ２の変化を表わす図である。

図１０（ａ）および図１０（ｂ）において、機能モジュールＭＤ１に含まれるトランジスタと機能モジュールＭＤ２に含まれるトランジスタについて、それらの数が同じであり、かつそれらの閾値電圧が等しいものとする。

異常リーク電流は、通常リーク電流よりも大きいため、電源スイッチＳＳ１がオフに設定されてから疑似接地電位Ｖｍ１がＶｃｒｉｔまで減少する時間ｔ１は短く、電源スイッチＳＳ２がオフに設定されてから疑似接地電位Ｖｍ２がＶｃｒｉｔまで減少する時間ｔ２は長くなる。

本実施の形態では、温度によるリーク電流の増減の影響に対応するために、異常リーク検出部１５０は、ｔ１（電源スイッチＰｓｗ１がオフに設定されてから疑似接地電位Ｖｍ１がＶｃｒｉｔまで減少する時間）とｔ２（電源スイッチＰｓｗ２がオフに設定されてから疑似接地電位Ｖｍ２がＶｃｒｉｔまで減少する時間）の比を用いる。これによって、機能モジュールＭＤ１と機能モジュールＭＤ２のうちの一方に異常リーク電流が発生しているか否かを判定する。

異常リーク検出部１５０の詳細な構成および動作は、ｔ１，ｔ２が、疑似接地電位Ｖｍ１，Ｖｍ２がＶｃｒｉｔまで増加する時間か、あるいは減少する時間かの相違を除いて、第２の実施形態と同様であるので、説明を繰り替えない。

以上のように、本実施の形態によれば、第２の実施形態と同様の効果が得られる。
［第４の実施形態］
図１１は、第４の実施形態の機能モジュールＭＤ１およびＭＤ２を説明するための図である。

第４の実施形態の機能モジュールＭＤ１は、第２の実施形態の論理回路群に代えて、メモリＭ１で構成される。第４の実施形態の機能モジュールＭＤ２は、第２の実施形態の論理回路群に代えて、メモリＭ２で構成される。

メモリＭ１、Ｍ２は、たとえば、ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）またはフラッシュメモリなどである。

第２の実施形態と同様にして、電位検知回路Ｄ１，Ｄ２、異常リーク検出部１５０などは、電源電位ＶｄｄからメモリＭ１、メモリＭ２への異常リーク電流の発生を検知する。

以上のように、本実施の形態によれば、第２および第３の実施形態と同様の効果が得られる。

［第５の実施形態］
図１２は、第５の実施形態の異常リーク通知部５０４を説明するための図である。

第５の実施形態の異常リーク通知部５０４は、インタフェースＩＦと接続される。インタフェースＩＦは、インタフェース網５０１を通じて、メンテナンス管理装置５０２に接続される。これによって、異常リーク通知部５０４は、異常リーク電流が発生した場合に、メンテナンス管理装置５０２に異常リーク電流が発生したことを通知することができる。メンテナンス管理装置５０２に異常リーク電流の発生が通知されたことを知ったメンテナンス作業員は、半導体装置全体の取り換え、または故障が生じたロジックの取り換えなど処置を行なうことができる。

［第６の実施形態］
図１３は、第６の実施形態の電位検知回路Ｄ１の構成を表わす図である。電位検知回路Ｄ２の構成も、これと同様である。

電位検知回路Ｄ１は、ＡＤＣ（Analog to Digital Converter）６０２を備える。
ＡＤＣ６０２は、疑似接地電位Ｖｍ１が閾値電圧Ｖｃｒｉｔ以上のときに、デジタル値「１」の出力信号ｏｕｔ１を出力し、疑似接地電位Ｖｍ１が閾値電圧Ｖｃｒｉｔ未満のときに、デジタル値「０」の出力信号ｏｕｔ１を出力する。

［第７の実施形態］
図１４は、第７の実施形態の異常監視部９００内の構成要素の配置を説明するための図である。

異常リーク検出部２００は、第２の実施形態と同様に、タイマ制御回路１１２と、リーク速度記憶部１０６と、リーク速度比期待値記憶部１１６と、実測リーク速度比記憶部１１０とを備える。異常リーク検出部２００は、異常判定プログラム記憶部２５１と、ＣＰＵ２５２とで構成される判定部２８０を備える。

ＣＰＵ２５２は、機能モジュールＭＤ３を構成する。ＣＰＵ２５２が、異常判定プログラムを実行することによって、第２の実施形態で説明した判定部の機能が実現される。

電源スイッチＰｓｗ３は、ＣＰＵ２５２と接地電源Ｖｓｓとの間に設けられる。電源スイッチＰｓｗ３は、高い閾値電圧のＮＭＯＳトランジスタで構成される。ＣＰＵ２５２が使用されてない期間は、電源スイッチＰｓｗ３がオフとなり、電源ＶｄｄからＣＰＵ２５２を通って接地電源Ｖｓｓへ流れる不要なリーク電流の量を低減することができる。

電位検知回路Ｄ３は、ＣＰＵ２５２と、電源スイッチＰｓｗ３の間のノードＮＤ３の疑似接地電位Ｖｍ３が閾値電圧Ｖｃｒｉｔまで上昇したタイミングで、出力信号Ｏｕｔ３をハイレベルに活性化する。

電源遮断制御回路１０２は、電源スイッチＰｓｗ１，Ｐｓｗ２に加えて、電源スイッチＰｓｗ３を制御する。

タイマ制御回路１１２は、ｔ１、ｔ２に加えて、疑似接地電位Ｖｍ３が接地電圧Ｖｓｓから閾値電圧Ｖｃｒｉｔまで上昇する時間ｔ３を取得するためにタイマＴＭを制御する。タイマ制御回路１１２は、電源スイッチＰｓｗ３のゲート電圧Ｖｇ３がロウレベルに設定されたタイミングで、タイマＴＭによる計測をスタートさせる。タイマ制御回路１１３は、電位検知回路Ｄ３で検知された疑似接地電位Ｖｍ３が閾値電圧Ｖｃｒｉｔまで上昇したときにハイレベルに設定された出力信号ｏｕｔ３を受けると、タイマＴＭによる計測をストップさせる。タイマ制御回路１１２は、タイマＴＭから、疑似接地電位Ｖｍ３が接地電圧Ｖｓｓから閾値電圧Ｖｃｒｉｔまで上昇する時間ｔ３を取得して、リーク速度記憶部１０６に書き込む。

判定部２８０は、ｔ１とｔ２に基づいて、Ｒ１２（＝ｔ１／ｔ２）を計算して、実測リーク速度比記憶部１１０に書き込むことができる。また、判定部２８０は、ｔ１とｔ３に基づいて、Ｒ１３（＝ｔ１／ｔ３）を計算して、実測リーク速度比記憶部１１０に書き込むことができる。また、判定部２８０は、ｔ２とｔ３に基づいて、Ｒ２３（＝ｔ２／ｔ３）を計算して、実測リーク速度比記憶部１１０に書き込むことができる。

リーク速度比期待値記憶部１１６は、リーク速度比の期待値Ｒ１２Ｎ、Ｒ１３Ｎ、Ｒ２３Ｎを記憶する。Ｒ１２Ｎはｔ１とｔ２の比の期待値、Ｒ１３Ｎはｔ１とｔ３の比の期待値、Ｒ２３Ｎはｔ２とｔ３の比の期待値である。

判定部２８０は、第２の実施形態と同様に、Ｒ１２とＲ１２Ｎに基づいて、電源Ｖｄｄから機能モジュールＭＤ１と機能モジュールＭＤ２の一方への異常リーク電流の有無を判定することができる。また、判定部１１４は、Ｒ１３とＲ１３Ｎに基づいて、電源Ｖｄｄから機能モジュールＭＤ１と機能モジュールＭＤ３の一方からの異常リーク電流の有無を判定することができる。また、判定部２８０は、Ｒ２３とＲ２３Ｎに基づいて、機能モジュールＭＤ２と機能モジュールＭＤ３の一方から接地電源Ｖｓｓへの異常リーク電流の有無を判定することができる。

異常リーク検出部２００に含まれるタイマ制御回路１１２と、リーク速度記憶部１０６は、電源が常時オンの領域に配置される。さらに、電位検知回路Ｄ１〜Ｄ３、電源遮断制御回路１０２、およびタイマＴＭは、電源が常時オンの領域に配置される。

タイマ制御回路１１２、リーク速度記憶部１０６、電位検知回路Ｄ１〜Ｄ３、電源遮断制御回路１０２、およびタイマＴＭが、電源が常時オンの領域に配置されるので、ｔ１、ｔ２、ｔ３の測定は、常に実行することができる。

機能モジュールＭＤ１，ＭＤ２、リーク速度比期待値記憶部１１６、実測リーク速度比記憶部１１０、異常判定プログラム記憶部２５１、ＣＰＵ２５２は、電源電圧の供給が必要に応じて遮断される領域に配置される。ただし、リーク速度比期待値記憶部１１６及び異常判定プログラム記憶部２５１は、電源電圧の供給が遮断されても記憶が消失しない不揮発性メモリに含まれる。

したがって、異常リーク電流の有無は、これらの領域に電源が供給されている期間にのみ実行されることになるが、異常リーク電流の有無は、実時間で判定する必要がないので、問題とはならない。

［第７の実施形態の変形例１］
リーク速度記憶部１０６は、電源電圧の供給が遮断されても記憶が消失しない不揮発性メモリに含まれるものとしてもよい。

［第７の実施形態の変形例２］
ＣＰＵ２５２に故障があって、ＣＰＵ２５２から異常リーク電流が流出していても、ＣＣＰＵ２５２が故障しているため、異常リーク電流を正しく検出できず、ＣＰＵ２５２の故障を発見できない可能性がある。しかしながら、半導体装置が、２個のＣＰＵを備え、２個のＣＰＵが互いの動作を監視するデュアルロックステップを実行する場合には、一方のＣＰＵの判定結果と他方のＣＰＵの判定結果とが相違していれば、いずれかのＣＰＵに故障があることを検知することができる。あるいは、t1/t2、t2/t3及びt1/t3すべての異常からＣＰＵ２５２を含む判定部２００に異常が発生したと判断することができる。

［第８の実施形態］
図１５は、第８の実施形態の異常監視部１２００の構成を説明するための図である。

異常監視部１２００は、電位検知回路Ｄ１，Ｄ２と、電源遮断制御回路１０２と、異常リーク検出部３００とを備える。異常リーク検出部３００は、ＭＤ１用カウンタ３０２と、ＭＤ２用カウンタ３０３と、クロック供給回路３０４と、比較判定回路３０８とを備える。

クロック供給回路３０４は、一定の周期のクロックＣＬＫを出力する。
電源遮断制御回路１０２は、電源スイッチＰｓｗ１のゲート電圧Ｖｇ１がロウレベルに設定されたタイミングで、スタート信号Ｓｔ１をハイレベルに活性化する。電源遮断制御回路１０２は、電源スイッチＰｓｗ２のゲート電圧Ｖｇ２がロウレベルに設定されたタイミングで、スタート信号Ｓｔ２をハイレベルに活性化する。

電位検知回路Ｄ１は、疑似接地電位Ｖｍ１が閾値電圧Ｖｃｒｉｔまで上昇したタイミングで、エンド信号Ｅｄ１をハイレベルに活性化する。電位検知回路Ｄ２は、疑似接地電位Ｖｍ２が閾値電圧Ｖｃｒｉｔまで上昇したタイミングで、エンド信号Ｅｄ２をハイレベルに活性化する。

ＭＤ１用カウンタ３０２およびＭＤ２用カウンタ３０３は、クロックＣＬＫの立ち上がりのタイミングで、カウント値をインクリメントすることによって、受信するクロックＣＬＫのパルスの数をカウントする。

ＭＤ１用カウンタ３０２は、スタート信号Ｓｔ１がハイレベルに活性化されたタイミングでカウントを開始し、エンド信号Ｅｄ１がハイレベルに活性化されたタイミングでカウントを終了する。ＭＤ２用カウンタ３０３は、スタート信号Ｓｔ２がハイレベルに活性化されたタイミングでカウントを開始し、エンド信号Ｅｄ２がハイレベルに活性化されたタイミングでカウントを終了する。

ＭＤ１用カウンタ３０２は、カウント終了後に、カウント値ｔ１（電源スイッチＰｓｗ１がオフに設定されてから疑似接地電位Ｖｍ１がＶｃｒｉｔまで増加する時間）を記憶する。ＭＤ２用カウンタ３０３は、カウント終了後に、カウント値ｔ２（電源スイッチＰｓｗ２がオフに設定されてから疑似接地電位Ｖｍ２がＶｃｒｉｔまで増加する時間）を記憶する。

比較判定回路３０８は、所定の誤差許容範囲を超えて、機能モジュールＭＤ１用カウンタ３０２のカウント値（ｔ１）と、機能モジュールＭＤ２用カウンタ３０３のカウント値（ｔ２）に差異がある場合に、異常通知信号を出力する。

機能モジュールＭＤ１に含まれるトランジスタと機能モジュールＭＤ２に含まれるトランジスタについて、それらの数が同じであり、かつそれらの閾値電圧が等しいものとする。

ここでは、０．５≦Ｒ１２≦２の場合に、機能モジュールＭＤ１および機能モジュールＭＤ２から異常リーク電流が流れていないと判定するものとする。このような判定を実現するため、比較判定回路３０８は、以下の２通りの場合に該当する場合に、機能モジュールＭＤ１および機能モジュールＭＤ２から異常リーク電流が流れていないと判定するものとする。

図１６は、ＭＤ１用カウンタ３０１に格納されているカウント値およびＭＤ２用カウンタ３０３に格納されているカウント値の例を表わす図である。

図１７は、ＭＤ１用カウンタ３０１に格納されているカウント値およびＭＤ２用カウンタ３０３に格納されているカウント値の別の例を表わす図である。

（１）図１６に示すように、ＭＤ１用カウンタ３０１に格納されているカウント値およびＭＤ２用カウンタ３０３に格納されているカウント値のうちの一方が他方より一桁大きく（ビット数が１つ多い）、桁が大きい方のカウント値が、「１００Ｘ・・・」ｂ、桁が小さい方のカウント値が、「０１１Ｘ・・・」ｂである。ただし、Ｘは０または１を表し、ｂは２進数表示を表わす。

（２）図１７に示すように、ＭＤ１用カウンタ３０１に格納されているカウント値およびＭＤ２用カウンタ３０３に格納されているカウント値の桁（ビット数）が等しい。

以上のように、本実施の形態によれば、異常リーク検出部の構成が簡易化されたので、異常リーク検出部の面積を小さくすることができる。

なお、図１５の異常リーク検出部のすべての構成要素を電源が常時供給される領域に設けることによって、異常リーク電流の検知後、直ちに異常通知信号を発生することができる。

［第９の実施形態］
本実施の形態の半導体装置は、標準の閾値電圧を有するトランジスタ（以下、ＳＶＴ）、高値の閾値電圧を有するトランジスタ（以下、ＨＶＴ）、および低値の閾値電圧を有するトランジスタ（以下、ＬＶＴ）を含むとする。

機能モジュールＭＤ１およびＭＤ２を以下の条件Ａを満たすものとする。機能モジュールＭＤ１のゲート数を２Ｍゲートとする。機能モジュールＭＤ１に含まれるトランジスタは、ＳＶＴであるとする。機能モジュールＭＤ２のゲート数を１Ｍゲートとする。機能モジュールＭＤ２に含まれるトランジスタの８０％は、ＨＶＴであるする。機能モジュールＭＤ２に含まれるトランジスタの２０％は、ＳＶＴである。

図１８は、機能モジュールＭＤ１とＭＤ２が条件Ａを満たす場合の機能モジュールＭＤ１と機能モジュールＭＤ２におけるリーク電流比を表す図である。

ゲート膜破壊が無い状態のリーク電流比ＬＸ０およびＭＤ１にゲート膜破壊が発生した状態のリーク電流比ＬＸ１は、図４に示すような閾値電圧が同じトランジスタで構成される機能モジュール間のリーク電流比と異なり、温度依存性を有する。この理由は、ＨＶＴのリーク電流の温度依存性とＳＶＴのリーク電流の温度依存性が異なるためである。

たとえば、２５℃でのリーク電流比を期待値として、３０％の誤差を許容して判定する場合に、温度が５℃〜８０℃の間で異常リーク電流が発生したと誤判定されることはない。また、０．２ｍＡの異常リーク電流が発生した場合には、３０％の誤差の許容範囲外となるため、異常リーク電流が検知される。

しかしながら、電位検知回路の精度やノイズを考えると、異常リーク電流が発生しない状態ではリーク電流比はできるだけ温度依存性を示さない方が望ましい。２つの機能モジュールのＨＶＴ、ＳＶＴ、ＬＶＴの比率が同じであれば、それらの機能モジュール間のリーク電流比は、温度依存性を示さない。

そこで、本実施の形態では、ＨＶＴ、ＳＶＴ、ＬＶＴの比率が同じまたは類似する２つの機能モジュールを選択して、それらの機能モジュール間のリーク電流比を求める。

図１９は、第９の実施形態における、異常リーク電流の有無を判定するために用いる機能モジュールＭＤ１と機能モジュールＭＤ２の組み合わせを説明するための図である。

第９の実施形態では、マルチＣＰＵコア６００を構成するＣＰＵコアＣ１およびＣＰＵコアＣ２をそれぞれ第２の実施形態で説明した機能モジュールＭＤ１および機能モジュールＭＤ２とする。

ＣＰＵコアＣ１とＣＰＵコアＣ２の構成は同一または類似している。すなわち、ＣＰＵコアＣ１に含まれるゲート数とＣＰＵコアＣ２に含まれるゲート数は同一または類似する。また、ＣＰＵコアＣ１に含まれるＨＶＴ、ＳＶＴ、ＬＶＴの比率は、ＣＰＵコアＣ２に含まれるＨＶＴ、ＳＶＴ、ＬＶＴの比率と同一または類似する。したがって、ＣＰＵコアＣ１から流出するリーク電流とＣＰＵコアＣ２から流出するリーク電流の比は、温度依存性を有しない。

第２の実施形態と同様に、電位検知回路Ｄ１は、ノードＮＤ１の電位Ｖｍ１を検知し、電位検知回路Ｄ２は、ノードＮＤ２の電位Ｖｍ２を検知する。第２の実施形態と同様に、電位Ｖｍ１、Ｖｍの時間変化に従って、異常リーク検出部１５０によって、異常リーク電流の発生が判定される。

本実施の形態によれば、高精度に異常リーク電流を検知できる。また、ＣＰＵコアＣ１と、ＣＰＵコアＣ２とは、ゲート数およびＨＶＴ、ＳＶＴ、ＬＶＴの比率が同一または類似するので、疑似接地電位Ｖｍ１，Ｖｍ２がＶｃｒｉｔに達するまでの時間比ｔ１／ｔ２の期待値は「１」である。したがって、期待値を出荷前にテストで測定して半導体装置に記憶しておく手間を省くことができる。

[第１０の実施形態］
本実施の形態の半導体装置は、ＳＶＴ、ＨＶＴ、ＬＶＴを含むとする。

機能モジュールＭＤ１およびＭＤ２を以下の条件Ｂを満たすものとする。機能モジュールＭＤ１のゲート数を２Ｍゲートとする。機能モジュールＭＤ１に含まれるトランジスタは、ＳＶＴとする。機能モジュールＭＤ２のゲート数を１Ｍゲートとする。機能モジュールＭＤ２に含まれるトランジスタの８０％は、ＬＶＴとする。機能モジュールＭＤ２に含まれるトランジスタの２０％は、ＳＶＴとする。

図２０は、機能モジュールＭＤ１とＭＤ２が条件Ｂを満たす場合の機能モジュールＭＤ１と機能モジュールＭＤ２におけるリーク電流比を表す図である。

ゲート膜破壊が無い状態のリーク電流比ＬＹ０の温度依存性は小さい。この理由は、ＬＶＴのリーク電流の温度依存性とＳＶＴのリーク電流の温度依存性が類似しているためである。

そこで、本実施の形態では、トランジスタとしてＳＶＴまたはＬＶＴのみを含む２つの機能モジュールを選択して、それらの機能モジュール間のリーク電流比を求める。

図２１は、第１０の実施形態における、異常リーク電流の有無を判定するために用いる機能モジュールＭＤ１と機能モジュールＭＤ２の組み合わせを説明するための図である。

第１０の実施形態では、トランジスタとしてＳＶＴとＬＶＴのみを含む機能モジュールＭＤＡおよびＭＤＢをそれぞれ第２の実施形態で説明した機能モジュールＭＤ１および機能モジュールＭＤ２とする。

第２の実施形態と同様に、電位検知回路Ｄ１は、ノードＮＤ１の電位Ｖｍ１を検知し、電位検知回路Ｄ２は、ノードＮＤ２の電位Ｖｍ２を検知する。第２の実施形態と同様に、電位Ｖｍ１、Ｖｍの時間変化に従って、異常リーク検出部１５０によって、異常リーク電流の発生が判定される。

以上のように、本実施の形態によれば、第９の実施形態と同様に、高精度に異常リーク電流を検知できる。なお、第２の実施例でも説明したように、ゲート膜破壊が発生した状態のリーク電流比LY1は低温ほど通常リーク電流比LY0から乖離し、高温ほどLY0に近づくが、これは、ゲート膜破壊で加わった、たとえば、0.2mAの電流に比べ、高温では通常リーク電流が大きくなるためである。

［第１０の実施形態の変形例］
ＨＶＴのリーク電流の特性が、ＳＶＴおよびＬＶＴのリーク電流の特性と相違し、ＳＶＴのリーク電流の特性が、ＬＶＴのリーク電流の特性と類似しているので、ＨＶＴの比率と、ＳＶＴおよびＬＶＴを合せた比率が同一または類似する２つの機能モジュールのリーク電流比を測定することによっても、高精度に異常リーク電流を検出することができる。

［第１１の実施形態］
第１〜第１０の実施形態は、機能モジュールの故障検知のみならず、故障予知にも適用可能である。

ゲート絶縁膜が破壊される前にも徐々にリーク電流が増加することが知られている（たとえば、を参照）。

図２２は、参考文献Ａ（IEEE Transactions on Electron Devices, vol.53, No.2, Feb. 2006, pp.224-234）に示されているゲート絶縁膜破壊に至るまでのリーク電流の時間変化の例を表わす図である。

図２２において、時刻ｔｄにおいてゲート絶縁膜が破壊される。絶縁膜破壊に至ると、破壊箇所で通常電圧で１ｍＡ前後のピンホール電流が観測される。しかしながら、ｔｄよりも前のｔｃ以降においても、ゲート電流が徐々に増加する。図２２において、たとえば１０μＡ程度の異常リーク電流を以下のようにして検知することができる。

図２３は、第１１の実施形態における異常リーク電流が発生したか否かを判定する手順を表わすフローチャートである。

ステップＳ１０１〜Ｓ１０８は、図８と同様なので、説明を繰り返さない。
ステップＳ２０９において、ＴＨＲ２＞（Ｒ１２Ｎ−Ｒ１２）／Ｒ１２≧ＴＨＲ１の場合に（Ｓ２０９：ＹＥＳ）、処理がステップＳ２１０に進み、（Ｒ１２Ｎ−Ｒ１２）／Ｒ１２≧ＴＨＲ２、または（Ｒ１２Ｎ−Ｒ１２）／Ｒ１２＜ＴＨＲ１の場合に（Ｓ２０９：ＮＯ）、処理がステップＳ２１１に進む。

ステップＳ２１１において、ＴＨＲ２＞（Ｒ１２−Ｒ１２Ｎ）／Ｒ１２≧ＴＨＲ１の場合に（Ｓ２１１：ＹＥＳ）、処理がステップＳ２１２に進み、（Ｒ１２−Ｒ１２Ｎ）／Ｒ１２≧ＴＨＲ２、または（Ｒ１２−Ｒ１２Ｎ）／Ｒ１２＜ＴＨＲ１の場合に（Ｓ２１１：ＮＯ）、処理がステップＳ２１３に進む。

ステップＳ２１３において、（Ｒ１２Ｎ−Ｒ１２）／Ｒ１２≧ＴＨＲ２の場合に（Ｓ２１３：ＹＥＳ）、処理がステップＳ２１４に進み、（Ｒ１２Ｎ−Ｒ１２）／Ｒ１２＜ＴＨＲ２の場合に（Ｓ２１３：ＮＯ）、処理がステップＳ２１５に進む。

ステップＳ２１５において、（Ｒ１２−Ｒ１２Ｎ）／Ｒ１２≧ＴＨＲ２の場合に（Ｓ２１５：ＹＥＳ）、処理がステップＳ２１６に進む。

ステップＳ２１０において、判定部１１４は、機能モジュールＭＤ１の少なくとも１つの素子が破壊途上の状態であると判定する。

ステップＳ２１２において、判定部１１４は、機能モジュールＭＤ２の少なくとも１つの素子が破壊途上の状態であると判定する。

ステップＳ２１４において、判定部１１４は、機能モジュールＭＤ１の少なくとも１つの素子が破壊状態であると判定する。

ステップＳ２１６において、判定部１１４は、機能モジュールＭＤ２の少なくとも１つの素子が破壊状態であると判定する。

以上のように、本実施の形態では、機能モジュールを構成する素子の破壊だけでなく、破壊途上の状態も検出することができる。

なお、上述の第１〜第１１の実施形態の説明では、異常リーク電流がゲート絶縁膜破壊に起因する場合を説明したが、それ以外の原因、たとえば、ゲートとコンタクト間のショートや配線間の層間膜破壊による異常リーク電流に対しても、本発明の実施形態によって局所的な故障を検知できることは言うまでもない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１〜３ ＲＡＭ、１５０，２００，３００，５０４ 異常リーク検出部、１０２ 電源遮断制御回路、１０４ 異常リーク通知部、１０６ リーク速度記憶部、１１０ 実測リーク速度比記憶部、１１２ タイマ制御回路、１１４，２８０ 判定部、１１６ リーク速度比期待値記憶部、２０１ 閾値電圧生成回路、２０２ 比較器、２５１ 異常判定プログラム記憶部、２５２ ＣＰＵ、２５４ 電圧供給回路、３０２ ＭＤ１用カウンタ、３０３ ＭＤ２用カウンタ、３０４ クロック供給回路、３０８ 比較判定回路、５０１ インターネット網、５０２ メンテナンス管理装置、６００ マルチＣＰＵコア、６０２ ＡＤＣ、７００ 半導体装置、７０１ 第１の機能モジュール、７０２ 第１の機能モジュール、７０３ 第１の電源スイッチ、７０４ 第２の電源スイッチ、７０６，８００，９００，１２００ 異常監視部、Ｃ１，Ｃ２ ＣＰＵコア、Ｆ１，Ｆ２ フラッシュモジュール、ＩＦ インタフェース、ＳＰＥ 音声処理モジュール、ＩＭＧ 画像処理モジュール、ＡＣ アナログ回路、ＭＤ１，ＭＤ２，ＭＤＡ，ＭＤＢ 機能モジュール、Ｄ１，Ｄ２，Ｄ３ 電位検知回路、ＴＭ タイマ、Ｐｓｗ１，Ｐｓｗ２，ＳＳ１，ＳＳ２ 電源スイッチ、Ｒ１，Ｒ２ 抵抗、Ｍ１，Ｍ２ メモリ，Ｐ１，Ｐ２ ＰＭＯＳトランジスタ、ＲＥ１，ＲＥ２ 差動アンプ。

Claims (6)

1. 第１の機能モジュールと、
   第２の機能モジュールと、
   前記第１の機能モジュールと固定電位ノードとの接続を制御する第１の電源スイッチと、
   前記第２の機能モジュールと前記固定電位ノードとの接続を制御する第２の電源スイッチと、
   前記第１の電源スイッチがオフのときの前記第１の機能モジュールと前記第１の電源スイッチとの間の第１のノードの電圧の変化と、前記第２の電源スイッチがオフのときの前記第２の機能モジュールと前記第２の電源スイッチとの間の第２のノードの電圧の変化の比較に基づいて、前記第１の機能モジュールまたは前記第２の機能モジュールの異常リーク電流の発生の有無を検出する異常監視部とを備え、前記第１の機能モジュールと前記第２の機能モジュールのリーク電流の大きさの比は温度によらず略同一である、半導体装置。
2. 前記第１の機能モジュールおよび前記第２の機能モジュールは、マルチＣＰＵコアを構成する第１のＣＰＵコアおよび第２のＣＰＵコアである、請求項１記載の半導体装置。
3. 前記半導体装置は、
   第１の閾値を有する第１種のトランジスタ、前記第１の閾値よりも大きな第２の閾値を有する第２種のトランジスタ、前記第１の閾値よりも小さな第３の閾値を有する第３種のトランジスタを含み、
   前記第１の機能モジュールおよび前記第２の機能モジュールを構成するすべてのトランジスタは、前記第１種のトランジスタ、または前記第３種のトランジスタである、請求項１記載の半導体装置。
4. 前記固定電位ノードは、接地電源と接続されるノードである、請求項１記載の半導体装置。
5. 前記固定電位ノードは、電源電圧が供給されるノードである、請求項１記載の半導体装置。
6. 第１の機能モジュールと、
   第２の機能モジュールと、
   前記第１の機能モジュールと固定電位ノードとの接続を制御する第１の電源スイッチと、
   前記第２の機能モジュールと前記固定電位ノードとの接続を制御する第２の電源スイッチと、
   前記第１の電源スイッチがオフのときに、前記第１の機能モジュールと前記第１の電源スイッチとの間の第１のノードの電圧の変化を検出し、前記第２の電源スイッチがオフのときに、前記第２の機能モジュールと前記第２の電源スイッチとの間の第２のノードの電圧の変化を検出し、前記第１のノードの電位が所定電位に遷移するまでの第１の時間と、前記第２のノードの電位が前記所定電位に遷移するまでの第２の時間との比を実測値として算出し、前記実測値と期待値との比較に基づいて、前記第１の機能モジュールまたは前記第２の機能モジュールの素子が故障途上の状態、または、前記第１の機能モジュールまたは前記第２の機能モジュールの素子が故障状態であると判定する異常監視部とを備え、前記第１の機能モジュールと前記第２の機能モジュールのリーク電流の大きさの比は温度によらず略同一である、半導体装置。

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