JP6583738B2 - 位相計測装置およびこの位相計測装置を適用した機器 - Google Patents
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Description
無線通信・有線通信においては、近年通信の高速大容量化が進んでおり、基準信号源の位相雑音が性能を制限する要因になっている。そのため、基準信号源の評価を行うために、1つの周期的入力信号について、その位相の時刻履歴を計測する装置(以下、位相雑音計測装置という。)などが用いられている。
例えば、レーザヘテロダイン変位計測装置においては、光変調信号から計測対象の変位を復調するために位相差計測装置が適用されている。
電力制御システムにおいても、周期的に変動する交流電力・電圧・電流信号の計測が必要であり、位相差計測装置がシステムの一部に組み込まれている。特に、電力制御システムの小型化要求に伴い、位相差計測装置の精度を保ったまま簡便な構成とすることが望まれている。
角速度検出センサ(ジャイロセンサとも呼ばれる。)など、一部の物理量計測センサにおいては、その内部にPLL回路が組み込まれているので、同様に位相差計測装置部分を含んでいるといえる。
加えて、デジタルパルス信号(信号の波形が方形波であることを指す。)の位相差を計測する位相差計測装置も、主に通信機器等に広く用いられている。
近年、特に実装やコンピュータとのインターフェースの利便性から、AD変換器によって入力信号をデジタルデータへ変換し、その後デジタル処理によって位相や位相差を計測する装置(以下、デジタル位相計測装置あるいはデジタル位相差計測装置という。)が登場し始めている。
復調法は、回路内部において基準信号を生成し、入力信号と乗算を行うことにより、入力信号の位相を検出するもので、周期的入力信号に対し、この処理を行うことで、位相計測装置を実現できる。
この方法では、一般的に高精度な位相計測が可能であるが、一方では、入力信号の周波数が基準信号よりも大幅に違う場合には復調不可能となるという問題点がある。また、入力信号の振幅が変化したり、歪みが生じた場合には、計測精度が悪化するといった問題を内在している。
このように基準信号との乗算を行う方法以外にも、離散フーリエ変換を行う方法、ヒルベルト変換によって直交位相信号を生成し逆正接演算によって位相算出する方法などがあるが、これらの方法も復調法に分類でき、同様の問題点を内包している。
また、単純な計数法と、より高周波数のクロックによる計数法を組み合わせることで、精度を高める方法も提案されているが、高周波数のクロックを要するとともに、回路構成や信号処理が複雑となるという問題がある。
さらに、整数値しか得られない計数値を補正するために、小数部をゼロクロス点前後の線形補間演算によって算出して補正する技術もある。しかしながら、この補正を加えたとしても、ある計測時間(ゲート時間ともいう。)内の終了時点での計数値のみを用いているため、計測分解能には限界がある。
具体的には、信号が零を横切る時間間隔が周波数の逆数に比例していることを利用し、メモリに蓄積されたデータに基づいて周期的入力信号の位相差を算出する。
しかし、この方法では、メモリにデータを蓄積したデータのうち、隣り合った2測定点間のデータから位相を推定するため、メモリ容量によって計測時間が制限されるという問題点がある。
また、零を横切る時間から位相へ変換する必要があるため、信号処理等で計算負荷が大きく、リアルタイム処理を実現するのが困難である。
この位相差計測部の原理は、まず、AD変換器によって入力信号がデジタル化され、入力信号デジタル値が生成される。次に、クロック生成部によって、入力信号のデジタル値の正負を表現した「符号クロック」が生成される。
次に、位相比較部において、符号クロックを用いて、内部に保持する高速な「カウントクロック」を基準とした計数を行う。同時に、位相補正部において、入力信号デジタル値のゼロクロス点の前後のデータの線形補間演算によって、位相補正値を算出し、位相比較部の出力値と位相補正値の合計をとることで、所望の位相差を得る。
また、特許文献2に開示された技術においては、サンプリングクロックとカウントクロックという、複数のクロックを内部で用いているため、回路構成が複雑となる。加えて、入力正弦波信号の位相が大きく変動する場合などにおいては、位相比較部における計数値が、正確に位相差を反映したものとはならないという問題点がある。さらに、入力正弦波信号と内部に保持するクロックとの位相差の算出値に関しても、位相補正部によって補正が加えられているとはいえ、その分解能がAD変換の分解能そのものに限定されたものとなってしまう。さらに、入力正弦波信号の1周期の終了の瞬間の位相のみを計測に用いるため、入力正弦波信号の周期より早い位相変動がエイリアシングとして計測結果に混入する影響を除去できない、という問題点もある。
特許文献3に開示された技術においては、算出される位相差は補正によって±360°の整数倍の値が付加され、結果として±180°以内の値となるように調整されている。そのため、実際の位相差が±180°を超えてしまっている場合などにおいては、位相差の真の値を反映したものとはならないという問題点がある。
特許文献4には、DSPを用いてリアルタイム演算を行うことが記載されているが、リアルタイム演算可能な周波数は、DSPの演算速度に制限されてしまうため、測定し得る周期的入力信号の周波数に限界がある。また、周波数を演算することが主題となっていることから、周期的入力信号の位相を算出することは意図しておらず、仮に位相を算出したとしても誤差が大きい。
また、特許文献2〜特許文献4で開示されたいずれの技術においても、入力信号の一周期の時間から周波数・位相を算出しているため、計測値は入力信号の周期毎に出力されることになる。このため、入力信号の周波数が大きく変化した場合、計測値が算出される時間間隔が入力信号に依存して大きく変動することとなる。
特に一定のクロックで信号処理を行うデジタル信号処理においては、後段の処理における負荷の増大、応答遅れ、回路構成の複雑化の原因となるため、入力信号の周波数が大きく変動した場合でも、等時間間隔で結果を算出することが望まれている。
具体的には、本発明の位相計測装置は、周期的に変動する周期的入力信号の位相、あるいは周期的入力信号間の位相差をデジタル回路によって計測する位相計測装置であって、
前記周期的入力信号を、所定のサンプリングタイミング毎にそれぞれデジタル化し、デジタル信号として出力するAD変換器と、前記デジタル信号の符号が変化したことを検出するゼロクロス特定手段と、前記ゼロクロス特定手段によるゼロクロス検出回数を計数し、前記サンプリングタイミング毎に算出する計数処理部と、前記ゼロクロス特定手段がゼロクロスを判定した直前、直後のサンプリングタイミングにおけるデジタル信号に基づいて、前記ゼロクロス検出回数の端数Fxを演算する端数処理部と、前記計数処理部が算出するN個の出力値の合算値、および、この間において前記端数処理部が演算する端数Fxの合算値に基づいて平均化を行い、デジタル信号の位相を演算する平均化処理部を備えている。
これにより、次のような効果を奏する。
(1)広い入力信号周波数範囲
本発明を適用することにより、入力信号の周波数が広帯域を有する場合でも、計測が可能となる。具体的には、fIN<fADC/4の範囲で十分に計測が可能である。
(2)高分解能
位相の分解能をd(単位ラジアン)とすると、本発明によれば、d=2π/(N・2n)の関係があるので、位相計測の分解能を高めることができる。
(3)リアルタイム処理
信号をリアルタイムに処理し、位相を連続的に長時間算出することができる。例えば、FPGAに実装すれば、時間遅れなく、fADC/Nのレートで所望の位相を連続的に得ることができる。
以上の効果は、本発明の位相計測装置を用いて位相差を計測する場合についても同様である。
以下、位相計測装置における周期的入力信号を入力信号Xという。
本発明に基づく位相計測装置1による信号処理の全体概要を図1に示す。
入力信号Xは、第1のAD変換器2により、デジタル化され、Xdとして出力される。なお、AD変換器2には、これを駆動するための駆動クロック3が入力されている。
変換されたデジタルデータXdは、以降のデジタル信号処理部に送られて処理される。デジタル信号処理部は、図1に示されるように、計数処理部4、端数処理部5、平均化処理部6の3つからなる。
以下、計数処理部4、端数処理部5、平均化処理部6の3点に分けて、それらの機能を順に説明する。
図2は、計数処理部4のブロック図である。
動作の詳細を、図3を参照しながら説明する。
ここで、横軸は、サンプリングタイミング毎のデータ番号iである。すなわち、左から順に(i=0番を先頭として)、第1のAD変換器2の駆動サンプリングレート毎に次々とデータが入ってきて、処理される様子を示している。すなわち、図3のデータ間隔は、第1のAD変換器2の駆動サンプリングレート(駆動クロック3の周期)に相当する。
まず、入力信号Xが第1のAD変換器2によってデジタル化されたデータXdが図3の(A)に対応する。
ここで、計数処理部4は、第1のゼロクロス特定手段41により、データXdの正負が切り替わるゼロクロスを検出する。例えば、図3の(A)において、零を横切ったタイミングを検知して、零を超えた時点でのデータ番号で、横切った直後に正論理が立つようにしたものが、図3(B)の信号である。このようにしてゼロクロスを検知することができる。
カウンタ43は、第1のゼロクロス特定手段41から検知信号が到着するたびにカウントアップを行い、カウンタ43により保持される値は、図3(C)のようになる。
なお、入力信号Xの周波数が第1のAD変換器2の駆動サンプリングレートよりも非常に小さい場合には、入力信号または第1のAD変換器2自身に含まれるノイズの影響によって、ゼロクロスの誤検知が生じる場合がある。その場合でも、周知のアルゴリズムによって誤検知を無視することができるので、問題とはならない。
次に、端数処理部5について、全体概要を図4に示す。
以下、端数処理部5の動作の詳細について、図5、図6を参照しながら説明する。
まず、入力信号Xについて、第1のAD変換器2によって変換されたデジタルデータ列Xdは、図5(A)に対応する。これは、図3(A)と全く同じである。
次に、線形補間演算処理が行われる。具体的には、測定信号のゼロクロスが検出されたタイミングにおける値(図6の値B)と、その直前の値(図6の値A)をラッチする。
この2つのデータから、数式1のような線形補間演算を行う。
|B|/(|A|+|B|)・・・・・・・(数式1)
この計算値を、ゼロクロス検出タイミングの一つ前のタイミング(図6の値Aと同じタイミング)に対応付けて保持し、端数計算値とする。その様子を示したのが、図5(B)である。
ルックアップテーブルを用いた除算とは、FPGAによる演算において公知の技術である。具体的には、データの取り得る値(例えば8ビットならば256通り)すべてのSについて、「÷S」に近似的に等価な「×T」がテーブル(辞書)として内部のメモリにあらかじめ保持されている。そして、ある割り算「÷S」をFPGA内で実行する場合、対応する「×T」を引き出してきて、除算より簡単な乗算演算に置き換え処理を行う。
ルックアップテーブルを用いた除算を適用することによって、端数計算値には、数式1の厳密値からの誤差が生じる。しかし、端数計算値は、最終結果の補正項に相当する部分であって、最終結果に及ぼす影響は小さい。よって、この置き換えによって、計測精度の悪化を招くことはない。
次に平均化処理部6の動作について説明する。
平均化処理部6では、計数処理部4と端数処理部5から得られた2つのデータ列を、次の数式2に基づいて演算処理を行う。
以下、例として、図7に示すように、N=20とする。すなわち、計数処理部4、端数処理部5の出力値を平均化処理部6が用いる個数は、1回の平均化処理あたりデータ番号iが0〜19の20個である。
Ci :計数処理部4の出力値(カウンタ43の値である。図7(A)参照)
Fx j:入力信号Xに対する端数処理部4による端数計算値(図7(B))である。ここで、jは各出力値の順番を示すために付けた番号で、図7(B)の例では、データ番号0から19の間に6点あるので、j=1〜6となる。すなわち数式2においてl=6である。
(1)各データ番号毎のタイミングで、計数処理部4と端数処理部5から出力されるCi、FX j、FY kの各データを平均化処理部6へ送信する。
Si=Si−1+Ci+FX・・・・・・・(数式3)
ただし、FXは、その値が送信されている場合のみ演算に用いる。このとき、Siの履歴は、図7(C)に示されるとおりである。
具体的には、平均化処理部6で加減算を行う前に、Mタイミング分の遅れを挿入すればよい。なお、Mは1以上でNより十分小さい適当な整数である。
遅れの挿入により、上記(2)の処理を、端数計算値Fx jの算出の後に実行することができる。その代償として、メモリ保持値が、Mタイミング分遅れることになる。
しかし、Mタイミング分の時間遅れは、上記の最終的に出力データを得るサンプリングレートよりも十分に小さいため、問題とはならない。
もちろん、時間遅れは常に既知の一定値となるため、計測時刻の正確性が求められる場合においては、その遅れを補償することが可能である。
また、Nで割る除算部の負荷を減らす必要がある場合は、Nとして2の累乗の値を選択すればよい。
φ=πU・・・・・・・・・・・・(数式4)
なお、厳密には、数式4の右辺に、定数εが加算される。理論上、εはπまたは0の値を持つ、測定開始時の入力信号の位相関係によって一律に定まる値である。
本発明の位相計測装置やそれを適用する機器のように、位相計測を連続的に行う場合は、位相の変化分が主要な被測定パラメータとなるので、εは無視できる項であり、測定上何ら問題はない。すなわち、計測開始後一番始めに算出されたUの値をU0、その後のUの値をUnとすれば(n=1,2,…)、Un−U0を計測結果として用いるため、共通して加わるεの存在は問題とはならない。
ここでφは入力信号Xの位相(単位ラジアン)である。位相は、処理を開始した時点を基準として計測される。この関係に基づいて、出力UをFPGA内部またはPC上などで処理することにより、位相(単位ラジアン)を算出することができる。
もちろん、後段の処理を考慮して、数式4のように位相(単位ラジアン)に変換することなく、データUのまま後段の処理に用いてもよい。
なお、FPGAによってデジタル信号処理を実装する例を示したが、FPGAに限らず、ASIC、システムLSI等、デジタル信号処理を実現できる方法であれば、同様に実装できる。
また、それぞれの入力信号Xを正弦波信号として仮定していたが、デジタル回路において用いられるパルス信号(矩形波信号ともいう。)に対しても、バンドパスフィルタあるいはローパスフィルタを適用することで正弦波信号に変換することができる。
したがって、バンドパスフィルタを、位相計測装置の前段に設置することで、パルス信号に対する位相計測装置を構成することができる。
また、算出した位相は、後段の処理によって時間で微分することにより、入力信号Xの周波数に換算することもできる。このように、周波数カウンタとして利用した場合でも、高分解能およびリアルタイム性を確保しつつ、周波数変動範囲が広い信号の周波数を計測することができる。周波数変動範囲が広いことは、言い換えれば、周波数雑音が大きい入力信号に対しても、高速に信頼性の高い計測が可能となるということである。
以下、位相差計測を行う2つの周期的入力信号を入力信号X、Yという。なお、前述した位相を計測する装置と共通するものに関しては同一の符号を付している。
本発明に基づく位相差計測装置10による信号処理の全体概要を図8に示す。
入力信号Xおよび入力信号Yは、個別の第1のAD変換器2および第2のAD変換器30により、デジタル化され、Xd、Ydとして出力される。変換されたデジタルデータXd、Ydは、以降のデジタル信号処理部に送られて処理される。デジタル信号処理部は、図8に示されるように、計数処理部4、端数処理部5、平均化処理部6の3つからなる。
以下、計数処理部4、端数処理部5、平均化処理部6の3点に分けて、それらの機能を順に説明する。
図9は、計数処理部4のブロック図である。
動作の詳細を、図10を参照しながら説明する。
ここで、横軸は、サンプリングタイミング毎のデータ番号iである。すなわち、左から順に(i=0番を先頭として)、第1のAD変換器2および第2のAD変換器30の駆動サンプリングレート毎に次々とデータが入ってきて、処理される様子を示している。すなわち、図3のデータ間隔は、各AD変換器2、30の駆動サンプリングレートに相当する。
まず、入力信号Xおよび入力信号Yが第1のAD変換器2および第2のAD変換器3によってデジタル化されたデータXd、Ydが、それぞれ、図10の(A)と(C)に対応する。
ここで、計数処理部4は、第1のゼロクロス特定手段41により、データXdの正負が切り替わるゼロクロスを検出する。例えば、図10の(A)において、零を横切ったタイミングを検知して、零を超えた時点でのデータ番号で、横切った直後に正論理が立つようにしたものが、図10(B)の信号である。このようにしてゼロクロスを検知することができる。
次に、図10(B)で示される信号と、図10(D)で示される信号をアップダウンカウンタ44に入力することで計数処理が行われる。
アップダウンカウンタ44は、第1のゼロクロス特定手段41から検知信号が到着した場合は1、第2のゼロクロス特定手段42から検知信号が到着した場合には−1、その他の場合には値が変わらない、という機能を有する、周知のカウンタを採用する。なお、カウント方向の正負を逆としても、以降の処理の正負を反転させることで同様の結果が得られるので、カウント方向は、正負いずれを選んでもよい。
アップダウンカウンタ44により保持される値は、図10(E)のようになる。この図10(E)データ列が、平均化処理部6に送出される計数処理値となる。このデータ列は、後述する数式6におけるCi(iはデータ番号)に対応する。
なお、入力信号の周波数がAD変換器2、30の駆動サンプリングレートよりも非常に小さい場合には、入力信号またはAD変換器2、30自身に含まれるノイズの影響によって、ゼロクロスの誤検知が生じる場合がある。その場合でも、周知のアルゴリズムによって誤検知を無視することができるため、問題とはならないことは、前述した位相自体を計測する場合と同様である。
次に、端数処理部5について、全体概要を図11に示す。
以下、端数処理部5の動作の詳細について、図6、図12を参照しながら説明する。
まず、入力信号Xについて、第1のAD変換器2によって変換されたデジタルデータ列Xdは、図12(A)に対応する。これは、図10(A)と全く同じである。
次に、線形補間演算処理が行われる。具体的には、測定信号のゼロクロスが検出されたタイミングにおける値(図6の値B)と、その直前の値(図6の値A)をラッチする。この2つのデータから、数式1のような線形補間演算を行う。
|B|/(|A|+|B|)・・・・・・・(数式5)
この計算値を、ゼロクロス検出タイミングの一つ前のタイミング(図6の値Aと同じタイミング)に対応付けて保持し、端数計算値とする。その様子を示したのが、図12(B)である。
ルックアップテーブルを用いた除算とは、FPGAによる演算において公知の技術である。具体的には、データの取り得る値(例えば8ビットならば256通り)すべてのSについて、「÷S」に近似的に等価な「×T」がテーブル(辞書)として内部のメモリにあらかじめ保持されている。そして、ある割り算「÷S」をFPGA内で実行する場合、対応する「×T」を引き出してきて、除算より簡単な乗算演算に置き換え処理を行う。
ルックアップテーブルを用いた除算を適用することによって、端数計算値には、数式1の厳密値からの誤差が生じる。しかし、端数計算値は、最終結果の補正項に相当する部分であって、最終結果に及ぼす影響は小さい。よって、この置き換えによって、計測精度の悪化を招くことはない。
次に平均化処理部6の動作について説明する。
平均化処理部6では、計数処理部4と端数処理部5から得られた2つのデータ列を、次の数式6に基づいて演算処理を行う。
以下、例として、N=20とする。つまり、平均化処理部6が用いるデータは、1回の平均化処理あたりデータ番号iが0〜19の20個である。
Ci :計数処理部4の出力値(アップダウンカウンタの値である。図13(A)参照)
Fx j:入力信号Xに対する端数処理部4による端数計算値(図13(B))である。ここで、jは各出力値の順番を示すために付けた番号で、図13(B)の例では、データ番号0から19の間に6点あるので、j=1〜6となる。すなわち数式2においてl=6である。
FY k:入力信号Yに対する端数処理部4の端数計算値(図13(C))である。ここで、kは各出力値の順番を示すために付けた番号で、図13(C)の例では、データ番号0から19の間に4点あるので、k=1〜4となる。すなわち数式2においてm=4である。
(1)各データ番号毎のタイミングで、計数処理部4と端数処理部5から出力されるCi、FX j、FY kの各データを平均化処理部6へ送信する。
Si=Si−1+Ci+FX−FY・・・・・・・(数式7)
ただし、FXおよびFYは、その値が送信されている場合のみ、演算に用いる。このとき、Siの履歴は図13(D)に示されるとおりである。
具体的には、平均化処理部6で加減算を行う前に、Mタイミング分の遅れを挿入すればよい。Mは1以上でNより十分小さい適当な整数である。
遅れの挿入により、上記(2)の処理を、端数計算値Fx j、FY kの算出の後に実行することができる。その代償として、メモリ保持値が、Mタイミング分遅れることになる。
しかし、Mタイミング分の時間遅れは、上記の最終的に出力データを得るサンプリングレートよりも十分に小さいため、問題とはならない。
もちろん、時間遅れは常に既知の一定値となるため、計測時刻の正確性が求められる場合においては、その遅れを補償することが可能である。この点は、前述の位相自体を計測する場合と同様である。
また、Nで割る除算部の負荷を減らす必要がある場合は、Nとして2の累乗の値を選択すればよい。
Δφ=πU・・・・・・・・・・・・(数式8)
なお、厳密には、数式8の右辺に、定数εが加算される。理論上、εはπまたは−πまたは0の値を持つ、測定開始時の入力信号の位相関係によって一律に定まる値である。本発明やそれを適用する装置のように、位相差計測を連続的に行う場合は、位相差の変化分が主要な被測定パラメータとなるので、εは無視できる項であり、測定上何ら問題はない。すなわち、計測開始後一番始めに算出されたUの値をU0、その後のUの値をUnとすれば(n=1,2,…)、Un−U0を計測結果として用いるため、共通して加わるεの存在は問題とはならない。
ここでΔφは入力信号Xと入力信号Yの位相差(単位ラジアン)である。位相差は、処理を開始した時点を基準として計測される。この関係に基づいて、出力UをFPGA内部またはPC上などで、処理することで、位相差(単位ラジアン)を算出することができる。
もちろん、後段の処理を考慮して、数式8のように位相差(単位ラジアン)に変換することなく、データUのまま後段の処理に用いてもよい。
なお、FPGAによってデジタル信号処理を実装する例を示したが、FPGAに限らず、ASIC、システムLSI等、デジタル信号処理を実現できる方法であれば、同様に実装できる。
したがって、バンドパスフィルタを、位相差計測装置の前段に設置することで、パルス信号に対する位相差計測装置を構成することができる。
なお、本位相差計測装置は、位相計測装置を2つ用意し、並列に動作させることによっても容易に実現できる。すなわち、入力信号Xの位相計測装置1による処理結果をUx、入力信号Yの位相計測装置2による処理結果をUyとすれば、位相差をΔφ=π(Ux−Uy)により算出することができる。このような方法による位相差計測結果と、本位相差計測装置による結果は、理論上全く同じ値を出力するため、どちらを用いても同じ効果がある。
[実施例1](レーザヘテロダイン変位計測装置への適用)
この実施例では、上記の基本原理に基づく本発明の位相差計測装置10を、レーザヘテロダイン変位計測装置に適用したもので、以下、入力信号Xを参照信号、入力信号Yを計測信号として本実施例を説明する。
レーザヘテロダイン干渉計による変位計測装置においては、例えば、AOMのような周波数シフトをレーザ光に加えるデバイスに、例えば、80MHzの周波数をもつ参照信号を入力することによって、80MHzの周波数シフトを受けたレーザ光と、計測対象から反射したレーザ光を干渉することで、80MHzに測定対象の変位による位相変調が加わった測定信号が生成される。
この測定信号と参照信号の2つの信号から変位を算出するために、本発明による位相差測定装置1を適用し、レーザヘテロダイン変位計測装置を構成する。
ここで、平均化処理部6で得られたデータUと、測定対象の変位(d[m])の関係は、数式9のようになる。λはレーザの波長([m])である。
d=λU/4・・・・・・・・・・・・(数式9)
この関係に基づいて、出力UをFPGA内部またはPC上などで、処理することで、変位をリアルタイムに算出することができる。
したがって、図14の例示にかかわらず、レーザヘテロダイン干渉計の内部の位相差計測装置部分を本発明による位相差計測装置10で置き換えても、本実施形態と同様の効果を得ることができる。
(1)fh:ヘテロダインビート周波数であり、図14において参照信号の周波数にあたる。この実施例では、80MHzとしている。
(2)fADC:AD変換器を駆動するサンプリングレートで、この実施例では、500MHzとしている。
(3)fs:得たい変位データの計測サンプリングレートであり、この実施例では、N=20としているので、fs=500/N=25MHzである。
なお、一般的なレーザヘテロダイン変位計では、計測サンプリングレートは、通常、1kHz〜1MHzの範囲内である。
(4)Vmax:測定対象の計測可能な最大速度[m/s]である。
(5)dr:計測分解能[m]である。
(6)λ:レーザの波長であり、この実施例では、変位計測器によく用いられるヘリウム・ネオンレーザの633nmとする。もちろん、それ以外の種々のレーザでも適用できる。
従来の計数法では、入力信号(測定信号・参照信号)のゼロクロス回数、という整数値しか計測できない。そこで、分解能を向上させるため、入力信号をPLL回路等を用いて逓倍する手法や、複数回の計数値を平均化する手法を採用されることも多い。このとき、計測分解能は、次の数式10で表すことができる。
dr=λ/4LQ・・・・・・・・・(数式10)
ここで、LはPLL回路による逓倍率、Qは平均化回数である。市販の製品では、最高でLQ=1024程度を実現し、dr=λ/4096=約0.155nmを達成している。
しかし、この手法は、高速PLL回路等を必要とし、技術的難易度が高くなるため、Lを増加させることは難しい。また、平均化回数Qを大きくすることが考えられるが、原理的には、最大でQ=2fh/fs程度が限界であり、これ以上の向上は見込めない。
すなわち、典型的には、分解能は、次の数式11で表すことができる。
dr=λ/(4N・2n)・・・・・・(数式11)
ここで、nは、AD変換器の変換ビット数であり、n=8ビットとすると、本実施例では、平均化回数N=20であるから、dr=0.03nmとなる。
広く使用されているfs=1MHzの場合で考えると、N=500であるから、
dr=0.0012nmとなる。
このことから、従来技術に基づく計数法による分解能である約0.155nmと比較して、本実施例では100倍程度良い分解能が得られることが分かる。
復調法においては、情報理論における「サンプリング定理」によって、計測サンプリングレートの1/2以下の周波数をカットオフ周波数fcとする、ローパスフィルタを適用する必要がある。つまり、次の数式12を満たす必要がある。
fc<fs/2・・・・・・・・・・(数式12)
ここで、カットオフ周波数fcが、次の数式13により、測定可能最大速度を制限する。
(2vmax)/λ=fc・・・・・・・・(数式13)
以上から、次の数式14が導き出される。
vmax=(λfs)/4・・・・・・・・(数式14)
fADCとvmaxの関係は、次の数式15で表される。
fADC=2(2fh+4vmax/λ) ・・(数式15)
となる。移項して整理すると、
vmax=λ(fADC−4fh)/8 ・・・(数式16)
となる。
いま例として使われている値を代入すると、vmax=14.2m/sとなる。
この値と、復調法における速度範囲vmax=約0.16m/sと比較すると、実施例1の方が100倍程度大きいことがわかる。
まず、本発明による方法では、高速な入力信号に対してもリアルタイム処理が可能である。一方、ゼロクロス解析法では、信号のゼロクロス時間を、デジタル化したデータから算出するものであることから、複雑な計算を、一旦メモリに保持したデータに対して適用するため、例えば本実施例における80MHzといった高速な信号についてリアルタイム処理することは、不可能である。
さらに、振幅変動への耐性については、本発明では計数法と同等程度に強い。一方で、復調法には弱点がある。具体的には、信号の振幅が変動した場合、信号にバイアスが乗った場合、信号に歪みが生じた場合などに対して出力が敏感であり、望ましくない。
このように、本実施例によれば、従来技術ではいずれかの観点で欠点があるものの、本実施例によれば、すべての観点で要求条件を満たすことができる。
位相雑音計測装置とは、ある信号の位相揺らぎ(雑音)の時刻履歴を計測する装置である。位相雑音は、位相ジッタとも呼ばれ、高周波信号源の安定性を評価するための重要な指標である。このため、位相雑音計測装置は、通信機器等の高速化の研究開発に欠かせない機器である。
本発明を適用した位相雑音計測装置を実現するには、図1において、被測定信号を入力信号とすればよい。この場合、位相雑音の計測性能(位相雑音計測装置自身のもつ自己ノイズ)は、AD変換器駆動クロックの位相雑音レベルによって決定される。そのため、より低雑音な計測を行いたい場合は、駆動クロックに高安定基準信号を導入すればよい。
または、図8において、位相差計測装置の入力信号Xとして被測定信号を、入力信号Yとして高安定基準信号を入力すればよい。この場合は、AD変換器駆動クロックの位相雑音レベルに影響されることなく、被測定信号の位相雑音を計測することができる。
図16に適用図を示す。ここで、高安定基準信号とは、位相雑音が極めて小さい、計測の基準となる周期的信号であり、例えば原子時計によって得られる。
なお、被測定信号、高安定基準信号をそれぞれ入力信号X、Yとしたが、逆でもよい。
すなわち、nをAD変換器の変換ビット数(例えば、n=8ビット)、Nを平均化回数、位相雑音の分解能をd(単位ラジアン)とすると、d=2π/(N・2n)の関係がある。
具体的には、既知の技術による位相雑音計測装置としては、
(A)スペクトラム・アナライザやPLLを用いた高精度なタイプ
(B)オシロスコープのようにAD変換し解析するレンジの広いタイプ
が挙げられる。
(A)では、位相雑音が大きすぎる信号は計測がレンジオーバーとなり、計測が不可能である。一方、本技術によると、被測定信号の周波数範囲が広いため、全く問題とならない。(B)では、位相雑音が大きい信号も計測が可能であるが、一方で、メモリ容量に制約をうけるため、長時間のデータ取得を要するような、オフセット周波数が低い領域では計測が不可能となる。本技術はリアルタイム処理を実行できるため、オフセット周波数が極めて低い領域まで信頼性高く測定が可能である。
PLL回路とは、図17に示すように、入力される周期的な信号に対して、位相同期した出力信号を生成する回路である。内部では、位相比較器、ループフィルタ、電圧制御発振器(VCO)、分周器によって、図17のようなフィードバック制御がなされている。
本実施例では、このPLL回路における位相比較器の部分を、本発明による位相差計測装置と、バンドパスフィルタあるいはローパスフィルタで置き換える。
具体的には、図18に示すように、本発明のよる位相差計測装置からは位相差のデジタル値が出力されるので、ループフィルタの代わりにデジタル制御器を適用する。
ただし、入力信号が正弦波やそれに近い周期的信号の場合は不要であるが、パルス信号を入力とする場合は、PLL回路の前段にバンドパスフィルタあるいはローパスフィルタを挿入する。
第一に、位相差計測装置の入力信号XとYの間に大きな周波数差が存在しても、回路の動作が可能である。
通常のPLL回路の場合、VCOの可変周波数範囲をΔf、分周数をKとすると、PLL回路の制御が保たれる入力信号の範囲は、Δf/Kという限られたものとなる。その問題を解決するために、動的に分周数Kを細かく変更するフラクショナルPLLと呼ばれる複雑な技術が用いられることもある。
一方、本発明を適用したPLL回路の場合、fAを入力信号の周波数、fADCをAD変換器を駆動するサンプリングレートとすると、fA<fADC/4の大幅に広い範囲で計測が可能となる。
従来のPLLの場合、ロックアップタイムを短くするために、ループフィルタの設計を工夫し、フィードバック制御特性を調整している。
一方、本発明を適用したPLL回路の場合、ループフィルタの代わりにデジタル制御器を用いるため、例えば制御特性を柔軟に変更したり、「ギアシフト」と呼ばれる、一種のフィードフォワード技術を適用することができる。
この場合、本発明の効果により、FM信号と基準信号のあいだの周波数差が大きい場合でも動作するという利点がある。具体的には、fAを被測定信号の周波数、fADCをAD変換器を駆動するサンプリングレートとすると、fA<fADC/4の範囲で計測が可能となる。よって、FM信号の周波数ホッピングの遷移量が極めて大きい場合にも、位相ロックをし直す必要がなく、直接復調が可能なFM復調器が構成できる。
2;第1のAD変換器
3;駆動クロック
4;計数処理部
5:端数処理部
6;平均化処理部
10;位相差計測装置
30;第2のAD変換器
41;第1のゼロクロス特定手段
42;第2のゼロクロス特定手段
43;カウンタ
44;アップダウンカウンタ
Claims (7)
- 周期的に変動する周期的入力信号の位相あるいは周期的入力信号間の位相差をデジタル回路によって計測する位相計測装置であって、
前記周期的入力信号を、所定のサンプリングタイミング毎にそれぞれデジタル化し、デジタル信号として出力するAD変換器と、
前記デジタル信号の符号が変化したことを検出するゼロクロス特定手段と、
前記ゼロクロス特定手段によるゼロクロス検出回数を計数し、前記サンプリングタイミング毎に算出する計数処理部と、
前記ゼロクロス特定手段がゼロクロスを判定した直前、直後のサンプリングタイミングにおけるデジタル信号の値をそれぞれA、Bとしたとき、演算式Fx=|B|/(|A|+|B|)に基づいて、前記ゼロクロス検出回数の端数Fxを演算する端数処理部と、
前記計数処理部が算出するN個の出力値の合算値、および、前記計数処理部がN個の出力値を算出する間において前記端数処理部が演算する端数Fxの合算値に基づいて平均化を行い、デジタル信号の位相を演算する平均化処理部を備えたことを特徴とする位相計測装置。 - 前記周期的入力信号が第1の周期的入力信号Xと第2の周期的入力信号Yとからなり、
前記AD変換器が、前記第1及び第2の周期的入力信号X、Yを所定のサンプリングタイミング毎にそれぞれデジタル化し、デジタル信号Xd、Ydとして出力する第1および第2のAD変換器とからなり、
前記ゼロクロス特定手段が、前記デジタル信号Xd、Ydの符号が変化したことをそれぞれ検出する第1及び第2のゼロクロス特定手段からなり、
前記計数処理部が、前記第1のゼロクロス特定手段によるゼロクロス検出回数と前記第2のゼロクロス特定手段によるゼロクロス検出回数との差を計数し、前記サンプリングタイミング毎に算出するものであり、
前記端数処理部が、前記第1のゼロクロス特定手段と、前記第2のゼロクロス特定手段がゼロクロスを判定した直前、直後のサンプリングタイミングにおけるデジタル信号のそれぞれの値に基づいて、前記演算式により、それぞれの前記ゼロクロス検出回数の端数Fx、FYを演算するものであり、
前記平均化処理部が、前記計数処理部が算出するN個の出力値の合算値、並びに、前記計数処理部がN個の出力値を算出する間において前記端数処理部が演算する端数Fxの合算値と端数FYの合算値との差分に基づいて平均化を行い、デジタル信号Xd、Ydの位相差を演算し、前記第1及び第2の周期的入力信号X、Y間の位相差を計測することを特徴とする請求項1に記載された位相計測装置。 - fADCを前記AD変換器を駆動するサンプリングレート、Nを前記平均化処理部の平均化回数としたとき、前記平均化処理部で得られる位相差の算出レートがfADC/Nとなることを特徴とする請求項1または2に記載された位相計測装置。
- レーザ光を計測対象に照射した反射光と、該レーザ光に周波数シフトを加えた参照光とを干渉させ、両者の位相差により、前記計測対象の変位を計測するレーザヘテロダイン干渉計による変位計測装置において、
前記第1の周期的入力信号Xを前記反射光とし、前記第2の周期的入力信号Yを前記参照光とし、
前記平均化処理部で得られる位相差と前記計測対象の変位との所定の関係に基づいて、前記計測対象の変位を演算する演算手段を備えることを特徴とする請求項2に記載された位相計測装置を利用した変位計測装置。 - 前記変位計測装置の分解能をdr、計測可能の速度範囲の最大値をvmaxとしたとき、下記の関係を満たすようにしたことを特徴とする請求項4に記載された変位計測装置。
dr=λ/(4N・2n)
vmax<λ(fADC−4fh)/8
ただし、λはレーザ光の波長、Nは平均化回数、nはAD変換器の変換ビット数、fADCは、AD変換器のサンプリングレート、fhは参照信号の周波数である。 - 入力信号を高安定基準信号と比較することにより、前記入力信号の位相揺らぎの時刻履歴を計測する位相雑音計測装置であって、
前記第1の周期的入力信号X、前記第2の周期的入力信号Yの一方を前記入力信号、他方を前記高安定基準信号とし、
前記平均化処理部で得られる位相差の時刻履歴に基づいて、前記入力信号の位相揺らぎを計測する、請求項2に記載された位相計測装置を利用した位相雑音計測装置。 - 周期的な入力信号に対して、位相比較器、ループフィルタ、電圧制御発振器(VCO)、および、分周器によって、位相同期した出力信号を生成するPLL回路であって、
前記入力信号を前記第1の周期的入力信号X、前記分周器の出力を前記第2の周期的入力信号Yとし、
前記位相比較器として、請求項2に記載された位相計測装置を利用したPLL回路。
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