JP6498745B2 - 薄膜トランジスタの製造方法 - Google Patents

Description

開示された技術は、金属酸化物半導体薄膜トランジスタの製造方法に関し、特に金属酸化物半導体ボトムゲート・トップコンタクト薄膜トランジスタの製造方法と、それにより得られた薄膜トランジスタに関する。

金属酸化物半導体は、低いプロセス温度で優れた電気的特性が達成できるため、大面積ディスプレイや回路のような薄膜エレクトロニクスにおいて潜在的な応用を見出す。例えば、活性層としてアモルファスのガリウム−インジウム−亜鉛−酸化物（ａ−ＧＩＺＯ）を用いる薄膜トランジスタ（ＴＦＴ）は、既に実施されている。良好な移動度（μ）と良好な閾値電圧（Ｖ_ＴＨ）の制御を実現することは、ディスプレイにおいて、従来のアモルファスＳｉＴＦＴバックプレーンを、アモルファス金属酸化物半導体ＴＦＴバックプレーンで成功裏に置き換えるための重要なパラメータである。

ボトムゲート・トップコンタクト（ＢＧＴＣ）金属酸化物半導体薄膜トランジスタの製造プロセスでは、更なるプロセス中に、プラズマダメージから金属酸化物半導体層を保護するために、エッチストップ層がしばしば用いられる。そのようなプロセスでは、基板上にゲートおよびゲート誘電体層を形成した後、金属酸化物半導体層がゲート誘電体層の上に堆積され、パターニングされる。次に、金属酸化物半導体層の上にエッチストップ層が堆積され、続いてエッチストップ層がパターニングされる。次に、金属層が堆積され、ドライプラズマエッチングでパターニングされ、ソースコンタクトおよびドレインコンタクトを形成する。このソースコンタクトおよびドレインコンタクトを形成するパターニング中に、エッチストップ層は、金属エッチングプロセスにより発生するダメージから、下層の金属酸化物半導体層を保護する。

代わりのプロセスフローでは、金属酸化物半導体層の上で金属層をパターニングするために、ウエットエッチングプロセスを用いることにより、エッチストップ層の使用を避けることができる。しかしながら、金属層と金属酸化物半導体層との間で良好なエッチング選択性を有するエッチャントを見出すことが課題であり、このことは使用できる材料の組み合わせを制限する。

１つの発明の形態は、金属酸化物半導体層の上のソースコンタクトおよびドレインコンタクトのパターニングがドライエッチングで行われ、エッチストップ層を使用する必要のない、良好な金属酸化物半導体薄膜トランジスタの製造方法に関する。

１つの発明の形態は、ボトムゲート・トップコンタクト金属酸化物半導体薄膜トランジスタの製造方法に関し、この方法は、基板上にゲート電極を形成する工程と、ゲート電極を覆うゲート誘電体層を形成する工程と、ゲート誘電体層の上に金属酸化物半導体層を堆積する工程と、を含む。この方法は、更に、金属酸化物半導体層の上に金属層または金属層スタックを堆積する工程と、金属層または金属層スタックをパターニングして、薄膜トランジスタのソースコンタクトとドレインコンタクトを形成する工程とを含み、金属層または金属層スタックをパターニングする工程は、金属層または金属層スタックをドライエッチングする工程と、その後に、例えばその直後に、金属酸化物半導体層をパターニングする工程と、を含む。この方法は、更に、パッシベーション層を堆積する工程および／またはアニール工程のような追加のプロセスを含んでも良い。アニール工程は、好適には、デバイス作製中の、および／良好なパッシベーションを得る工程ための、プラズマプロセスにより形成されたダメージを治癒するために適用される。

金属酸化物半導体層は、例えば、アモルファスＩＧＺＯ（インジウム・ガリウム・亜鉛・酸化物）層でも良い。しかしながら、本開示は、これに限定されるものではなく、ＩｎＺｎＯ、ＨｆＩｎＺｎＯ、ＳｉＩｎＺｎＯ、ＺｎＯ、ＣｕＯまたはＳｎＯ層のような他の金属酸化物半導体層を用いても良い。

１つの発明の形態にかかる方法では、金属酸化物半導体層をパターニングする工程は、金属酸化物半導体層の上の金属層または金属層スタックをパターニングした後に、即ち、ソースコンタクトとドレインコンタクトを形成した後に、行われる。そのような順序のプロセス工程を用いる長所は、金属ドライエッチング中に、例えば薄膜トランジスタのチャネル領域中で、金属酸化物半導体層がダメージを受けるリスクが、ドライ（プラズマ）エッチングで金属層または金属層スタックをパターニングする前に金属酸化物半導体層をパターニングするプロセス順序に比較して、大きく低減できることである。

エッチストップ層を形成しパターニングする必要が無く、これにより必要なマスクの数を減らし、その結果プロセス工程の数を減らし、製造コストを減らせることは、１つの発明の形態にかかる方法の長所である。

トランジスタサイズ、特にチャネル長を、エッチストップ層を用いる方法に比較して低減できることは、１つの発明の形態にかかる方法の長所である。例えば、基板サイズおよび使用されるリソグラフィ装置に依存して、約２マイクロメータから５マイクロメータのオーダーのチャネル長を有するトランジスタが、１つの発明の形態にかかる方法を用いて形成でき、一方で、エッチストップ層を用いる従来技術の方法では、チャネル長の下限は約５マイクロメータから２０マイクロメータのオーダーである。一般に、チャネル長は、エッチストップ層を用いて形成された薄膜トランジスタに比較して、約３の倍数で低減できる。それゆえに、ディスプレイの作製工程で、１つの発明の形態にかかる方法を用いた場合、より小型のピクセルが形成され、改良された解像度のディスプレイが作製できる。

良好な電界効果移動度（例えば、約２ｃｍ^２／Ｖｓから１００ｃｍ^２／Ｖｓの範囲）、低いＩ_ＯＦＦ電流（例えば、約１０ｐＡより低い）、および低いサブ閾値勾配（例えば約１Ｖ／ｄｅｃａｄｅより低い）のような、良好な特徴を有する金属酸化物半導体薄膜トランジスタの作製が可能になることが、１つの発明の形態にかかる方法の長所である。

アモルファスシリコン薄膜トランジスタおよび回路の大量生産のために使用される現状の製造ラインと互換性があることが、１つの発明の形態にかかる方法の長所である。特に、本発明の形態で使用される製造工程は、アモルファスシリコンＴＦＴの現状の製造ラインで行うことができる。これは、また、金属酸化物ＴＦＴが、アモルファスシリコンＴＦＴのための現状の製造ラインで、本発明の具体例にかかる方法を用いて製造できることを暗示する。

１つの発明の形態にかかる方法は、例えばディスプレイのピクセルを選択または駆動するための、金属酸化物半導体薄膜トランジスタのアレイの作製にも、特徴的に使用できる。

いくつかの発明の形態の所定の目的および長所は、上に記載した。もちろん、必ずしもそのような目的や長所の全てが、本開示のいずれの特定の具体例でも達成される必要はないことが理解される。このように、例えば、ここで教示または示唆された他の目的または長所を達成する必要なしに、ここで教示された１つの長所または長所のグループを達成または最適化する方法で、本開示が具体化または実施できることを、当業者は認識するであろう。更に、この概要は単に例示であり、本開示の範囲を限定することを意図しない。機構と操作の方法の双方についての、本開示は、添付の図面と共に読んだ場合に、以下の詳細な説明を参照することにより、その特徴および長所とともに最も理解できるであろう。

本開示の具体例にかかるプロセスシーケンスを模式的に示す。 本開示の具体例にかかる方法を示す。 本開示の具体例にかかる方法を示す。 本開示の具体例にかかる方法を示す。 本開示の具体例にかかる方法を示す。 本開示の具体例にかかる方法を示す。 金属リフトオフにより形成されたソースコンタクトとドレインコンタクトを有するＧＩＺＯ薄膜トランジスタ（ＬＯ Ｍｏ）と、エッチストップ層を用いることなく、ＧＩＺＯパターニング後のドライエッチングにより堆積およびパターニングされたソースコンタクトとドレインコンタクトを有するＧＩＺＯ薄膜トランジスタ（ＤＥ Ｍｏ）との、測定されたトランジスタ特性を示す。 本発明の具体例の方法で作製されたＧＩＺＯ薄膜トランジスタの測定されたトランジスタ特性を示す。 本発明の具体例にかかる６インチ基板の上に作製されたアレイの、異なる位置で測定されたＧＩＺＯ薄膜トランジスタのトランジスタ特性を示す。 標準ＢＣＥ（ＩＧＺＯエッチ後のＳ／Ｄエッチ）、本発明の形態にかかるＢＣＥプロセス（ＩＧＺＯエッチ前のＳ／Ｄエッチ）、および従来のリフトオフプロセスを用いてそれぞれ処理された、３つのａ−ＩＧＺＯＴＦＴのトランジタ特性（Ｖ_ＧＳ−Ｉ_ＤＳ）の比較結果を示す。 ５００×５００μｍ^２の面積についての（ａ−ＩＧＺＯを有する）ＭＩＳと（ａ−ＩＧＺＯを有さない）ＭＩＭ構造のキャパシタンスの比較を示し、５％より小さい差を示す。 （ａ）Ｖ_ＧＳ＝＋１２ＶおよびＶ_ＤＳ＝＋１２Ｖ、（ｂ）Ｖ_ＧＳ＝−１２ＶおよびＶ_ＤＳ＝０Ｖにおいて、ストレス時間を関数としたａ−ＩＧＺＯＴＦＴ（Ｗ／Ｌ＝７０／１０μｍ／μｍ）のトランジスタ特性（Ｖ_ＧＳ−Ｉ_ＤＳ）、および正方向および負方向の双方でストレス時間を関数とした（ｃ）ａ−ＩＧＺＯＴＦＴのＶ_ＴＨシフトを示す。 Ｗ／Ｌ＝５５／５μｍ／μｍを有する駆動ＴＦＴの（ａ）伝達特性（Ｖ_ＧＳ−Ｉ_ＤＳ）および（ｂ）出力特性（Ｖ_ＤＳ−Ｉ_ＤＳ）、（ｃ）ＰＥＮホイル基板を横切って測定された９つのＴＦＴの（Ｖ_ＤＳ＝１０Ｖにおける）伝達曲線を示す。

異なる図面において、同じ参照符号は、同一または類似要素を示す。

以下の詳細な説明において、開示の全体の理解と、特定の具体例で、それがどのように実施されるかを提供するために、多くの具体的な細部が記載される。しかしながら、本開示は、それらの具体的な細部無しに実施できることが理解されるであろう。他の例では、本開示を不明瞭にしないために、公知の方法、手続き、および技術は、詳細には記載されない。一方、本開示は、所定の図面を参照しながら特別な具体例について記載されるが、この開示はこれに限定されない。ここに含まれ、記載された図面は、模式的で本開示の範囲を限定するものではない。なお、図面において、いくつかの要素のサイズは誇張され、それゆえに例示目的で縮尺通りには記載されない。

更に、記載中の第１、第２、第３等の用語は、類似要素の間で区別するために使用され、時間的、空間的の双方で、順番または他の方法における順序を表す必要はない。そのように使用された用語は、適当な状況において交換可能であり、ここに記載された本開示の具体例は、ここで記載または示されたのとは違う順序で動作可能であることが理解されるであろう。

更に、記載中の上、下、上に、下に等の用語は、便宜的に使用され、相対位置を示す必要はない。そのように使用された用語は、適当な状況下で交換可能であり、ここで記載された開示の具体例は、ここに記載され、または示されたものとは異なる方向で実施できることが理解されるであろう。

「含む（comprising）」の用語は、それ以降に並べられた手段に限定されて解釈されるものではなく、他の要素や工程を排除するものではない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。

所定の具体例は、ボトムゲート・トップコンタクト金属酸化物半導体薄膜トランジスタの製造方法を提供し、この方法は、基板上にゲート電極を形成する工程と、ゲート電極の上にゲート誘電体層を形成する工程と、ゲート誘電体層の上に金属酸化物半導体層を堆積する工程と、を含む。１つの具体例では、この方法は、更に、金属酸化物半導体層の上に金属層を堆積する工程と、金属層をパターニングしてソースコンタクトとドレインコンタクトとを形成する工程と、を含み、金属層をパターニングする工程は、金属層をドライエッチする工程と、その後に、金属酸化物半導体層をパターニングする工程と、を含む。この方法は、更に、（シリコン酸化物、シリコン窒化物、および／またはアルミニウム酸化物のような）パッシベーション層を堆積する工程および／またはアニール工程のような、追加の工程を含んでも良い。

１つの具体例にかかる方法では、金属酸化物半導体層をパターニングする工程は、金属酸化物半導体層の上で金属層を（ドライエッチングで）パターニングした後に、即ちソースコンタクトとドレインコンタクトとを形成した後に、行われる。

１つの具体例にかかる金属酸化物半導体薄膜トランジスタを作製するためのプロセスフローの一例が、図１の模式的に示され、更に図２に示される。電気的に絶縁性の基板１０の上に、例えば約３０ｎｍから３００ｎｍの膜厚の、Ｍｏ、Ｔｉ、Ｃｒ、またはＣｕ層、またはＴｉ／ＭｏまたはＭｏ／Ａｌ／Ｍｏスタックのようなゲート金属層または金属スタックを堆積（プロセス１）した後に、フォトリソグラフィとウエットまたはドライエッチングの手段により、ゲート金属層または金属スタックがパターニングされ（プロセス２）、ゲート電極１１を形成する。次に、シリコン酸化物層、シリコン窒化物層、またはアルミニウム酸化物層、または当業者に知られた他の好ましい誘電体層または層スタックのようなゲート誘電体層１２が堆積される（プロセス３）。結果の構造が、図２（ａ）に示される。基板は硬い基板でも、柔軟な基板でも、伸縮性の基板でも良い。柔軟なまたは伸縮性の基板の上で処理する場合、処理中は、基板は（一時的に）硬いキャリアの上に配置される。

バイア（図示せず）がゲート誘電体層の中に形成され、ゲートに接続しても良い。次に、ゲート誘電体層１２（図２（ｂ））の上に、例えばアモルファスＩＧＺＯ（インジウム・ガリウム・亜鉛・酸化物）層のような金属酸化物半導体層１３が堆積される（プロセス４）。しかしながら、本開示はこれに限定されるものではなく、他の金属酸化物半導体層を使用しても良い。好適な金属酸化物半導体は、例えば、ＩｎＺｎＯ、ＨｆＩｎＺｎＯ、ＳｉＩｎＺｎＯ、ＺｎＯ、ＣｕＯ、またはＳｎＯである。金属酸化物半導体層の堆積工程は、例えばＤＣまたはＲＦスパットまたは蒸着工程を含む。この半導体層１３の膜厚は、例えば約１０ｎｍから８０ｎｍの範囲である。

次のプロセスでは、金属層１４または金属スタックが、例えば蒸着またはスパッタにより、金属酸化物半導体層１３（図２（ｃ））の上に堆積される（プロセス５）。金属層または金属スタックは、例えばＭｏを含み、約５０ｎｍから３００ｎｍの間の範囲の膜厚を有する。例えば、Ｍｏ／Ａｌ／Ｍｏスタック、Ｍｏ／Ａｕスタック、Ｍｏ／Ｔｉスタック、Ｍｏ／Ｔｉ／Ａｌ／Ｍｏスタック、またはＭｏ／ＩＴＯスタックを用いても良いが、本開示はこれに限定されるものではない。金属層または金属スタックは、リソグラフィおよびドライ（プラズマ）エッチングでパターニングされ、図２（ｄ）に示すように、ソースコンタクト１４１とドレインコンタクト１４２が形成される（プロセス６）。チャネル長は、例えば２マイクロメータから１００マイクロメータの範囲である。

金属層をエッチングしてソースコンタクトとドレインコンタクトとを形成した後に、リソグラフィとウエットまたはドライエッチングにより金属酸化物半導体層１３がパターニングされ（プロセス７）、トランジスタの上に活性層１３１を形成する（図２（ｅ））。

次に、約５０ｎｍから３００ｎｍの膜厚のシリコン酸化物、シリコン窒化物、またはアルミニウム酸化物層のようなパッシベーション層が、スパッタ、ＡＬＤ、またはＣＶＤにより堆積され（プロセス８）、プラズマエッチングまたはウエットエッチング用いてパターニングされる（プロセス９）。最後に、構造が、例えば約５０℃から１７５℃の間の温度で、窒素雰囲気中または空気中でアニールされる（プロセス１０）。

１つの具体例にかかる薄膜トランジスタ回路を形成する場合、そのような回路中に形成されるキャパシタは、金属層の間の誘電体層に加えて金属酸化物半導体層を含む。

薄膜トランジスタは、図１および図２のプロセスフローで作製された。電気的に絶縁性の基板の上に、パターニングされたＭｏゲート（膜厚約１００ｎｍ）が形成された。次に、約１００ｎｍ膜厚のＳｉＮゲート誘電体層をＣＶＤで堆積した。次のプロセスでは、ａ−ＩＧＺＯ層（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１原子％、膜厚は約２０ｎｍ）がＯ_２雰囲気中でＲＦ／ＤＣスパッタで堆積した。次に、Ｍｏソース−ドレインコンタクト（膜厚約１００ｎｍ）が、ＤＣスパッタとドライエッチングプロセス（ＳＦ_６＋Ｏ_２プラズマ）を用いたパターニングにより、ａ−ＩＧＺＯ層の上に形成された。続くプロセスでは、フォトリソグラフィと金属酸化物層のウエットエッチングにより、（ａ−ＩＧＺＯ層がパターニングされて）活性領域が形成された。最後に、パッシベーション層がスパッタされ（約１００ｎｍＳｉＯ_ｘ）、トランジスタは続いて約１時間、１５０℃で、Ｎ_２雰囲気中でアニールされた。

約１０マイクロメータのチャネル長を有するトランジスタの測定されたトランジスタ特性が、図４に示される。トランジスタは、高い移動度（約１４．０６ｃｍ^２／Ｖｓ）、低いサブ閾値勾配（約０．２４Ｖ／ｄｅｃａｄｅ）、低いヒステリシス、１０^８より大きいＩ_ｏｎ／Ｉ_ｏｆｆ、およびゼロに近いＶ_ＴＨ（約０．５Ｖ）を有する。

参考として、ＧＩＺＯ薄膜トランジスタが、エッチストップ層を用いないで、異なるプロセスフローで作製され、ここでは、金属酸化物半導体のパターニングおよびエッチングは、ソースおよびドレインの金属パターニングの後の代わりに、金属堆積の前に行われた。追加の参考では、ソースコンタクトとドレインコンタクトは、（問題を引き起こすために高品質化には適さない）リフトオフプロセスの手段により形成され、トランジスタが作製された。

それらの参考のトランジスタのトランジスタ特性を図３に示す。エッチストップ層を用いずに、金属堆積前に金属酸化物半導体をエッチングして作製したトランジスタ（図３の「ＤＥ Ｍｏ」）は、明らかに低いＩ_ＯＮ／Ｉ_ＯＦＦ比、高いサブ閾値勾配、および大きなヒステリシスを有する。これは、ソースおよびドレインのエッチングに用いたプラズマのＧＩＺＯ層への負の影響に関係し、特に、分布した半導体チャネル領域によるウエハ表面上でのプラズマの不均一分布に関連する。

好適な具体例にかかる方法では、ソースおよびドレインがエッチングされた場合、金属酸化物半導体層はまだパターニングされていない。それゆえに、プラズマは全体の基板上により均一に分布し、部分的なプラズマの不均一を減らし、および／または金属酸化物半導体層への部分的なプラズマ帯電効果を減らす。

機能するディスプレイは、アレイピクセルを選択し、駆動するための薄膜ＧＩＺＯトランジスタのアレイを含んで作製された。ＧＩＺＯトランジスタは、約５マイクロメータのチャネル長を有し、１つの具体例にかかる方法で作製した。トランジスタのアレイは、約６インチ基板の上に作製された。図５は、このアレイの５つのトランジスタの測定された伝達特性を示し、１つのトランジスタは基板の中央に配置され、他の４つのトランジスタは基板の対向する端部に配置される。結果は、基板上で、トランジスタ特性の良好な均一性を示す。

更なる実験結果を以下に示す。
テストデバイスは、高ドープＳｉ（共通ゲート）基板の上に熱成長したＳｉＯ_２（１２０ｎｍ）ゲート誘電体の上で実現された。１５ｎｍ膜厚のａ−ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜の活性層が、アルゴン（Ａｒ）中に６％Ｏ_２を含むｄｃスパッタにより堆積された。膜厚およびＯ_２／Ａｒ比は、低いプロセス温度で所望のＴＦＴ性能を達成するために最適化される。更に、１００ｎｍ膜厚のＭｏソースおよびドレイン（Ｓ／Ｄ）コンタクトは、ＰＶＤと、ＳＦ_６／Ｏ_２ドライエッチケミストリによるパターニングとで形成された。Ｓ／Ｄ形成の後に、シュウ酸溶液を用いたウエットエッチ手続により活性層がパターニングされた。活性層の上に、１００ｎｍＳｉＯ_２パッシベーション層が反応性パルスＤＣＰＶＤで堆積された。

独立したＴＦＴの電気的特性が、不活性Ｎ_２雰囲気中で、パラメータアナライザを用いて測定された。

従来技術のアプローチと比べて、ａ−ＩＧＺＯパターニングとＳ／Ｄコンタクトのパターニングとのプロセス順序を反対にすることにより、本発明の方法では、ａ−ＩＧＺＯの分離されたアイランドが回避され、プラズマエッチング中の電荷の部分的な蓄積を抑える。標準のＢＣＥプロセスフローをこの方法で変形することにより、ヒステリシス、移動度、および全体のサブ閾値勾配のような主要なＴＦＴパラメータが大きな改良を示す。

従来のリフトオフフロー、標準ＢＣＥフロー（半導体パターニング後のＳ／Ｄエッチング）、および本発明の形態にかかる変形されたＢＣＥフロー（半導体パターニング前のＳ／Ｄエッチング）のそれぞれにより作製された３組のテストＦＥＴのＩ−Ｖ特性が図６に示される。すべてのテストデバイスは、高ドープＳｉ（共通ゲート）基板の上に熱成長させたＳｉＯ_２（１２０ｎｍ）ゲート誘電体の上で実現された。本発明の形態にかかる変形させたＢＣＥフローで作製したａ−ＩＧＺＯテストデバイスは、順および逆のゲート電圧スイープの間の伝達曲線において、単に無視できる程度の量のヒステリシスを示す。実際、この結果は、リフトオフＳ／Ｄベースのデバイスで得られた結果と非常に類似している。

表１は３つの異なるフローの主要な性能パラメータの概略を示す。

標準ＢＣＥ処理されたＴＦＴの伝達特性は、単に５〜１２ｃｍ^２／（Ｖ・ｓ）の、より低い移動度、０．６０Ｖ／ｄｅｃａｄｅの低下したサブ閾値の揺れ、および−０．５Ｖの負の閾値電圧を示した。更に、伝達曲線中のヒステリシスは、他の２つのフローと比較して十分に増加した。後者は、ａ−ＩＧＺＯの小さいアイランドの上のＳ／Ｄ金属層のドライエッチング中に、より多くのダメージが誘起されたことを示す。ダメージは、分離された活性領域でドライエッチプロセス中のプラズマ照射による、部分的な帯電の蓄積に起因する。全体的に、変形されたＢＣＥフローが、デバイス特性の十分な改良につながったことが観察された。

更に、ａ−ＩＧＺＯ層が金属線の下にあるという事実が、信号線の寄生容量に潜在的に影響するか否かが検証された。これは、（ＴＦＴ）ディスプレイおよび回路への応用において特に重要である。この影響を検証するために、ａ−ＩＧＺＯを有するゲート誘電体と、有さないゲート誘電体に対応する２つのキャパシタが比較された。図７に示すように、全容量の単に５％の変化が測定された。更に、ＴＦＴの電気的特性に対するバイアスストレスの影響が調査された。正方向および負方向に＋／−１．０ＭＶ／ｃｍに対応するゲート電界（gate-field）が、１０^４秒のストレス時間の間、室温で、暗所中で与えられた。正のゲートバイアスの場合（Ｖ_ＤＳ＝１２ＶおよびＶ_ＧＳ＝１２Ｖ）、完全なオン状態に対応して、０．９Ｖの閾値電圧のシフトが観察された。負バイアスの場合（Ｖ_ＤＳ＝０ＶおよびＶ_ＧＳ＝−１２Ｖ）、１．０Ｖの閾値電圧のシフトが観察された。図８（ａ）および（ｂ）は、正のゲートバイアスと負のゲートバイアスの双方について、バイアスストレス時間を関数とした伝達特性の変化を示す。図８（ｃ）は、正のゲートバイアスと負のゲートバイアスの双方について、ストレス時間を関数としたＶ_ＴＨシフトの比較を示す。

最後に、本発明の具体例にかかる変形されたＢＣＥプロセスフローは、ゲート誘電体として２００ｎｍのＩＣＰ−ＣＶＤＳｉＮと、ゲートメタライゼーションとして１００ｎｍのＭｏＣｒを有するＰＥＮホイルの上に集積された。

市販されている２５μｍ膜厚の熱安定化されたＰＥＮホイルとして具体化された基板ホイルが、１５０ｍｍの硬いガラスキャリアの上に積層された。キャリアは、デジタル回路とディスプレイの全体の作製プロセス中、支持する。最初の工程で、２００ｎｍＳｉＮのバリア層が１５０℃で、誘導結合化学気相堆積（ＩＣＰ−ＣＶＤ）により、ＰＥＮホイルの上に堆積された。１００ｎｍ膜厚のＭｏＣｒ合金層からなるゲートメタライゼーションが、物理気相堆積（ＰＶＤ）により形成され、続いて、ウエットエッチ手続きが行われた。次に、２００ｎｍ膜厚のＳｉＮゲート誘電体層が、１５０℃でＩＣＰ−ＣＶＤにより堆積された。低いゲートリーク電流と高い破壊電界（breakdown field）が、回路やディスプレイのバックプレーン中でブロックを形成するために使用されるＴＦＴに要求される。ＰＥＮホイル上で処理するために必要とされる低温（＜２００℃）で、従来のＣＶＤ堆積を用いて良好な誘電体特性を達成することが課題である。それゆえに、処理条件は、１５０℃でＩＣＰ−ＣＶＤにより堆積されるＳｉＮ誘電体層で最適化された。２ＭＶ／ｃｍで１．３ｅ^−６ｍＡ／ｃｍ^２のリーク（誘電率ε＝７．１）を有する約８ＭＶ／ｃｍ破壊電界が達成された。

その次に、１５ｎｍ膜厚のａ−ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜の活性層が、アルゴン（Ａｒ）中に６％のＯ_２を含むｄｃスパッタにより堆積された。膜厚およびＯ_２／Ａｒ比は、低い処理温度で所望のＴＦＴ特性を達成するために、最適化された。更に、１００ｎｍ膜厚のＭｏソースおよびドレイン（Ｓ／Ｄ）コンタクトが、ＰＤＶにより形成され、ＳＦ_６／Ｏ_２ドライエッチケミストリによりパターニングされた。Ｓ／Ｄの形成後に、シュウ酸溶液を用いたウエットエッチ手続により活性層がパターニングされた。活性層の上に、１００ｎｍＳｉＯ_２パッシベーション層が反応性パルスＤＣＰＶＤで堆積された。

結果のＴＦＴ（Ｗ／Ｌ＝５５／５μｍ／μｍ）の伝達特性と出力特性が、図９に示される。ＴＦＴは、１２〜１５ｃｍ^２／（Ｖ・ｓ）の直線状の移動度（μ）、−１．０ＶのＶ_ＴＨ、１０^８のＩ_ＯＮ／Ｉ_ＯＦＦ比、および０．３Ｖ／ｄｅｃａｄｅのサブ閾値の揺れを示す。図９（ｃ）では、ＰＥＮホイル含む６インチウエハを横切って測定された、ＴＦＴのＶ_ＯＮおよびＩ_ＯＮの拡がりが示される。Ｖ_Ｄ＝１０ＶおよびＶ_Ｇ＝２０ＶにおけるＶ_ＯＮおよびＩ_ＯＮの拡がりは、５％より小さい。

前述の記載は、本開示の所定の具体例を詳説する。しかしながら、当然のことながら、如何に詳細に先の記載がテキストに表されようとも、本開示は多くの方法で実施できる。本開示の所定の特徴や形態を記載する場合の、特定の用語の使用は、用語が関連する本開示の特徴または形態の特定の特徴を含んで限定されるように、その用語をここで再定義することを暗示するものととるべきではないことは留意すべきである。

上記詳細な説明が、様々な具体例に適用されたように、本開示の新規な特徴を示し、記載し、指摘するが、一方で、記載されたデバイスまたはプロセスの形状や細部における様々な省略、代用、および変形が、本開示の精神から離れることなく、当業者によりなされることが理解されるであろう。

Claims (11)

1. ボトムゲート・トップコンタクト金属酸化物半導体薄膜トランジスタの製造方法であって、
   基板上にゲート電極を形成する工程と、
   ゲート電極を覆うゲート誘電体層を形成する工程と、
   ゲート誘電体層の上に金属酸化物半導体層を堆積する工程と、
   金属酸化物半導体層の上に金属層または金属層スタックを直接堆積する工程と、
   金属層または金属層スタックをパターニングして、ソースコンタクトとドレインコンタクトを形成する工程と、を含み、
   金属層または金属層スタックをパターニングする工程は、プラズマを用いて金属層または金属層スタックをドライエッチングする工程であって、このプラズマは基板全体の上に均一に分布し、部分的なプラズマ不均一と金属酸化物半導体層への部分的なプラズマ帯電効果を低減する工程と、
   その後に、金属酸化物半導体層をパターニングする工程と、を含む方法。
2. 更に、パッシベーション層を堆積する工程と、アニール処理を行う工程とを含む請求項１に記載の方法。
3. 金属酸化物半導体層は、アモルファスＩＧＺＯ（インジウム・ガリウム・亜鉛・酸化物）層を含み、またはこれからなる請求項１または２に記載の方法。
4. 金属酸化物半導体層は、ＩｎＺｎＯ、ＨｆＩｎＺｎＯ、ＳｉＩｎＺｎＯ、ＺｎＯ、ＣｕＯまたはＳｎＯ層のいずれかを含み、またはいずれかからなる請求項１または２に記載の方法。
5. 金属酸化物半導体層は、１０〜８０ｎｍの膜厚を有する請求項１〜４のいずれかに記載の方法。
6. 金属層は、Ｍｏを含み、またはこれからなり、
   金属層スタックは、Ｍｏ／Ａｌ／Ｍｏスタック、Ｍｏ／Ａｕスタック、Ｍｏ／Ｔｉスタック、Ｍｏ／Ｔｉ／Ａｌ／Ｍｏスタック、またはＭｏ／ＩＴＯスタックを含み、またはこれらからなる請求項１〜５のいずれかに記載の方法。
7. 金属層または金属層スタックは、５０ｎｍ〜３００ｎｍの膜厚を有する請求項１〜６のいずれかに記載の方法。
8. 金属酸化物半導体層をパターニングする工程は、ソースコンタクトおよびドレインコンタクトを形成するために、金属酸化物半導体層の上の金属層または金属層スタックをパターニングした後に行われる請求項１〜７のいずれかに記載の方法。
9. 基板は、ポリエチレン・ナフタレート・ホイルを含む請求項１〜８のいずれかに記載の方法。
10. 更に、ゲートに接続するために、ゲート誘電体層中にバイアを形成する工程を含む請求項１〜９のいずれかに記載の方法。
11. ２〜５マイクロメータのオーダーのチャネル長を有するトランジスタの作製のための、請求項１〜１０のいずれかに記載の方法の使用。

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