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JP6459690B2 - Electronic component and manufacturing method thereof - Google Patents

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JP6459690B2 JP2015062183A JP2015062183A JP6459690B2 JP 6459690 B2 JP6459690 B2 JP 6459690B2 JP 2015062183 A JP2015062183 A JP 2015062183A JP 2015062183 A JP2015062183 A JP 2015062183A JP 6459690 B2 JP6459690 B2 JP 6459690B2
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    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

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Description

本発明は、電子部品及びその製造方法に関する。   The present invention relates to an electronic component and a manufacturing method thereof.

図7〜図9は、従来の電子部品の製造方法を説明するための断面図である。   7 to 9 are cross-sectional views for explaining a conventional method of manufacturing an electronic component.

図7(A)に示すように、半導体基板101上にAl電極パッド111を形成し、このAl電極パッド111を含む全面上にパッシベーション膜112を形成する。次いで、パッシベーション膜112にAl電極パッド111上に位置する開口部を形成する。   As shown in FIG. 7A, an Al electrode pad 111 is formed on the semiconductor substrate 101, and a passivation film 112 is formed on the entire surface including the Al electrode pad 111. Next, an opening located on the Al electrode pad 111 is formed in the passivation film 112.

次に、図7(B)に示すように、Al電極パッド111及びパッシベーション膜112を有する半導体基板101の上方に感光性ポリイミド膜を塗布し、露光及び現像する。これにより、パッシベーション膜112上にポリイミド膜からなる樹脂層113を形成する。次いで、この樹脂層113をキュアすることで、図7(C)に示すように半導体基板101の上方に樹脂突起(コア樹脂)102を形成する。   Next, as shown in FIG. 7B, a photosensitive polyimide film is applied over the semiconductor substrate 101 having the Al electrode pad 111 and the passivation film 112, and is exposed and developed. Thereby, a resin layer 113 made of a polyimide film is formed on the passivation film 112. Next, the resin layer 113 is cured to form resin protrusions (core resin) 102 above the semiconductor substrate 101 as shown in FIG.

この後、図7(D)に示すように、Al電極パッド111、パッシベーション膜112及びコア樹脂102上にスパッタリングによりTiW膜103を形成する。次いで、TiW膜103上にAu膜107をスパッタリングにより形成する。   Thereafter, as shown in FIG. 7D, a TiW film 103 is formed on the Al electrode pad 111, the passivation film 112, and the core resin 102 by sputtering. Next, an Au film 107 is formed on the TiW film 103 by sputtering.

次に、図8(A)に示すように、Au膜107上にフォトレジスト膜を塗布し、露光及び現像することで、Au膜107上にレジストパターン116を形成する。次いで、図8(B)に示すように、レジストパターン116をマスクとしてAu膜107をウェットエッチングする。   Next, as shown in FIG. 8A, a photoresist film is applied on the Au film 107, exposed and developed, thereby forming a resist pattern 116 on the Au film 107. Next, as shown in FIG. 8B, the Au film 107 is wet etched using the resist pattern 116 as a mask.

次に、図8(C)に示すように、レジストパターン116を剥離する。次いで、図8(D)に示すように、Au膜107をマスクとしてTiW膜103をエッチングすることで、TiW膜103及びAu膜107を含む配線層114を形成する。この配線層114は、Al電極パッド111と電気的に接続し、かつコア樹脂102の上方を通る(例えば特許文献1参照)。   Next, as shown in FIG. 8C, the resist pattern 116 is removed. Next, as shown in FIG. 8D, the wiring layer 114 including the TiW film 103 and the Au film 107 is formed by etching the TiW film 103 using the Au film 107 as a mask. The wiring layer 114 is electrically connected to the Al electrode pad 111 and passes above the core resin 102 (see, for example, Patent Document 1).

次に、図9に示すように、半導体基板101のコア樹脂102の上方を通るTiW膜103及びAu膜107を含む配線層114と接合する電極(被接合電極106)を有する実装基板104を用意する。次いで、コア樹脂102上の配線層103と被接合電極106とが対向するように半導体基板101と実装基板104の位置合わせをする。次いで、半導体基板101と実装基板104に荷重をかけることで、コア樹脂102上の配線層103のAu膜107を被接合電極106に接合する。これにより、半導体基板101が実装基板104に実装される。   Next, as shown in FIG. 9, a mounting substrate 104 having an electrode (bonded electrode 106) that is bonded to the wiring layer 114 including the TiW film 103 and the Au film 107 passing above the core resin 102 of the semiconductor substrate 101 is prepared. To do. Next, the semiconductor substrate 101 and the mounting substrate 104 are aligned so that the wiring layer 103 on the core resin 102 and the bonded electrode 106 face each other. Next, the Au film 107 of the wiring layer 103 on the core resin 102 is bonded to the bonded electrode 106 by applying a load to the semiconductor substrate 101 and the mounting substrate 104. As a result, the semiconductor substrate 101 is mounted on the mounting substrate 104.

コア樹脂102上の配線層114のAu膜107を被接合電極106に接合する際に、半導体基板101と実装基板104に荷重をかけてコア樹脂102を図9に示すように変形させる。このときにコア樹脂102の端部105が大きく変形するため、この端部105の配線層114もコア樹脂の変形に追従しなければならない。配線層114のAu膜107は柔らかい材料であるため、コア樹脂102の端部105の変形に十分に追従することができる。しかし、配線層114のTiW膜103は硬い材料であるため、コア樹脂102の端部105の変形に追従させるには、TiW膜103を薄く形成する必要がある。   When the Au film 107 of the wiring layer 114 on the core resin 102 is bonded to the bonded electrode 106, a load is applied to the semiconductor substrate 101 and the mounting substrate 104 to deform the core resin 102 as shown in FIG. At this time, since the end portion 105 of the core resin 102 is greatly deformed, the wiring layer 114 of the end portion 105 must also follow the deformation of the core resin. Since the Au film 107 of the wiring layer 114 is a soft material, it can sufficiently follow the deformation of the end portion 105 of the core resin 102. However, since the TiW film 103 of the wiring layer 114 is a hard material, the TiW film 103 needs to be formed thin in order to follow the deformation of the end portion 105 of the core resin 102.

TiW膜103を薄く形成すると、コア樹脂102の端部105の変形にTiW膜103が十分に追従するため、図9に示す樹脂コア102上での接合に関しては問題がなくなる。   When the TiW film 103 is formed thinly, the TiW film 103 sufficiently follows the deformation of the end portion 105 of the core resin 102, so that there is no problem with the bonding on the resin core 102 shown in FIG.

一方、コア樹脂102の上方を通る配線層114は図8(D)に示すようにAl電極パッド111と電気的に接続される。このため、TiW膜103はAl電極パッド111がAu膜107に接触しないようにするためのバリア層としても機能する。しかし、TiW膜103の厚さが薄いとバリア層として十分に機能しないという課題が生じる。   On the other hand, the wiring layer 114 passing above the core resin 102 is electrically connected to the Al electrode pad 111 as shown in FIG. For this reason, the TiW film 103 also functions as a barrier layer for preventing the Al electrode pad 111 from contacting the Au film 107. However, if the thickness of the TiW film 103 is thin, there arises a problem that it does not function sufficiently as a barrier layer.

詳細には、TiW膜103は欠陥部を有し、TiW膜103の厚さが薄いとAu膜107のAuがその欠陥部を通ってAl電極パッド111まで拡散し、Au−Al合金が形成されてしまう。その合金が成長することでAl電極パッド111の抵抗が増加したり、Al電極パッド111の破壊が早期に発生することがある。   Specifically, the TiW film 103 has a defect, and if the TiW film 103 is thin, Au in the Au film 107 diffuses to the Al electrode pad 111 through the defect and an Au—Al alloy is formed. End up. As the alloy grows, the resistance of the Al electrode pad 111 may increase, or the Al electrode pad 111 may be destroyed at an early stage.

特開2007−12678JP2007-12678

本発明の幾つかの態様は、樹脂層上のTiW膜の厚さを薄くしてもTiW膜のバリアとしての機能を発揮できる電子部品またはその製造方法に関連している。   Some aspects of the present invention relate to an electronic component that can function as a barrier of a TiW film even if the thickness of the TiW film on the resin layer is reduced, or a method for manufacturing the same.

本発明の一態様は、絶縁膜上に位置するする樹脂層と、前記樹脂層及び前記絶縁膜上に位置するTiW膜と、前記TiW膜上に位置するCu膜、Ag膜、Pd膜、Pt膜、Cr膜、Ni膜及びTi膜のいずれか一の膜と、前記いずれか一の膜上に位置するAu膜と、を含み、前記いずれか一の膜は、前記TiW膜の膜厚より薄い膜厚を有することを特徴とする電子部品である。   One embodiment of the present invention includes a resin layer located on an insulating film, a TiW film located on the resin layer and the insulating film, a Cu film, an Ag film, a Pd film, and a Pt located on the TiW film. Including any one of a film, a Cr film, a Ni film, and a Ti film, and an Au film positioned on the any one film, wherein the any one film is more than a film thickness of the TiW film. An electronic component characterized by having a thin film thickness.

上記本発明の一態様によれば、樹脂層上のTiW膜の厚さを薄くしてもTiW膜のバリアとしての機能を発揮することができる。   According to one embodiment of the present invention, the TiW film can function as a barrier even if the thickness of the TiW film on the resin layer is reduced.

また、本発明の一態様は、上記本発明の一態様において、前記絶縁膜が開口部を有し、前記開口部の下に位置するAl膜またはAl合金膜を有し、前記TiW膜は、前記Al膜または前記Al合金膜と前記開口部で電気的に接続されていることを特徴とする電子部品である。   One embodiment of the present invention is the above-described embodiment of the present invention, wherein the insulating film has an opening, an Al film or an Al alloy film positioned under the opening, and the TiW film includes: The electronic component is electrically connected to the Al film or the Al alloy film through the opening.

上記本発明の一態様によれば、TiW膜上にCu膜を形成するため、TiW膜の欠陥部にCuが入り込み、Cu膜上のAu膜のAuがTiW膜の欠陥部を通過することを妨げることができる。このため、樹脂層上のTiW膜の厚さを薄くしてもTiW膜のバリアとしての機能を発揮することができる。   According to one aspect of the present invention, since the Cu film is formed on the TiW film, Cu enters the defect portion of the TiW film, and the Au of the Au film on the Cu film passes through the defect portion of the TiW film. Can hinder. For this reason, even if the thickness of the TiW film on the resin layer is reduced, the function as a barrier of the TiW film can be exhibited.

また、本発明の一態様は、上記本発明の一態様において、前記いずれか一の膜は、前記Au膜または前記TiW膜と同時にエッチングされたものであることを特徴とする電子部品である。これにより、工程を簡略化することができる。   Another embodiment of the present invention is the electronic component according to the above embodiment of the present invention, wherein the any one film is etched simultaneously with the Au film or the TiW film. Thereby, a process can be simplified.

本発明の一態様は、絶縁膜上に樹脂層を形成する工程(a)と、前記樹脂層及び前記絶縁膜上にTiW膜を形成する工程(b)と、前記TiW膜上にCu膜、Ag膜、Pd膜、Pt膜、Cr膜、Ni膜及びTi膜のいずれか一の膜を形成する工程(c)と、前記いずれか一の膜上にAu膜を形成する工程(d)と、前記Au膜上にレジストパターンを形成し、前記レジストパターンをマスクとして前記Au膜及び前記いずれか一の膜をエッチングすることで配線を形成する工程(e)と、前記レジストパターンを剥離する工程(f)と、前記配線をマスクとして前記TiW膜をエッチングする工程(g)と、を含むことを特徴とする電子部品の製造方法である。
上記本発明の一態様によれば、TiW膜上にCu膜を形成するため、TiW膜の欠陥部にCuが入り込み、Cu膜上のAu膜のAuがTiW膜の欠陥部を通過することを妨げることができる。このため、樹脂層上のTiW膜の厚さを薄くしてもTiW膜のバリアとしての機能を発揮することができる。
One embodiment of the present invention includes a step (a) of forming a resin layer on an insulating film, a step (b) of forming a TiW film on the resin layer and the insulating film, a Cu film on the TiW film, A step (c) of forming any one of an Ag film, a Pd film, a Pt film, a Cr film, a Ni film, and a Ti film; and a step (d) of forming an Au film on the one of the films. Forming a wiring pattern by forming a resist pattern on the Au film, and etching the Au film and any one of the films using the resist pattern as a mask; and peeling the resist pattern And (f) and a step (g) of etching the TiW film using the wiring as a mask.
According to one aspect of the present invention, since the Cu film is formed on the TiW film, Cu enters the defect portion of the TiW film, and the Au of the Au film on the Cu film passes through the defect portion of the TiW film. Can hinder. For this reason, even if the thickness of the TiW film on the resin layer is reduced, the function as a barrier of the TiW film can be exhibited.

本発明の一態様は、絶縁膜上に樹脂層を形成する工程(a)と、前記樹脂層及び前記絶縁膜上にTiW膜を形成する工程(b)と、前記TiW膜上にCu膜、Ag膜、Pd膜、Pt膜、Cr膜、Ni膜及びTi膜のいずれか一の膜を形成する工程(c)と、前記いずれか一の膜上にAu膜を形成する工程(d)と、前記Au膜上にレジストパターンを形成し、前記レジストパターンをマスクとして前記Au膜をエッチングすることで配線を形成する工程(e)と、前記レジストパターンを剥離する工程(f)と、前記配線をマスクとして前記いずれか一の膜及び前記TiW膜をエッチングする工程(g)と、を含むことを特徴とする電子部品の製造方法である。   One embodiment of the present invention includes a step (a) of forming a resin layer on an insulating film, a step (b) of forming a TiW film on the resin layer and the insulating film, a Cu film on the TiW film, A step (c) of forming any one of an Ag film, a Pd film, a Pt film, a Cr film, a Ni film, and a Ti film; and a step (d) of forming an Au film on the one of the films. Forming a wiring pattern by forming a resist pattern on the Au film and etching the Au film using the resist pattern as a mask; peeling the resist pattern (f); and wiring A step (g) of etching any one of the films and the TiW film using a mask as a mask.

上記本発明の一態様によれば、TiW膜上にCu膜を形成するため、TiW膜の欠陥部にCuが入り込み、Cu膜上のAu膜のAuがTiW膜の欠陥部を通過することを妨げることができる。このため、樹脂層上のTiW膜の厚さを薄くしてもTiW膜のバリアとしての機能を発揮することができる。   According to one aspect of the present invention, since the Cu film is formed on the TiW film, Cu enters the defect portion of the TiW film, and the Au of the Au film on the Cu film passes through the defect portion of the TiW film. Can hinder. For this reason, even if the thickness of the TiW film on the resin layer is reduced, the function as a barrier of the TiW film can be exhibited.

また、本発明の一態様は、上記本発明の一態様において、前記工程(a)の前に、基板上にAl膜またはAl合金膜を有する電極を形成する工程と、前記電極及び前記基板上に前記絶縁膜を形成する工程と、前記絶縁膜に開口部を形成することで、前記開口部によって前記電極を露出させる工程と、を含み、前記工程(b)は、前記電極、前記樹脂層及び前記絶縁膜上に前記TiW膜を形成する工程であることを特徴とする電子部品の製造方法である。   Another embodiment of the present invention is the above-described embodiment of the present invention, wherein the step of forming an electrode having an Al film or an Al alloy film over the substrate before the step (a), the electrode and the substrate Forming the insulating film on the insulating film, and exposing the electrode through the opening by forming an opening in the insulating film, wherein the step (b) includes the electrode and the resin layer. And a method of manufacturing an electronic component, wherein the TiW film is formed on the insulating film.

本発明の一態様に係る電子部品を示す平面図。FIG. 6 is a plan view illustrating an electronic component according to one embodiment of the present invention. (A)は図1に示すA−A線に沿った断面図、(B)は図1に示すB−B線に沿った断面図。(A) is sectional drawing along the AA line shown in FIG. 1, (B) is sectional drawing along the BB line shown in FIG. (A)〜(D)は図1及び図2に示す電子部品の製造方法を説明する断面図。(A)-(D) are sectional drawings explaining the manufacturing method of the electronic component shown in FIG.1 and FIG.2. (A)〜(D)は図1及び図2に示す電子部品の製造方法を説明する断面図。(A)-(D) are sectional drawings explaining the manufacturing method of the electronic component shown in FIG.1 and FIG.2. (A)〜(D)は本発明の一態様に係る電子部品の製造方法を説明するための断面図。FIGS. 4A to 4D are cross-sectional views illustrating a method for manufacturing an electronic component according to one embodiment of the present invention. FIGS. (A)〜(D)は本発明の一態様に係る電子部品の製造方法を説明するための断面図。FIGS. 4A to 4D are cross-sectional views illustrating a method for manufacturing an electronic component according to one embodiment of the present invention. FIGS. (A)〜(D)は従来の電子部品の製造方法を説明するための断面図。(A)-(D) are sectional drawings for demonstrating the manufacturing method of the conventional electronic component. (A)〜(D)は従来の電子部品の製造方法を説明するための断面図。(A)-(D) are sectional drawings for demonstrating the manufacturing method of the conventional electronic component. 従来の電子部品の製造方法を説明するための断面図。Sectional drawing for demonstrating the manufacturing method of the conventional electronic component.

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it will be easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.

[第1の実施形態]
図1は、本発明の一態様に係る電子部品を示す平面図である。図2(A)は、図1に示すA−A線に沿った断面図であり、図2(B)は、図1に示すB−B線に沿った断面図である。
[First Embodiment]
FIG. 1 is a plan view illustrating an electronic component according to one embodiment of the present invention. 2A is a cross-sectional view taken along line AA shown in FIG. 1, and FIG. 2B is a cross-sectional view taken along line BB shown in FIG.

図1及び図2(A),(B)に示すように、基板としての半導体基板11にはトランジスター等の半導体素子(図示せず)及び配線等(図示せず)が形成されている。なお、半導体基板11としてはシリコンウェハー等の半導体ウェハーでもよいし、シリコンチップ等の半導体チップでもよい。また、基板としてガラス基板を用いてもよいし、セラミックス基板を用いてもよい。   As shown in FIGS. 1 and 2A and 2B, a semiconductor element 11 (not shown) such as a transistor and wirings (not shown) are formed on a semiconductor substrate 11 as a substrate. The semiconductor substrate 11 may be a semiconductor wafer such as a silicon wafer or a semiconductor chip such as a silicon chip. Moreover, a glass substrate may be used as a substrate, and a ceramic substrate may be used.

半導体基板11上にはAl電極パッド12が形成されている。Al電極パッド12及び半導体基板11上にはパッシベーション膜(絶縁膜ともいう)13が形成されており、パッシベーション膜13にはAl電極パッド12上に位置する開口部が形成されている。なお、本実施の形態では、Al膜からなる電極パッド12を用いているが、Al合金からなる電極パッドを用いてもよい。   An Al electrode pad 12 is formed on the semiconductor substrate 11. A passivation film (also referred to as an insulating film) 13 is formed on the Al electrode pad 12 and the semiconductor substrate 11, and an opening located on the Al electrode pad 12 is formed in the passivation film 13. Although the electrode pad 12 made of an Al film is used in the present embodiment, an electrode pad made of an Al alloy may be used.

パッシベーション膜13上にはコア樹脂(樹脂層または樹脂突起ともいう)14が形成されている。コア樹脂14は図1に示すようにライン状に形成されている。   A core resin (also referred to as a resin layer or a resin protrusion) 14 is formed on the passivation film 13. The core resin 14 is formed in a line shape as shown in FIG.

樹脂突起14、パッシベーション膜13及びAl電極パッド12上にはTiW膜22が形成されており、TiW膜22上にはCu膜15が形成されている。Cu膜15上にはAu膜23が形成されている。このAu膜23、Cu膜15及びTiW膜22によって複数の配線層24が構成され、配線層24はAl電極パッド12と電気的に接続され、かつ樹脂突起17の上方を通る(図1及び図2(A),(B)参照)。   A TiW film 22 is formed on the resin protrusion 14, the passivation film 13, and the Al electrode pad 12, and a Cu film 15 is formed on the TiW film 22. An Au film 23 is formed on the Cu film 15. The Au film 23, the Cu film 15 and the TiW film 22 constitute a plurality of wiring layers 24. The wiring layers 24 are electrically connected to the Al electrode pads 12 and pass over the resin protrusions 17 (FIGS. 1 and 2 (A) and (B)).

Al電極パッド12はTiW膜22と接触する。Cu膜15は、TiW膜22の欠陥部にCuを浸入させてTiW膜22のバリア性を高めるための補助的な膜であるので、Cu膜15の膜厚はTiW膜22の膜厚より薄くてもよい。なお、本実施の形態では、TiW膜22のバリア性を高めるための膜としてCu膜15を用いているが、Cu膜に限定されるものではなく、Ag膜、Pd膜、Pt膜、Cr膜、Ni膜及びTi膜のいずれか一の膜を用いてもよい。   The Al electrode pad 12 is in contact with the TiW film 22. Since the Cu film 15 is an auxiliary film for increasing the barrier property of the TiW film 22 by allowing Cu to enter the defect portion of the TiW film 22, the film thickness of the Cu film 15 is smaller than the film thickness of the TiW film 22. May be. In the present embodiment, the Cu film 15 is used as a film for enhancing the barrier property of the TiW film 22, but is not limited to the Cu film, and is not limited to an Ag film, Pd film, Pt film, or Cr film. Any one of a Ni film and a Ti film may be used.

次に、図1及び図2に示す電子部品の製造方法について図3及び図4を参照しつつ説明する。   Next, a method for manufacturing the electronic component shown in FIGS. 1 and 2 will be described with reference to FIGS.

図3(A)に示すように、半導体基板11上にAl電極パッド12を形成し、このAl電極パッド12を含む全面上にパッシベーション膜13を形成する。次いで、パッシベーション膜13にAl電極パッド12上に位置する開口部を形成する。   As shown in FIG. 3A, an Al electrode pad 12 is formed on a semiconductor substrate 11, and a passivation film 13 is formed on the entire surface including the Al electrode pad 12. Next, an opening located on the Al electrode pad 12 is formed in the passivation film 13.

次に、図3(B)に示すように、Al電極パッド12及びパッシベーション膜13を有する半導体基板11の上方に感光性ポリイミド膜を塗布し、露光及び現像する。これにより、パッシベーション膜13上にポリイミド膜からなる樹脂層14aを形成する。樹脂層14aの断面形状は四角形となる。   Next, as shown in FIG. 3B, a photosensitive polyimide film is applied over the semiconductor substrate 11 having the Al electrode pad 12 and the passivation film 13, and is exposed and developed. Thereby, a resin layer 14 a made of a polyimide film is formed on the passivation film 13. The cross-sectional shape of the resin layer 14a is a quadrangle.

次いで、この樹脂層14aをキュアすることで、図3(C)に示すように半導体基板11の上方にコア樹脂14を形成する。コア樹脂14の断面形状は半円形に近い形状となる。   Next, the resin layer 14a is cured to form the core resin 14 above the semiconductor substrate 11 as shown in FIG. The cross-sectional shape of the core resin 14 is a semi-circular shape.

この後、図3(D)に示すように、Al電極パッド12、パッシベーション膜13及びコア樹脂14上にスパッタリングにより膜厚40〜100nmのTiW膜22aを形成する。次いで、TiW膜22a上にスパッタリングにより膜厚5〜50nmのCu膜15aを形成する。次いで、Cu膜15a上にスパッタリングにより膜厚100〜3000nm(好ましくは200〜1000nm)のAu膜23aを形成する。   Thereafter, as shown in FIG. 3D, a TiW film 22a having a thickness of 40 to 100 nm is formed on the Al electrode pad 12, the passivation film 13, and the core resin 14 by sputtering. Next, a Cu film 15a having a thickness of 5 to 50 nm is formed on the TiW film 22a by sputtering. Next, an Au film 23a having a film thickness of 100 to 3000 nm (preferably 200 to 1000 nm) is formed on the Cu film 15a by sputtering.

次に、図4(A)に示すように、Au膜23a上にフォトレジスト膜を塗布し、露光及び現像することで、Au膜23a上にレジストパターン31を形成する。次いで、図4(B)に示すように、レジストパターン31をマスクとしてAu膜23a及びCu膜15aを例えばKI溶液でウェットエッチングする。Cu膜15aの膜厚はTiW膜22aより薄いため、Au膜23aとCu膜15aを同時にエッチングすることが可能である。また、Cu膜15aの膜厚をTiW膜22aより薄くすることで、Cu膜15aのサイドエッチングを抑制できる。   Next, as shown in FIG. 4A, a photoresist film is applied on the Au film 23a, and exposed and developed to form a resist pattern 31 on the Au film 23a. Next, as shown in FIG. 4B, the Au film 23a and the Cu film 15a are wet-etched with, for example, a KI solution using the resist pattern 31 as a mask. Since the Cu film 15a is thinner than the TiW film 22a, the Au film 23a and the Cu film 15a can be etched simultaneously. Further, the side etching of the Cu film 15a can be suppressed by making the film thickness of the Cu film 15a thinner than the TiW film 22a.

次に、図4(C)に示すように、レジストパターン31を剥離する。次いで、図4(D)に示すように、Au膜23をマスクとしてTiW膜22aを例えば過酸化水素水でウェットエッチングすることで、TiW膜22、Cu膜15及びAu膜23を含む配線層24を形成する。この配線層24は、Al電極パッド12と電気的に接続し、かつ樹脂突起14の上方を通る。   Next, as shown in FIG. 4C, the resist pattern 31 is peeled off. Next, as shown in FIG. 4D, the wiring layer 24 including the TiW film 22, the Cu film 15, and the Au film 23 is obtained by wet-etching the TiW film 22a with, for example, hydrogen peroxide water using the Au film 23 as a mask. Form. The wiring layer 24 is electrically connected to the Al electrode pad 12 and passes above the resin protrusion 14.

次に、半導体基板11の樹脂突起14の上方を通る配線層24と接合する電極(図9に示す被接合電極106に相当)を有する実装基板を用意する(図示せず)。次いで、樹脂突起14上の配線層24と被接合電極とが対向するように半導体基板11と実装基板(図9に示す基板104に相当)の位置合わせをする。次いで、半導体基板11と実装基板に荷重をかけることで、樹脂突起14上の配線層24を被接合電極にボンディング接合する。これにより、半導体基板11が実装基板に実装される。   Next, a mounting substrate having an electrode (corresponding to the bonded electrode 106 shown in FIG. 9) to be bonded to the wiring layer 24 passing above the resin protrusion 14 of the semiconductor substrate 11 is prepared (not shown). Next, the semiconductor substrate 11 and the mounting substrate (corresponding to the substrate 104 shown in FIG. 9) are aligned so that the wiring layer 24 on the resin protrusion 14 and the bonded electrode face each other. Next, by applying a load to the semiconductor substrate 11 and the mounting substrate, the wiring layer 24 on the resin protrusion 14 is bonded to the electrode to be bonded. Thereby, the semiconductor substrate 11 is mounted on the mounting substrate.

本実施形態によれば、TiW膜22上にCu膜15を形成するため、TiW膜22の欠陥部にCuが入り込み、Cu膜15上のAu膜23のAuがTiW膜22の欠陥部を通過することを妨げることができる。このため、Al電極パッド12上でAu−Al合金が形成されるのを抑制できる。その結果、Au−Al合金によるAl電極パッド12の抵抗増加を抑制でき、Al電極パッド12の破壊の発生を抑制できる。   According to the present embodiment, since the Cu film 15 is formed on the TiW film 22, Cu enters the defect portion of the TiW film 22, and Au of the Au film 23 on the Cu film 15 passes through the defect portion of the TiW film 22. Can prevent you from doing. For this reason, the formation of the Au—Al alloy on the Al electrode pad 12 can be suppressed. As a result, an increase in the resistance of the Al electrode pad 12 due to the Au—Al alloy can be suppressed, and the occurrence of destruction of the Al electrode pad 12 can be suppressed.

また、Cu膜15aの膜厚をTiW膜22aより薄くすることで、樹脂突起14上の配線層24を実装基板の被接合電極にボンディング接合する際に、樹脂突起14上の配線層24が割れることを抑制できる。従って、樹脂突起14の潰れ性に影響を与えることを抑制できる。   Further, by making the thickness of the Cu film 15a thinner than that of the TiW film 22a, the wiring layer 24 on the resin protrusion 14 is cracked when the wiring layer 24 on the resin protrusion 14 is bonded to the bonded electrode of the mounting substrate. This can be suppressed. Therefore, it is possible to suppress the influence of the crushability of the resin protrusion 14.

また、上記のようにTiW膜22の欠陥部にCuが入り込み、Cu膜15上のAu膜23のAuがTiW膜22の欠陥部を通過することを妨げることで、高温(例えば400℃)での耐熱性を向上させることができ、長時間の使用に耐える信頼性を確保できる。   Further, as described above, Cu enters the defect portion of the TiW film 22 and prevents the Au of the Au film 23 on the Cu film 15 from passing through the defect portion of the TiW film 22, thereby increasing the temperature at a high temperature (eg, 400 ° C.) The heat resistance can be improved, and the reliability withstanding long-time use can be secured.

また、TiW膜22a、Cu膜15a、Au膜23aをスパッタリングにより連続処理することで、TiW膜22a、Au膜23aをスパッタリングにより連続処理する場合に比べて工数を増加させることがない。   In addition, since the TiW film 22a, the Cu film 15a, and the Au film 23a are continuously processed by sputtering, the number of processes is not increased compared to the case where the TiW film 22a and the Au film 23a are continuously processed by sputtering.

TiW膜22を薄く形成することで、TiW膜22aをウェットエッチングする際のサイドエッチングの入り量を低減することができ、配線層24とパッシベーション膜13との密着性を向上させることができる。   By forming the TiW film 22 thin, the amount of side etching when the TiW film 22a is wet etched can be reduced, and the adhesion between the wiring layer 24 and the passivation film 13 can be improved.

[第2の実施形態]
図5及び図6は、本発明の一態様に係る電子部品の製造方法を説明するための断面図であり、図3及び図4と同一部分には同一符号を付し、異なる部分についてのみ説明する。
[Second Embodiment]
5 and 6 are cross-sectional views for explaining a method of manufacturing an electronic component according to an aspect of the present invention. The same parts as those in FIGS. 3 and 4 are denoted by the same reference numerals, and only different parts are described. To do.

図5(A)〜(D)及び図6(A)に示す工程は、図3(A)〜(D)及び図4(A)に示す工程と同様であるので説明を省略する。   The processes shown in FIGS. 5A to 5D and 6A are the same as the processes shown in FIGS. 3A to 3D and FIG.

図6(B)に示すように、レジストパターン31をマスクとしてAu膜23aを例えばKI溶液でウェットエッチングする。   As shown in FIG. 6B, the Au film 23a is wet-etched with a KI solution, for example, using the resist pattern 31 as a mask.

次に、図6(C)に示すように、レジストパターン31を剥離する。次いで、図6(D)に示すように、Au膜23をマスクとしてCu膜15a及びTiW膜22aを例えば過酸化水素水でウェットエッチングする。Cu膜15aの膜厚はTiW膜22aより薄いため、TiW膜22aとCu膜15aを同時にエッチングすることが可能である。また、Cu膜15aの膜厚をTiW膜22aより薄くすることで、Cu膜15aのサイドエッチングを抑制できる。   Next, as shown in FIG. 6C, the resist pattern 31 is peeled off. Next, as shown in FIG. 6D, the Cu film 15a and the TiW film 22a are wet-etched with, for example, hydrogen peroxide water using the Au film 23 as a mask. Since the Cu film 15a is thinner than the TiW film 22a, the TiW film 22a and the Cu film 15a can be etched simultaneously. Further, the side etching of the Cu film 15a can be suppressed by making the film thickness of the Cu film 15a thinner than the TiW film 22a.

このようにしてTiW膜22、Cu膜15及びAu膜23を含む配線層24を形成する。この配線層24は、Al電極パッド12と電気的に接続し、かつ樹脂突起14の上方を通る。   In this way, the wiring layer 24 including the TiW film 22, the Cu film 15, and the Au film 23 is formed. The wiring layer 24 is electrically connected to the Al electrode pad 12 and passes above the resin protrusion 14.

本実施形態においても第1の実施形態と同様の効果を得ることができる。   In this embodiment, the same effect as that of the first embodiment can be obtained.

なお、本発明の一態様において、特定のA(以下「A」という)の上(または下)に特定のB(以下「B」という)を形成する(Bが形成される)というとき、Aの上(または下)に直接Bを形成する(Bが形成される)場合に限定されない。Aの上(または下)に本発明の作用効果を阻害しない範囲で、他のものを介してBを形成する(Bが形成される)場合も含む。   Note that in one embodiment of the present invention, when a specific B (hereinafter referred to as “B”) is formed above (or below) a specific A (hereinafter referred to as “A”) (when B is formed), It is not limited to the case where B is directly formed (or B is formed) on (or below). It includes the case where B is formed (otherwise B) is formed on the upper side (or the lower side) of A through other things as long as the effects of the present invention are not inhibited.

11…半導体基板、12…Al電極パッド、13…パッシベーション膜(絶縁層)、14…コア樹脂(樹脂層、樹脂突起)、14a…樹脂層、15,15a…Cu膜、22,22a…TiW膜、23,23a…Au膜、24…配線層、31…レジストパターン、104…実装基板、106…被接合電極。   DESCRIPTION OF SYMBOLS 11 ... Semiconductor substrate, 12 ... Al electrode pad, 13 ... Passivation film (insulating layer), 14 ... Core resin (resin layer, resin protrusion), 14a ... Resin layer, 15, 15a ... Cu film, 22, 22a ... TiW film , 23, 23a ... Au film, 24 ... wiring layer, 31 ... resist pattern, 104 ... mounting substrate, 106 ... electrode to be joined.

Claims (6)

絶縁膜上に位置して、樹脂突起を有する樹脂層と、
前記樹脂層及び前記絶縁膜上に位置するTiW膜と、
前記TiW膜上に位置するCu膜、Ag膜、Pd膜、Pt膜、Cr膜、Ni膜及びTi膜のいずれか一の膜と、
前記いずれか一の膜上に位置するAu膜と、
を含み、
前記TiW膜の膜厚は、被接合電極と前記Au膜とを接合する加重によって変形する前記樹脂突起の変形に追従するように薄く、
前記いずれか一の膜は、前記TiW膜の膜厚より薄い膜厚を有することを特徴とする電子部品。
A resin layer located on the insulating film and having resin protrusions ;
A TiW film located on the resin layer and the insulating film;
Any one of a Cu film, an Ag film, a Pd film, a Pt film, a Cr film, a Ni film, and a Ti film located on the TiW film;
An Au film located on any one of the films,
Including
The film thickness of the TiW film is thin so as to follow the deformation of the resin protrusion that is deformed by a load for bonding the electrode to be bonded and the Au film,
The electronic component according to claim 1, wherein the one of the films has a thickness smaller than that of the TiW film.
請求項1において、
前記絶縁膜が開口部を有し、
前記開口部の下に位置するAl膜またはAl合金膜を有し、
前記TiW膜は、前記Al膜または前記Al合金膜と前記開口部で電気的に接続されていることを特徴とする電子部品。
In claim 1,
The insulating film has an opening;
Having an Al film or an Al alloy film located under the opening,
The electronic component, wherein the TiW film is electrically connected to the Al film or the Al alloy film through the opening.
請求項1または2において、
前記TiW膜の膜厚は40〜100nmであることを特徴とする電子部品。
In claim 1 or 2,
The thickness of the TiW film is 40 to 100 nm .
絶縁膜上に、樹脂突起を有する樹脂層を形成する工程(a)と、
前記樹脂層及び前記絶縁膜上にTiW膜を形成する工程(b)と、
前記TiW膜上にCu膜、Ag膜、Pd膜、Pt膜、Cr膜、Ni膜及びTi膜のいずれか一の膜を形成する工程(c)と、
前記いずれか一の膜上にAu膜を形成する工程(d)と、
前記Au膜上にレジストパターンを形成し、前記レジストパターンをマスクとして前記Au膜及び前記いずれか一の膜をエッチングすることで配線を形成する工程(e)と、
前記レジストパターンを剥離する工程(f)と、
前記配線をマスクとして前記TiW膜をエッチングする工程(g)と、
を含み、
前記TiW膜の膜厚は、被接合電極と前記Au膜とを接合する加重によって変形する前記樹脂突起の変形に、追従するように薄く形成され、
前記いずれか一の膜は、前記TiW膜の膜厚より薄く形成されることを特徴とする電子部品の製造方法。
Forming a resin layer having resin protrusions on the insulating film (a);
A step (b) of forming a TiW film on the resin layer and the insulating film;
A step (c) of forming any one of a Cu film, an Ag film, a Pd film, a Pt film, a Cr film, a Ni film and a Ti film on the TiW film;
A step (d) of forming an Au film on any one of the films;
Forming a resist pattern on the Au film, and forming a wiring by etching the Au film and any one of the films using the resist pattern as a mask; and
A step (f) of removing the resist pattern;
Etching the TiW film using the wiring as a mask (g);
Including
The film thickness of the TiW film is formed to be thin so as to follow the deformation of the resin protrusion deformed by a load for bonding the electrode to be bonded and the Au film,
Any one of the films is formed thinner than the thickness of the TiW film .
絶縁膜上に、樹脂突起を有する樹脂層を形成する工程(a)と、
前記樹脂層及び前記絶縁膜上にTiW膜を形成する工程(b)と、
前記TiW膜上にCu膜、Ag膜、Pd膜、Pt膜、Cr膜、Ni膜及びTi膜のいずれか一の膜を形成する工程(c)と、
前記いずれか一の膜上にAu膜を形成する工程(d)と、
前記Au膜上にレジストパターンを形成し、前記レジストパターンをマスクとして前記Au膜をエッチングすることで配線を形成する工程(e)と、
前記レジストパターンを剥離する工程(f)と、
前記配線をマスクとして前記いずれか一の膜及び前記TiW膜をエッチングする工程(g)と、
を含み、
前記TiW膜の膜厚は、被接合電極と前記Au膜とを接合する加重によって変形する前記樹脂突起の変形に、追従するように薄く形成され、
前記いずれか一の膜は、前記TiW膜の膜厚より薄く形成されることを特徴とする電子部品の製造方法。
Forming a resin layer having resin protrusions on the insulating film (a);
A step (b) of forming a TiW film on the resin layer and the insulating film;
A step (c) of forming any one of a Cu film, an Ag film, a Pd film, a Pt film, a Cr film, a Ni film and a Ti film on the TiW film;
A step (d) of forming an Au film on any one of the films;
Forming a wiring pattern by forming a resist pattern on the Au film and etching the Au film using the resist pattern as a mask; and
A step (f) of removing the resist pattern;
Etching the any one film and the TiW film using the wiring as a mask (g);
Including
The film thickness of the TiW film is formed to be thin so as to follow the deformation of the resin protrusion deformed by a load for bonding the electrode to be bonded and the Au film,
Any one of the films is formed thinner than the thickness of the TiW film .
請求項4または5において、
前記工程(a)の前に、基板上にAl膜またはAl合金膜を有する電極を形成する工程と、前記電極及び前記基板上に前記絶縁膜を形成する工程と、前記絶縁膜に開口部を形成することで、前記開口部によって前記電極を露出させる工程と、を含み、
前記工程(b)は、前記電極、前記樹脂層及び前記絶縁膜上に前記TiW膜を形成する工程であることを特徴とする電子部品の製造方法。
In claim 4 or 5,
Before the step (a), a step of forming an electrode having an Al film or an Al alloy film on a substrate, a step of forming the insulating film on the electrode and the substrate, and an opening in the insulating film Forming and exposing the electrode through the opening, and
The step (b) is a step of forming the TiW film on the electrode, the resin layer, and the insulating film.
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JP2000011863A (en) * 1998-06-19 2000-01-14 Hitachi Ltd MANUFACTURE OF Cr/Cu/Cr WIRING STRUCTURE, MANUFACTURE OF PLASMA DISPLAY PANEL USING THE BODY AND IMAGE DISPLAY DEVICE USING THE STRUCTURE
JP4221606B2 (en) * 2005-06-28 2009-02-12 セイコーエプソン株式会社 Manufacturing method of semiconductor device
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