JP6305725B2 - Method for driving dot matrix display device and dot matrix display device - Google Patents
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Description
本発明は、基板上に薄膜トランジスタ(Thin Film Transistor :TFT)素子を含む画素が多数形成されているドットマトリクス型表示装置の駆動方法及びドットマトリクス型表示装置に関する。 The present invention relates to a method for driving a dot matrix display device in which a large number of pixels including thin film transistor (TFT) elements are formed on a substrate, and a dot matrix display device.
従来、例えば液晶表示装置(Liquid Crystal Display :LCD)は、TFT素子を含む画素が多数形成されたTFTアレイ側基板と、カラーフィルタ及びブラックマトリクスが形成されたカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入させることによって作製される。 Conventionally, for example, a liquid crystal display (LCD) has a TFT array side substrate on which a number of pixels including TFT elements are formed and a color filter side substrate on which a color filter and a black matrix are formed facing each other. These substrates are bonded together at a predetermined interval, and a liquid crystal is filled and sealed between the substrates.
従来のアクティブマトリクス型の液晶表示装置の基本構成の一例を図11に示す。例えば、TFTアレイ側基板は、その上の第１の方向(行方向)に形成された複数本のゲート信号線Gl,G2,G3,・・・Gnと、第１の方向と交差する第2の方向(列方向)にゲート信号線と交差させて形成された複数本の画像信号線Sl,S2,S3,・・・Smと、ゲート信号線と画像信号線の交差部に形成された、TFT素子101、画素電極(図示せず)を含む画素Pll,P12,P13,・・・Pnmと、を有する構成である。また、基準電極(図示せず)と、その基準電極に基準電圧(Vcom)を供給する基準電圧線102は、画素電極との間で液晶に印加する垂直的な電界を形成するために、カラーフィルタ側基板上に設けられている。なお、図11において、103はゲート信号駆動回路、104は画像信号(ソース信号)駆動回路である。 An example of a basic configuration of a conventional active matrix liquid crystal display device is shown in FIG. For example, the TFT array side substrate has a plurality of gate signal lines Gl, G2, G3,... Gn formed in a first direction (row direction) thereon and a second crossing the first direction. A plurality of image signal lines Sl, S2, S3,... Sm formed to intersect the gate signal line in the direction (column direction), and formed at the intersection of the gate signal line and the image signal line, TFT elements 101, pixel Pll, P12, P13 including the pixel electrode (not shown), is configured to have a · · · Pnm, a. In addition, a reference voltage line 102 that supplies a reference voltage (Vcom) to a reference electrode (not shown) and a reference voltage (Vcom) to the reference electrode is formed in order to form a vertical electric field to be applied to the liquid crystal between the pixel electrode. It is provided on the filter side substrate. In FIG. 11, 103 is a gate signal driving circuit, and 104 is an image signal (source signal) driving circuit.
TFT素子は、例えば、アモルファスシリコン(a-Si)等から成る半導体膜を有し、ゲート電極部、ソース電極部、ドレイン電極部の３端子部を有する構成である。そして、ゲート電極部に所定電位の電圧(例えば６V)を印加することにより、ソース電極部とドレイン電極部の間の半導体膜に電流を流す、スイッチング素子 (ゲートトランスファ素子)として機能する。また、画素電極は、一般に酸化インジウムスズ(Indium Tin Oxide :ITO)等から成る透明導電体層から構成されている。 The TFT element has a semiconductor film made of, for example, amorphous silicon (a-Si), and has a three-terminal portion including a gate electrode portion, a source electrode portion, and a drain electrode portion. Then, it functions as a switching element (gate transfer element) that allows a current to flow through the semiconductor film between the source electrode part and the drain electrode part by applying a voltage (for example, 6 V) of a predetermined potential to the gate electrode part. The pixel electrode is generally composed of a transparent conductor layer made of indium tin oxide (ITO) or the like.
また、カラーフィルタ側基板は、基準電極及び基準電圧線が形成された主面と反対側の主面に、それぞれの画素に対応する赤(R)、緑(G)、青(B)のカラーフィルタが形成されており、それぞれの画素を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。尚、カラーフィルタ及びブラックマトリクスは、カラー表示を行わない場合はなくてもよい。また、透過型LCDの場合はバックライトが設けられており、反射型LCDの場合はバックライトはなくてもよい。 In addition, the color filter side substrate has red (R), green (G), and blue (B) color corresponding to each pixel on the main surface opposite to the main surface on which the reference electrode and the reference voltage line are formed. A filter is formed, and a black matrix that prevents light passing through each pixel from interfering with each other is formed so as to surround the outer periphery of the color filter. Note that the color filter and the black matrix may be omitted if color display is not performed. In the case of a transmissive LCD, a backlight is provided, and in the case of a reflective LCD, there is no need for a backlight.
このようなLCDにおいて、静止画像を表示させる際に外部回路、信号線駆動回路などの消費電力を低減するために、画素がそれぞれスタティック型メモリ(Static Random Access Memory :SRAM)等の記憶回路とD/A(Digital/Analog)変換回路を有する構成が提案されている(例えば、下記特許文献１,２を参照)。即ち、CMOS(Complementary Metal Oxide Semiconductor :相補型金属酸化膜半導体)インバータ等のインバータ(反転論理回路)をループ状に接続したSRAMと、nビット(nは自然数)のデジタル信号を語調表示が可能なアナログ信号に変換するD/A変換回路とを有し、静止画像の表示期間においては、DAC(Digital to Analog Converter)コントローラのみを駆動して、記憶回路に記憶されたデジタル映像信号を繰り返し読み出し、D/A変換を行ってアナログ信号階調信号を得て、そのアナログ信号階調信号によって静止画像の表示を行う。そして、静止画像の表示を行う際にソース信号線駆動回路及びゲート信号線駆動回路を停止する、という構成である。この構成により、静止画像の表示時における外部回路、信号線駆動回路などの消費電力を低減することができる。 In such an LCD, in order to reduce power consumption of external circuits, signal line drive circuits, etc. when displaying still images, each pixel has a storage circuit such as a static random access memory (SRAM) and a D circuit. A configuration having a / A (Digital / Analog) conversion circuit has been proposed (see, for example, Patent Documents 1 and 2 below). In other words, it is possible to display the tone of an SRAM (inverted logic circuit) such as a CMOS (Complementary Metal Oxide Semiconductor) inverter connected in a loop and a digital signal of n bits (n is a natural number). It has a D / A conversion circuit that converts it into an analog signal, and during the still image display period, it drives only the DAC (Digital to Analog Converter) controller and repeatedly reads out the digital video signal stored in the storage circuit, D / A conversion is performed to obtain an analog signal gradation signal, and a still image is displayed using the analog signal gradation signal. Then, the source signal line driver circuit and the gate signal line driver circuit are stopped when a still image is displayed. With this configuration, power consumption of an external circuit, a signal line driver circuit, and the like when displaying a still image can be reduced.
しかしながら、上記従来の構成のLCDにおいては、動画表示をさせるための通常動作モード (アナログ動作モード)と、静止画表示させるためのデジタル表示モード(メモリ動作モード)とを切り替える構成について記載されているが、静止画表示と動画表示を組み合わせて成る表示をより低消費電力で行う点については何等開示されていない。従って、本発明は、上記従来の問題点に鑑みて完成されたものであり、その目的は、１つの表示パネルにおいて静止画表示と書き換え表示を組み合わせて成る表示を極めて低い消費電力でもって可能とすることである。 However, the LCD having the conventional configuration describes a configuration for switching between a normal operation mode (analog operation mode) for displaying a moving image and a digital display mode (memory operation mode) for displaying a still image. However, there is no disclosure about the point of performing display that combines still image display and moving image display with lower power consumption. Accordingly, the present invention has been completed in view of the above-described conventional problems, and the object thereof is to enable display that combines still image display and rewrite display on a single display panel with extremely low power consumption. It is to be.
本発明のドットマトリクス型表示装置の駆動方法は、基板上の所定の方向に形成された複数本のゲート信号線と、前記所定の方向に直交する方向に前記ゲート信号線と交差させて形成された複数本の画像信号線と、前記ゲート信号線と前記画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素と、複数本の前記ゲート信号線の一本を任意に選択してオンするゲート信号駆動回路と、複数本の前記画像信号線の一本を任意に選択してオンする画像信号駆動回路と、を有するドットマトリクス型表示装置の駆動方法であって、前記駆動選択回路によって、オン状態の前記ゲート信号線とオン状態の前記画像信号線との交差部にある選択された前記画素を書き換えるとともに、非選択の前記画素を静止画駆動し、さらに前記書き換え駆動を適用する表示領域をその書き換え周期を相違させて複数設けており、前記複数の表示領域は、書き換え周期が短くかつ画素数が少ない表示領域と、書き換え周期が長くかつ画素数が多い表示領域と、を含む構成である。 A method for driving a dot matrix display device according to the present invention is formed by crossing a plurality of gate signal lines formed in a predetermined direction on a substrate and the gate signal lines in a direction orthogonal to the predetermined direction. A plurality of image signal lines, a pixel including a drive selection circuit for selecting either rewrite drive or still image drive formed at an intersection of the gate signal line and the image signal line, and the plurality of the signal lines A dot matrix display having a gate signal driving circuit that arbitrarily selects and turns on one of the gate signal lines, and an image signal driving circuit that arbitrarily turns on and turns on one of the plurality of image signal lines a method of driving a device, said by the drive selection circuit, rewrites the selected the pixels located at intersections of said image signal line of the gate signal line and the on-state of the on-state, non-selected the picture The drives still image, and further a plurality by different the rewrite cycle display area for applying the rewriting drive, the plurality of display regions, and rewriting period and the number of pixels is small short display region, rewriting period And a display area with a large number of pixels .
また、本発明のドットマトリクス型表示装置の駆動方法は、好ましくは、相違する前記書き換え周期の比を１０倍以上とする。 In the method for driving the dot matrix type display device of the present invention, preferably, the ratio of the different rewrite cycles is set to 10 times or more.
また、本発明のドットマトリクス型表示装置の駆動方法は、好ましくは、前記表示領域の前記書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、前記書き換え休止期間が前記動作期間よりも長い。 Further, in the driving method of the dot matrix display device of the present invention, preferably, the rewriting period corresponding to the rewriting cycle of the display area includes an operation period for performing rewriting and a rewriting rest period other than that. The rewrite suspension period is longer than the operation period.
また、本発明のドットマトリクス型表示装置の駆動方法は、好ましくは、前記静止画駆動が適用される表示領域において、前記各画素に供給される基準電圧のハイ／ローを定期的に反転させる。 In the driving method of the dot matrix type display device of the present invention, it is preferable that the high / low of the reference voltage supplied to each pixel is periodically reversed in the display area to which the still image driving is applied.
本発明のドットマトリクス型表示装置は、基板上の所定の方向に形成された複数本のゲート信号線と、前記所定の方向に直交する方向に前記ゲート信号線と交差させて形成された複数本の画像信号線と、前記ゲート信号線と前記画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素と、複数本の前記ゲート信号線の一本を任意に選択してオンするゲート信号駆動回路と、複数本の前記画像信号線の一本を任意に選択してオンする画像信号駆動回路と、を有しており、前記駆動選択回路は、オン状態の前記ゲート信号線とオン状態の前記画像信号線との交差部にある選択された前記画素を書き換えるとともに、非選択の前記画素を静止画駆動し、さらに前記書き換え駆動を適用する表示領域が書き換え周期を相違させて複数設けられており、前記複数の表示領域は、書き換え周期が短くかつ画素数が少ない表示領域と、書き換え周期が長くかつ画素数が多い表示領域と、を含む構成である。 The dot matrix type display device of the present invention includes a plurality of gate signal lines formed in a predetermined direction on a substrate and a plurality of gate signal lines formed to intersect the gate signal lines in a direction orthogonal to the predetermined direction. An image signal line, a pixel including a drive selection circuit that selects one of rewrite driving and still image driving formed at an intersection of the gate signal line and the image signal line, and a plurality of the gate signal lines A gate signal driving circuit that arbitrarily selects one of the image signal lines to turn on, and an image signal driving circuit that arbitrarily selects and turns on one of the plurality of image signal lines, and the driving selection The circuit rewrites the selected pixel at the intersection of the gate signal line in the on state and the image signal line in the on state, drives the non-selected pixel as a still image, and applies the rewrite drive. Display area There are provided a plurality by different rewriting period, the plurality of display regions, the structure comprising a rewriting period is short and the number of display pixels is less space, a display area rewriting period and a large number of pixels long, the is there.
本発明のドットマトリクス型表示装置の駆動方法は、基板上の所定の方向に形成された複数本のゲート信号線と、所定の方向に直交する方向にゲート信号線と交差させて形成された複数本の画像信号線と、ゲート信号線と画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素と、複数本のゲート信号線の一本を任意に選択してオンするゲート信号駆動回路と、複数本の画像信号線の一本を任意に選択してオンする画像信号駆動回路と、を有するドットマトリクス型表示装置の駆動方法であって、駆動選択回路によって、オン状態のゲート信号線とオン状態の画像信号線との交差部にある選択された画素を書き換えるとともに、非選択の画素を静止画駆動し、さらに書き換え駆動を適用する表示領域をその書き換え周期を相違させて複数設ける構成である。この構成により、１つの表示パネルにおいて、静止画駆動させる画素においてはゲート信号線及び画像信号線をオフ状態とし、書き換え駆動させる画素においてのみ選択的にゲート信号線及び画像信号線をオン状態とするので、消費電力を極めて低く抑えることができる。また、書き換え周期をそれぞれに最適なものとした表示領域を複数設けることができるので、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御を高い精度で行うことができる。その結果、消費電力をより低減させることができる。 A method for driving a dot matrix display device according to the present invention includes a plurality of gate signal lines formed in a predetermined direction on a substrate and a plurality of gate signal lines formed to intersect with the gate signal lines in a direction orthogonal to the predetermined direction. One image signal line, a pixel including a drive selection circuit that selects one of rewrite driving and still image driving formed at an intersection of the gate signal line and the image signal line, and one of the plurality of gate signal lines. A method of driving a dot matrix display device, comprising: a gate signal driving circuit that arbitrarily turns on a book, and an image signal driving circuit that arbitrarily turns on one of a plurality of image signal lines. Te, the driving selection circuit rewrites the selected pixel is the intersection of the image signal line of the gate signal line and the on-state of the on-state, the pixel of the non-selected drive still picture, to further applied rewriting drive By different the rewrite cycle the display area is a plurality providing structure. With this configuration, in one display panel, a gate signal line and an image signal line are turned off in a pixel to be driven by a still image, and a gate signal line and an image signal line are selectively turned on only in a pixel to be rewritten. Therefore, power consumption can be kept extremely low. In addition, since it is possible to provide a plurality of display areas each having an optimum rewriting cycle, a period between rewriting and the next rewriting is set to be very long in one display area, and rewriting is performed in another display area. By setting the period between the next rewriting short, the power consumption can be controlled with high accuracy. As a result, power consumption can be further reduced.
また、本発明のドットマトリクス型表示装置の駆動方法は、好ましくは、相違する書き換え周期の比を１０倍以上とすることにより、消費電力をより低減させる効果が高まる。 Further, in the driving method of the dot matrix display device of the present invention, preferably, the effect of further reducing the power consumption is enhanced by setting the ratio of the different rewrite cycles to 10 times or more.
また、本発明のドットマトリクス型表示装置の駆動方法は、好ましくは、表示領域の書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、書き換え休止期間が動作期間よりも長いことにより、書き換え期間における書き換えの動作期間をかなりの短いものとすることができ、消費電力をさらに低減させることができる。また、好ましくは、静止画駆動が適用される表示領域において、各画素に供給される基準電圧のハイ／ローを定期的に反転させる場合、書き換え駆動が適用される表示領域は勿論のこと静止画駆動が適用される表示領域においても液晶分子の劣化を抑えることができる。 In the driving method of the dot matrix display device of the present invention, it is preferable that the rewriting period corresponding to the rewriting period of the display area includes an operation period in which rewriting is performed and a rewriting rest period other than that. Since the period is longer than the operation period, the rewrite operation period in the rewrite period can be considerably shortened, and power consumption can be further reduced. Preferably, in the display area to which still image driving is applied, when the high / low of the reference voltage supplied to each pixel is periodically inverted, the display area to which rewriting driving is applied is of course not limited to the still image. Degradation of liquid crystal molecules can be suppressed even in a display region to which driving is applied.
本発明のドットマトリクス型表示装置は、基板上の所定の方向に形成された複数本のゲート信号線と、所定の方向に直交する方向にゲート信号線と交差させて形成された複数本の画像信号線と、ゲート信号線と画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素と、複数本のゲート信号線の一本を任意に選択してオンするゲート信号駆動回路と、複数本の画像信号線の一本を任意に選択してオンする画像信号駆動回路と、を有しており、駆動選択回路は、オン状態のゲート信号線とオン状態の画像信号線との交差部にある選択された画素を書き換えるとともに、非選択の画素を静止画駆動し、さらに書き換え駆動を適用する表示領域が書き換え周期を相違させて複数設けられている。この構成により、１つの表示パネルにおいて、静止画駆動させる画素においてはゲート信号線及び画像信号線をオフ状態とし、書き換え駆動させる画素においてのみ選択的にゲート信号線及び画像信号線をオン状態とするので、消費電力を極めて低く抑えることができる。また、書き換え周期をそれぞれに最適なものとした表示領域を複数設けることができるので、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御を高い精度で行うことができる。その結果、消費電力をより低減させることができる。 The dot matrix type display device of the present invention includes a plurality of gate signal lines formed in a predetermined direction on a substrate and a plurality of images formed by intersecting the gate signal lines in a direction orthogonal to the predetermined direction. A pixel including a signal selection line, a drive selection circuit for selecting either rewrite driving or still image driving formed at the intersection of the gate signal line and the image signal line, and any one of the plurality of gate signal lines A gate signal driving circuit that is selected and turned on, and an image signal driving circuit that arbitrarily selects and turns on one of the plurality of image signal lines. Rewrite the selected pixel at the intersection of the signal line and the on-state image signal line, drive a non-selected pixel as a still image, and provide multiple display areas with different rewrite cycles to which the rewrite drive is applied It has been. With this configuration, in one display panel, a gate signal line and an image signal line are turned off in a pixel to be driven by a still image, and a gate signal line and an image signal line are selectively turned on only in a pixel to be rewritten. Therefore, power consumption can be kept extremely low. In addition, since it is possible to provide a plurality of display areas each having an optimum rewriting cycle, a period between rewriting and the next rewriting is set to be very long in one display area, and rewriting is performed in another display area. By setting the period between the next rewriting short, the power consumption can be controlled with high accuracy. As a result, power consumption can be further reduced.
以下、本発明のドットマトリクス型表示装置の実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図は、本発明のドットマトリクス型表示装置の構成部材のうち、本発明の構成を説明するために必要な主要な部材を示している。従って、本発明に係るドットマトリクス型表示装置は、各図に示されていない、配線導体、回路基板、制御IC、制御LSI等の任意の構成部材を備え得る。 Hereinafter, embodiments of a dot matrix display device of the present invention will be described with reference to the drawings. However, the drawings referred to below show the main members necessary for explaining the configuration of the present invention among the components of the dot matrix display device of the present invention. Therefore, the dot matrix type display device according to the present invention can include arbitrary constituent members such as wiring conductors, circuit boards, control ICs, control LSIs and the like not shown in the drawings.
図１〜図９を参照して、本発明のドットマトリクス型表示装置の駆動方法及びドットマトリクス型表示装置の実施の形態について説明する。本発明のドットマトリクス型表示装置の駆動方法は、ガラス基板等の基板上の所定の方向に形成された複数本のゲート信号線と、所定の方向に直交する方向にゲート信号線と交差させて形成された複数本の画像信号線と、ゲート信号線と画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素と、複数本のゲート信号線の一本を任意に選択してオンするゲート信号駆動回路と、複数本の画像信号線の一本を任意に選択してオンする画像信号駆動回路と、を有するドットマトリクス型表示装置の駆動方法であって、駆動選択回路によって、オン状態のゲート信号線とオン状態の画像信号線との交差部にある選択された画素を書き換えるとともに、非選択の画素を静止画駆動し、さらに書き換え駆動を適用する表示領域をその書き換え周期を相違させて複数設ける構成である。これにより、１つの表示パネルにおいて、静止画駆動させる画素においてはゲート信号線及び画像信号線をオフ状態とし、書き換え駆動させる画素においてのみ選択的にゲート信号線及び画像信号線をオン状態とするので、即ち書き換え駆動させる画素のみを任意選択的にオンさせるランダムアクセス法によってオン状態とするので、消費電力を極めて低く抑えることができる。 With reference to FIG. 1 to FIG. 9, an embodiment of a method for driving a dot matrix display device and a dot matrix display device according to the present invention will be described. The driving method of the dot matrix type display device of the present invention includes a plurality of gate signal lines formed in a predetermined direction on a substrate such as a glass substrate and intersecting with the gate signal lines in a direction orthogonal to the predetermined direction. Pixels including a plurality of formed image signal lines, a drive selection circuit for selecting either rewrite driving or still image driving formed at an intersection of the gate signal lines and the image signal lines, and a plurality of gates A dot matrix type display device comprising: a gate signal driving circuit that arbitrarily selects one of signal lines to turn on; and an image signal driving circuit that arbitrarily selects and turns on one of a plurality of image signal lines. In the driving method, a drive selection circuit rewrites a selected pixel at an intersection of an on-state gate signal line and an on-state image signal line, and drives a non-selected pixel as a still image and further writes it. Change A display area to apply the driving by different the rewriting period of a plurality provided configuration. As a result, in one display panel, the gate signal line and the image signal line are turned off in the pixel driven for the still image, and the gate signal line and the image signal line are selectively turned on only in the pixel driven for rewriting. That is, since the ON state is set by the random access method in which only the pixel to be rewritten is selectively turned ON, the power consumption can be suppressed to a very low level.
また、書き換え周期をそれぞれに最適なものとした表示領域を複数設けることができるので、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御を高い精度で行うことができる。その結果、消費電力をより低減させることができる。 In addition, since it is possible to provide a plurality of display areas each having an optimum rewriting cycle, a period between rewriting and the next rewriting is set to be very long in one display area, and rewriting is performed in another display area. By setting the period between the next rewriting short, the power consumption can be controlled with high accuracy. As a result, power consumption can be further reduced.
本発明のドットマトリクス型表示装置は、ガラス基板等の基板上の所定の方向に形成された複数本のゲート信号線と、所定の方向に直交する方向にゲート信号線と交差させて形成された複数本の画像信号線と、ゲート信号線と画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素と、複数本のゲート信号線の一本を任意に選択してオンするゲート信号駆動回路と、複数本の画像信号線の一本を任意に選択してオンする画像信号駆動回路と、を有しており、駆動選択回路は、オン状態のゲート信号線とオン状態の画像信号線との交差部にある選択された画素を書き換えるとともに、非選択の画素を静止画駆動し、さらに書き換え駆動を適用する表示領域が書き換え周期を相違させて複数設けられている。この構成により、上述した効果と同様の効果が得られる。 The dot matrix display device of the present invention is formed by crossing a plurality of gate signal lines formed in a predetermined direction on a substrate such as a glass substrate and a gate signal line in a direction orthogonal to the predetermined direction. A plurality of image signal lines, a pixel including a drive selection circuit for selecting either rewrite drive or still image drive formed at an intersection of the gate signal line and the image signal line, and a plurality of gate signal lines A gate signal driving circuit that arbitrarily selects and turns on one, and an image signal driving circuit that arbitrarily selects and turns on one of the plurality of image signal lines. Rewrite the selected pixel at the intersection of the gate signal line in the on state and the image signal line in the on state, drive the non-selected pixels as a still image, and display the areas where the rewrite drive is applied with different rewrite cycles Multiple settings It is. With this configuration, the same effect as described above can be obtained.
本発明のドットマトリクス型表示装置の駆動方法及びドットマトリクス型表示装置について実施の形態の一例を図１に示す。図１は、ドットマトリクス型表示装置の基本構成のブロック回路図であり、表示パネルは16384ドット(縦128ドット×横128ドット)の画素数を有する白黒表示のLCDである。図１において、LCDパネルの一方の横側にゲート信号線駆動回路３が設けられ、LCDパネルの下側に画像信号(ソース信号)線駆動回路４が設けられている。なお、図１において、１はTFT素子、２は基準電圧Ｖcomを画素の基準電極に供給する基準電圧線である。 An example of an embodiment of a method for driving a dot matrix display device and a dot matrix display device of the present invention is shown in FIG. FIG. 1 is a block circuit diagram of a basic configuration of a dot matrix type display device, and a display panel is a monochrome display LCD having a number of pixels of 16384 dots (vertical 128 dots × horizontal 128 dots). In FIG. 1, a gate signal line drive circuit 3 is provided on one side of the LCD panel, and an image signal (source signal) line drive circuit 4 is provided on the lower side of the LCD panel. In FIG. 1, 1 is a TFT element, and 2 is a reference voltage line for supplying a reference voltage Vcom to a reference electrode of a pixel .
図２は、ゲート信号線駆動回路３の詳細な構成を示す回路図である。ゲート信号線駆動回路３は、ゲート選択信号線GS1〜GS7、ゲート選択信号線GS1〜GS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ21からの反転出力を伝送する反転ゲート選択信号線iGS1〜iGS7(図では符号に上付きバーの反転記号を付している)、ゲート選択信号線GS1〜GS7及び反転ゲート選択信号線iGS1〜iGS7から成る14個の信号のうち７個の信号が入力される論理和否定(NOR)の論理ゲート回路22、論理ゲート回路22の出力の電圧振幅を昇圧させて画素のゲート信号側のTFT素子を動作させるための昇圧回路（レベルシフタ（Level/Shifter :Ｌ／Ｓ)）23、昇圧回路23の出力を反転させるCMOSインバータ等から成るインバータ24、を有している。尚、図２において10はLCDパネルである。 FIG. 2 is a circuit diagram showing a detailed configuration of the gate signal line driving circuit 3. A gate signal line driving circuit 3 has an inverting gate selection transmitting the inverted output from the inverter 21 consisting of a CMOS inverter or the like for generating the respective inversion signals of the gate selection signal line GS 1 ~GS7, the gate selection signal line GS 1 ~GS7 Out of 14 signals consisting of signal lines iGS 1 to iGS7 (in the figure, the symbol is a superscript bar inverted symbol), gate selection signal lines GS 1 to GS7 and inverted gate selection signal lines iGS 1 to iGS7 A logical sum circuit (NOR) 22 for inputting seven signals, and a voltage booster (level shifter) for boosting the voltage amplitude of the output of the logic gate circuit 22 and operating the TFT element on the gate signal side of the pixel (Level / Shifter: L / S)) 23, and an inverter 24 composed of a CMOS inverter or the like for inverting the output of the booster circuit 23. In FIG. 2, reference numeral 10 denotes an LCD panel.
このゲート信号線駆動回路３において、論理ゲート回路22は、それに入力される７個の信号の全てがロー(「Ｌ」で表し、例えば０Ｖの信号)である場合に、ハイ(「Ｈ」で表し、例えば３Ｖの信号)を出力する。そして、論理ゲート回路22に入力される、ゲート選択信号線GS1〜GS7及び反転ゲート選択信号線iGS1〜iGS7の配線の組合せは２7＝128通りあり、ゲート選択信号線GS1〜GS7に入力する７個で１組の信号によって、１つの論理ゲート回路22を選択することができる。これにより、ゲート信号線GL1〜GL128のうちの1本を任意に選択してオンすることができる。尚、ゲート選択信号線GS1〜GS7に入力する７個で1組の信号の制御は、外部の制御LSI(Large Scale lntegrated circuit)等によって行うことができる。 In this gate signal line driving circuit 3, the logic gate circuit 22 is high (“H”) when all of the seven signals input thereto are low (represented by “L”, for example, a signal of 0V). For example, 3V signal). Then, the input to the logic gate circuit 22, a combination of the wiring of the gate selection signal line GS 1 ~GS7 and inverting gate selection signal line iGS 1 ~iGS7 is There are 27 = 128, input to a gate selection signal line GS 1 ~GS7 Thus, one logic gate circuit 22 can be selected by one set of seven signals. Thereby, one of the gate signal lines GL 1 to GL 128 can be arbitrarily selected and turned on. The control of one set of seven signals input to the gate selection signal lines GS 1 to GS 7 can be performed by an external control LSI (Large Scale Integrated circuit) or the like.
図３は、画像信号線駆動回路４の詳細な構成を示す回路図である。画像信号線駆動回路４は、画像選択信号線SS1〜SS7、画像選択信号線SS1〜SS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ31、インバータ31からの反転出力を伝送する反転画像選択信号線iSS1〜iSS7、画像選択信号線SS1〜SS7及び反転画像選択信号線iSS1〜iSS7から成る14個の信号のうち７個の信号が入力される論理和否定(NOR)の論理ゲート回路32、論理ゲート回路32の出力の電圧振幅を昇圧させて画素の画像信号側のTFT素子を動作させるための昇圧回路（Ｌ／Ｓ)33、昇圧回路33の出力を反転させるCMOSインバータ等から成るインバータ34、を有している。さらに、画像信号(Data)を伝送させる画像信号線36、インバータ34からの出力によってオンされ、画像信号線36からの画像信号Dataを画素に出力するトランスファゲート素子であるTFT素子35、を有している。 FIG. 3 is a circuit diagram showing a detailed configuration of the image signal line driving circuit 4. Image-signal-line drive circuit 4, the image selection signal line SS 1 ~SS7, inverter 31 consisting of a CMOS inverter or the like for generating the respective inverted signals of the image selection signal line SS 1 ~SS7, transmits the inverted output from the inverter 31 reverse image selection signal line iSS 1 ~iSS7, NORs the seven signals among 14 signals consisting of the image selection signal line SS 1 ~SS7 and the inverted image selection signal line iSS 1 ~iSS7 is input (NOR) A logic gate circuit 32, a booster circuit (L / S) 33 for boosting the voltage amplitude of the output of the logic gate circuit 32 and operating the TFT element on the image signal side of the pixel , and a CMOS for inverting the output of the booster circuit 33 And an inverter 34 composed of an inverter and the like. Furthermore, it has an image signal line 36 for transmitting an image signal (Data), and a TFT element 35 that is turned on by an output from the inverter 34 and is a transfer gate element that outputs the image signal Data from the image signal line 36 to a pixel. ing.
この画像信号線駆動回路４において、論理ゲート回路32は、それに入力される7個の信号の全てがＬ(例えば０Ｖの信号)である場合に、Ｈ(例えば３Ｖの信号)を出力する。そして、論理ゲート回路32に入力される、画像選択信号線SS1〜SS7及び反転画像選択信号線iSS1〜iSS7の配線の組合せは２7＝128通りあり、画像選択信号線SS1〜SS7に入力する７個で1組の信号によって、１つの論理ゲート回路32を選択することができる。これにより、画像信号起動線SL1〜SL128のうちの１本を任意に選択してオンすることができる。尚、画像選択信号線SS1〜SS7に入力する７個で１組の信号の制御は、外部の制御LSI等によって行うことができる。 In the image signal line driving circuit 4, the logic gate circuit 32 outputs H (for example, a 3V signal) when all of the seven signals input thereto are L (for example, a 0V signal). The number of combinations of the image selection signal lines SS 1 to SS7 and the inverted image selection signal lines iSS 1 to iSS7 input to the logic gate circuit 32 is 2 7 = 128, and these are input to the image selection signal lines SS 1 to SS7. One logic gate circuit 32 can be selected by one set of seven signals. Thereby, one of the image signal activation lines SL1 to SL128 can be arbitrarily selected and turned on. Note that control of a set of seven signals input to the image selection signal lines SS 1 to SS 7 can be performed by an external control LSI or the like.
さらに、任意に選択された１本の画像信号起動線が１個のTFT素子35をオンし、そのTFT素子35が１つの画像信号Dataを画像信号線36上を伝送させて画素に伝達させる。このような画像信号Dataの入力の制御は、上記の外部の制御LSI等によって行うことができる。 Further, one arbitrarily selected image signal activation line turns on one TFT element 35, and the TFT element 35 transmits one image signal Data on the image signal line 36 and transmits it to the pixels . Such input control of the image signal Data can be performed by the above-described external control LSI or the like.
図４（ａ），（ｂ）は、ゲート信号線駆動回路３における１本のゲート信号線GL128をオン、オフさせる駆動回路部の１実施の形態を示す回路図である。反転ゲート選択信号線iGS1〜iGS6(図４（ａ），（ｂ）では符号に上付きバーの反転記号を付している)及びゲート選択信号線GS7のそれぞれに、ｐチャンネルTFT素子41とｎチャンネルTFT素子42とから成るインバータが接続されている。 FIGS. 4A and 4B are circuit diagrams showing an embodiment of a drive circuit unit for turning on and off one gate signal line GL128 in the gate signal line drive circuit 3. FIG. Inverted gate selection signal lines iGS 1 to iGS6 (in FIG. 4 (a) and (b), the sign is a superscript bar inversion symbol) and the gate selection signal line GS7 are respectively connected to a p-channel TFT element 41 and An inverter composed of an n-channel TFT element 42 is connected.
これらの７個のインバータは、それぞれのゲート共通接続点は、反転ゲート選択信号線iGSl〜iGS6及びゲート選択信号線GS7の１本々に接続され、７つのドレイン共通接続点は、共通接続されている。これにより、反転ゲート選択信号線iGS1〜iGS6及びゲート選択信号線GS7の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路22として機能する。 Each of these seven inverters has a common gate connection point connected to one of the inverted gate selection signal lines iGSl to iGS6 and the gate selection signal line GS7, and the seven common drain connection points are connected in common. Yes. Thus, only when the L signal is input to all of the inverted gate selection signal lines iGS 1 to iGS6 and the gate selection signal line GS7, the H signal is output from the seven commonly connected drain connection points. . In other words, it functions as a logical gate circuit 22 for logical sum negation (NOR).
NORの論理ゲート回路22の出力(Ｈの信号)は、インバータ43と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路44と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路45とから成る昇圧回路(Ｌ／Ｓ)23に入力される。一方のトランスファゲート回路44のドレイン共通接続点は、他方のトランスファゲート回路45のｐチャンネルTFT素子のゲート電極部に接続されている。また、他方のトランスファゲート回路45のドレイン共通接続点は、一方のトランスファゲート回路44のｐチャンネルTFT素子のゲート電極部に接続されている。 The output (H signal) of the NOR logic gate circuit 22 includes an inverter 43, a transfer gate circuit 44 in which a p-channel TFT element and an n-channel TFT element are connected in series with a common drain electrode, and a p-channel circuit. The voltage is input to a booster circuit (L / S) 23 comprising a transfer gate circuit 45 in which a TFT element and an n-channel TFT element are connected in series with a common drain electrode. The common drain connection point of one transfer gate circuit 44 is connected to the gate electrode portion of the p-channel TFT element of the other transfer gate circuit 45. The common drain connection point of the other transfer gate circuit 45 is connected to the gate electrode portion of the p-channel TFT element of the one transfer gate circuit 44.
そして、一方のトランスファゲート回路44のｎチャンネルTFT素子のゲート電極部にＨの信号が入力されると、ｎチャンネルTFT素子に電流が流れて、一方のトランスファゲート回路44のドレイン共通接続点が０Ｖの電位(Ｌ)となる。この０Ｖの電位が、インバータ24のゲート共通接続点に入力される。これにより、インバータ24のドレイン共通接続点からゲート信号線GL128にＨの信号（６Ｖ）が入力される。このとき、他方のトランスファゲート回路45のｐチャンネルTFT素子のゲート電極部に０Ｖの電位(Ｌ)が印加され、ｐチャンネルTFT素子がオンとなり、ｐチャンネルTFT素子のドレイン電極部が６Ｖの電位になるが、この電位はインバータ24へは伝達されない。また、他方のトランスファゲート回路45のｎチャンネルTFT素子のゲート電極部には、インバータ43のドレイン共通接続点からＬの信号が入力されるため、そのｎチャンネルTFT素子はオフとなる。 When an H signal is input to the gate electrode portion of the n-channel TFT element of one transfer gate circuit 44, a current flows through the n-channel TFT element, and the common drain connection point of one transfer gate circuit 44 is 0V. Potential (L). This potential of 0V is input to the gate common connection point of the inverter 24. As a result, an H signal (6 V) is input from the drain common connection point of the inverter 24 to the gate signal line GL128. At this time, a potential (L) of 0V is applied to the gate electrode portion of the p-channel TFT element of the other transfer gate circuit 45, the p-channel TFT element is turned on, and the drain electrode portion of the p-channel TFT element is set to a potential of 6V. However, this potential is not transmitted to the inverter 24. Further, since the L signal is input to the gate electrode portion of the n-channel TFT element of the other transfer gate circuit 45 from the drain common connection point of the inverter 43, the n-channel TFT element is turned off.
図５（ａ），（ｂ）は、画像信号線駆動回路４における１本の画像信号起動線SL128をオン、オフさせる駆動回路部の１実施の形態を示す回路図である。反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7のそれぞれに、ｐチャンネルTFT素子51とｎチャンネルTFT素子52とから成るインバータが接続されている。 5A and 5B are circuit diagrams showing an embodiment of a drive circuit unit for turning on and off one image signal activation line SL128 in the image signal line drive circuit 4. FIG. An inverter composed of a p-channel TFT element 51 and an n-channel TFT element 52 is connected to each of the inverted image selection signal lines iSS 1 to iSS 6 and the image selection signal line SS 7.
これらの７個のインバータは、それぞれのゲート共通接続点は、反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7の１本々に接続され、７つのドレイン共通接続点は、共通接続されている。これにより、反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路32として機能する。 These seven inverters, each of the gate common connection point is connected one people to the reverse image selection signal line iSS 1 ～ISS6 and the image selection signal lines SS7, 7 one drain common connection point is commonly connected ing. Thereby, only when the L signal is input to all of the inverted image selection signal lines iSS 1 to iSS 6 and the image selection signal line SS 7, the H signal is output from the seven commonly connected drain connection points. . In other words, it functions as a logical gate circuit 32 for logical sum negation (NOR).
NORの論理ゲート回路32の出力(Ｈの信号)は、インバータ53と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路54と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路55とから成る昇圧回路(Ｌ／Ｂ)33に入力される。一方のトランスファゲート回路54のドレイン共通接続点は、他方のトランスファゲート回路55のｐチャンネルTFT素子のゲート電極部に接続されている。また、他方のトランスファゲート回路55のドレイン共通接続点は、一方のトランスファゲート回路54のｐチャンネルTFT素子のゲート電極部に接続されている。 The output (H signal) of the NOR logic gate circuit 32 includes an inverter 53, a transfer gate circuit 54 in which a p-channel TFT element and an n-channel TFT element are connected in series with a common drain electrode, and a p-channel. The voltage is input to a booster circuit (L / B) 33 including a transfer gate circuit 55 in which a TFT element and an n-channel TFT element are connected in series with a common drain electrode portion. The common drain connection point of one transfer gate circuit 54 is connected to the gate electrode portion of the p-channel TFT element of the other transfer gate circuit 55. The common drain connection point of the other transfer gate circuit 55 is connected to the gate electrode portion of the p-channel TFT element of the one transfer gate circuit 54.
そして、一方のトランスファゲート回路54のｎチャンネルTFT素子のゲート電極部にＨの信号が入力されると、ｎチャンネルTFT素子に電流が流れて、一方のトランスファゲート回路54のドレイン共通接続点が０Ｖの電位(Ｌ)となる。この０Ｖの電位が、インバータ34のゲート共通接続点に入力される。これにより、インバータ34のドレイン共通接続点から画像信号起動線SL128にＨの信号（６Ｖ）が入力される。このとき、他方のトランスファゲート回路55のｐチャンネルTFT素子のゲート電極部に０Ｖの電位(Ｌ)が印加され、ｐチャンネルTFT素子がオンとなり、ｐチャンネルTFT素子のドレイン電極部が６Ｖの電位になるが、この電位はインバータ34へは伝達されない。また、他方のトランスファゲート回路55のｎチャンネルTFT素子のゲート電極部には、インバータ53のドレイン共通接続点からＬの信号が入力されるため、そのｎチャンネルTFT素子はオフとなる。 When an H signal is input to the gate electrode portion of the n-channel TFT element of one transfer gate circuit 54, a current flows through the n-channel TFT element, and the common drain connection point of one transfer gate circuit 54 is 0V. Potential (L). This 0 V potential is input to the common gate connection point of the inverter 34. As a result, an H signal (6 V) is input from the common drain connection point of the inverter 34 to the image signal activation line SL128. At this time, a potential (L) of 0V is applied to the gate electrode portion of the p-channel TFT element of the other transfer gate circuit 55, the p-channel TFT element is turned on, and the drain electrode portion of the p-channel TFT element is set to a potential of 6V. However, this potential is not transmitted to the inverter 34. Further, since the L signal is input to the gate electrode portion of the n-channel TFT element of the other transfer gate circuit 55 from the common drain connection point of the inverter 53, the n-channel TFT element is turned off.
さらに、画像信号起動線SL128には、画像信号起動線SL128を伝送する信号をゲート電極部への制御入力とするｎチャンネルTFT素子35が接続されており、そのｎチャンネルTFT素子35のソース電極部には画像信号線36が接続されている。これにより、画像信号起動線SL128を伝送する信号がＨのときにｎチャンネルTFT素子35がオンとなり、画像信号線Data128によって画像信号Dataが画素に伝達される。 Further, an n-channel TFT element 35 is connected to the image signal activation line SL128, and a signal transmitted through the image signal activation line SL128 is used as a control input to the gate electrode portion. The source electrode portion of the n-channel TFT element 35 is connected to the image signal activation line SL128. Is connected with an image signal line 36. As a result, when the signal transmitted through the image signal activation line SL128 is H, the n-channel TFT element 35 is turned on, and the image signal Data is transmitted to the pixel through the image signal line Data128.
図６及び図７は、保持回路61と画素電極制御回路63を有する駆動選択回路64を含む画素の１実施の形態を示す回路図である。図６はブロック回路図、図７は各ブロック回路を構成するTFT素子群を措いた詳細な回路図である。駆動選択回路64は、静止画駆動と書き換え駆動のいずれかを選択する回路であり、保持回路62、画素電極制御回路63を有している。 6 and 7 are circuit diagrams showing one embodiment of a pixel including a drive selection circuit 64 having a holding circuit 61 and a pixel electrode control circuit 63. FIG. FIG. 6 is a block circuit diagram, and FIG. 7 is a detailed circuit diagram in which TFT element groups constituting each block circuit are taken. The drive selection circuit 64 is a circuit that selects either still image drive or rewrite drive, and includes a holding circuit 62 and a pixel electrode control circuit 63.
図６及び図７に示すように、駆動選択回路64の前段の入力部61には、２つのｎチャンネルTFT素子61a,61bを直列的に接続させて成るトランスファゲート回路が設けられている。画像信号側のｎチャンネルTFT素子61bは、そのゲート電極部に画像信号起動線SLnを伝送されてきた信号が制御入力される。その信号がＨの場合にｎチャンネルTFT素子61bはオンとなり、Ｌの場合にｎチャンネルTFT素子61bはオフとなる。もう一つのゲート信号側のｎチャンネルTFT素子61aは、そのゲート電極部にゲート信号線GLnを伝送されてきた信号が制御入力される。その信号がＨの場合にｎチャンネルTFT素子61aはオンとなり、Ｌの場合にｎチャンネルTFT素子61bはオフとなる。従って、ゲート信号線GLnを伝送されてきた信号がＨであり、かつ画像信号起動線SLnを伝送されてきた信号がＨである場合にのみ、トランスファゲート回路は等価回路的に閉(クローズ)状態となり、画像信号線37を伝送されてきた信号が保持回路62へ伝送される。 As shown in FIGS. 6 and 7, the input unit 61 at the front stage of the drive selection circuit 64 is provided with a transfer gate circuit formed by connecting two n-channel TFT elements 61a and 61b in series. In the n-channel TFT element 61b on the image signal side, a signal transmitted through the image signal activation line SLn is controlled and input to the gate electrode portion. When the signal is H, the n-channel TFT element 61b is turned on, and when the signal is L, the n-channel TFT element 61b is turned off. In the other n-channel TFT element 61a on the gate signal side, a signal transmitted through the gate signal line GLn is input to the gate electrode portion thereof. When the signal is H, the n-channel TFT element 61a is turned on, and when the signal is L, the n-channel TFT element 61b is turned off. Therefore, the transfer gate circuit is closed in an equivalent circuit state only when the signal transmitted through the gate signal line GLn is H and the signal transmitted through the image signal activation line SLn is H. Thus, the signal transmitted through the image signal line 37 is transmitted to the holding circuit 62.
保持回路62は、例えば、CMOSインバータ等から成るインバータの２つをループ状に接続して成るスタティック型メモリ(SRAM)などから構成される。図７は、そのスタティック型メモリの構成を示している。保持回路62は、２つの第１、第２のインバータ62a,62bを縦続的に接続し、第２(後段側)のインバータ62bのドレイン共通接続点からの出力を、第１(前段側)のインバータ62aのゲート共通接続点に帰還入力させている。これにより、第１のインバータ62aのゲート共通接続点にＨの信号が入力されると、次に第１のインバータ62aのドレイン共通接続点からＬの信号が出力され、次にそのＬの信号が第２のインバータ62bのゲート共通接続点に入力され、次に第２のインバータ62bのドレイン共通接続点からＨの信号が出力され、次にそのＨの信号が第１のインバータ62aのゲート共通接続点に帰還入力される。その結果、常時Ｈ,Ｌ,Ｈの信号がループ状の伝送線上において保持される。即ち、保持回路62は記憶回路として機能する。 The holding circuit 62 is configured by, for example, a static memory (SRAM) formed by connecting two inverters each including a CMOS inverter or the like in a loop shape. FIG. 7 shows the configuration of the static memory. The holding circuit 62 connects two first and second inverters 62a and 62b in a cascade manner, and outputs the output from the common drain connection point of the second (rear stage) inverter 62b to the first (previous stage). A feedback input is made to the common gate connection point of the inverter 62a. Thus, when an H signal is input to the gate common connection point of the first inverter 62a, an L signal is then output from the drain common connection point of the first inverter 62a, and the L signal is then output. The signal is input to the common gate connection point of the second inverter 62b, then the H signal is output from the common drain connection point of the second inverter 62b, and then the H signal is connected to the common gate connection of the first inverter 62a. Feedback input to point. As a result, H, L, and H signals are always held on the loop-shaped transmission line. That is, the holding circuit 62 functions as a memory circuit.
図８は、画素電極制御回路63を構成するTFT素子群の接続関係を描いた回路図である。画素電極制御回路63は、保持回路62の第１のインバータ62aを共用しており、画像信号Ｂの反転信号ｉＢ(図では符号に上付きバーの反転記号を付している)を出力する第１のインバータ62aと、ｐチャンネルTFT素子81aとｎチャンネルTFT素子81bとから成り、基準電圧Ｖcom（Ａ）と画像信号data（Ｂ）と第１のインバータ62aの出力(ｉＢ)が参照入力されることによって２値データを出力する第１の２値選択回路81と、ｐチャンネルTFT素子82aとｎチャンネルTFT素子82bとから成り、基準電圧Ｖcom（Ａ）と画像信号data（Ｂ）と第１のインバータ62aの出力（ｉＢ）が参照入力されることによって２値データを出力する、出力線が第１の２値選択回路81の出力線に並列的に接続されている第２の２値選択回路82と、を有している。そして、第１の２値選択回路81の出力及び第２の２値選択回路82の出力が、基準電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理和(Exclusive OR :EXOR)の論理ゲート出力を構成している。 FIG. 8 is a circuit diagram depicting the connection relationship of the TFT element groups constituting the pixel electrode control circuit 63. As shown in FIG. The pixel electrode control circuit 63 shares the first inverter 62a of the holding circuit 62, and outputs the inverted signal iB of the image signal B (in the figure, the inverted symbol of the superscript bar is added). 1 inverter 62a, a p-channel TFT element 81a, and an n-channel TFT element 81b, and a reference voltage Vcom (A), an image signal data (B), and an output (iB) of the first inverter 62a are input by reference. This comprises a first binary selection circuit 81 for outputting binary data, a p-channel TFT element 82a, and an n-channel TFT element 82b. The reference voltage Vcom (A), the image signal data (B), and the first A second binary selection circuit that outputs binary data when the output (iB) of the inverter 62a is referred to and is connected in parallel to the output line of the first binary selection circuit 81. 82. The output of the first binary selection circuit 81 and the output of the second binary selection circuit 82 are the exclusive OR (EXOR) of the reference voltage Vcom (A) and the image signal data (B). Configures the logic gate output.
第１の２値選択回路81は、ｐチャンネルTFT素子81aとｎチャンネルTFT素子81bを、ゲート電極部を共通接続するとともにドレイン電極部を共通接続したインバータであり、画像信号data（Ｂ）がＨ（１）の信号である場合にのみ、２値データ（Ｙ）を出力する。逆に、画像信号data（Ｂ）がＬ（０）の信号である場合、第１の２億選択回路81はインバータとして機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。 The first binary selection circuit 81 is an inverter in which a p-channel TFT element 81a and an n-channel TFT element 81b are connected in common to the gate electrode portion and the drain electrode portion, and the image signal data (B) is H. Only when the signal is (1), binary data (Y) is output. On the other hand, when the image signal data (B) is a signal of L (0), the first 200 million selection circuit 81 does not function as an inverter and is in a high impedance state, that is, an open state in an equivalent circuit. Therefore, binary data (Y) is not output.
第２の２値選択回路82は、ｐチャンネルTFT素子82aとｎチャンネルTFT素子82bを、ソース電極部同士及びドレイン電極部同士を接続した４端子型のトランスファゲート回路であり、ｎチャンネルTFT素子82bのゲート電極部に入力される第１のインバータ62aの出力（ｉＢ）を制御入力としている。そして、第１のインバータ62aの出力（ｉＢ）がＨの信号（１）である場合、即ち画像信号data（Ｂ）がＬの信号（０）である場合にのみ、２値データ（Ｙ）を出力する。逆に、第１のインバータ62aの出力（ｉＢ）がＬの信号（０）である場合、第２の２値選択回路82はトランスファゲート回路として機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。 The second binary selection circuit 82 is a four-terminal transfer gate circuit in which a p-channel TFT element 82a and an n-channel TFT element 82b are connected to each other between source electrode portions and drain electrode portions, and an n-channel TFT element 82b. The output (iB) of the first inverter 62a input to the gate electrode portion is used as a control input. Only when the output (iB) of the first inverter 62a is the H signal (1), that is, when the image signal data (B) is the L signal (0), the binary data (Y) is obtained. Output. On the other hand, when the output (iB) of the first inverter 62a is the L signal (0), the second binary selection circuit 82 does not function as a transfer gate circuit and is in a high impedance state, that is, equivalent circuit-like. Open (open) state, and binary data (Y) is not output.
このように、第２の２値選択回路82の出力線が第１の２値選択回路81の出力線に並列的に接続されているので、第１の２値選択回路81の出力及び第２の２値選択回路82の出力が、基準電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート出力を構成することになる。即ち、画素電極制御回路63は、基準電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート回路となっている。 Since the output line of the second binary selection circuit 82 is connected in parallel to the output line of the first binary selection circuit 81 in this way, the output of the first binary selection circuit 81 and the second The output of the binary selection circuit 82 constitutes an exclusive OR logic gate output for the reference voltage Vcom (A) and the image signal data (B). That is, the pixel electrode control circuit 63 is a logic gate circuit that performs an exclusive OR operation on the reference voltage Vcom (A) and the image signal data (B).
図９は、基準電圧Ｖcom（Ａ）と画像信号data（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。画像信号data（Ｂ）が画素に入力された場合、即ち画像信号data（Ｂ）がＨ(３Ｖ:「１」)の信号である場合に、画素電圧Pixelと基準電圧Ｖcom（Ａ）との間に電位差が生じて、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。このように基準電圧Ｖcom（Ａ）を反転駆動させても、画素電圧Pixelと基準電圧Ｖcom（Ａ）との間の電位差は保持されるので、画素における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。一方、画像信号data（Ｂ）が画素に入力されない場合、即ち画像信号data（Ｂ）がＬ(０Ｖ:「０」)の信号である場合に、画素電圧Pixelと基準電圧Ｖcom（Ａ）との間には電位差が生じず、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となる。このように基準電圧Ｖcom（Ａ）を反転駆動させても、画素電圧Pixelと基準電圧Ｖcom（Ａ）との間の電位差がない状態が保持されるので、画素における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。 FIG. 9 is a truth table describing an output (Y) of an exclusive OR logic gate circuit in which the reference voltage Vcom (A) and the image signal data (B) are input as binary values. When the image signal data (B) is input to the pixel , that is, when the image signal data (B) is a signal of H (3V: “1”), the pixel voltage Pixel and the reference voltage Vcom (A) In the normally white mode, black is displayed, and in the normally black mode, white is displayed. Thus, even if the reference voltage Vcom (A) is inverted and driven, the potential difference between the pixel voltage Pixel and the reference voltage Vcom (A) is maintained, so that the liquid crystal is deteriorated while maintaining the display in the pixel . In order to prevent this, AC driving for the liquid crystal is realized. On the other hand, when the image signal data (B) is not input to the pixel , that is, when the image signal data (B) is a signal of L (0 V: “0”), the pixel voltage Pixel and the reference voltage Vcom (A) There is no potential difference between them, and white display is performed in the normally white mode, and black display is performed in the normally black mode. Even this way is inverted drive the reference voltage Vcom (A), and the state is no potential difference between the pixel voltage Pixel and the reference voltage Vcom (A) is retained in a state of holding the display in a pixel, the liquid crystal AC drive for liquid crystal to prevent deterioration of the liquid crystal display is realized.
また、画素における表示を書き換える場合、図６に示す駆動選択回路64の前段の入力部61における、２つのｎチャンネルTFT素子61a,61bを直列的に接続させて成るトランスファゲート回路をオンにする。即ち、ゲート信号線GLnを伝送されてきた信号をＨとし、画像信号起動線SLnを伝送されてきた信号をＨとする。この状態で、画像信号線37を伝送されてきた信号（data）を保持回路62へ伝送させる。例えば、信号（data）がＨである場合、保持回路62はＨの信号（data）を保持する。そして、図９におけるdata（Ｂ）がＨの場合に相当する表示が画素で実行される。即ち、画素の表示は、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。一方、信号（data）がＬである場合、保持回路62はＬの信号（data）を保持する。そして、図９におけるdata（Ｂ）がＬの場合に相当する表示が画素で実行される。即ち、画素の表示は、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となるように、書き換えられる。 Further, when the display in the pixel is rewritten, a transfer gate circuit formed by connecting two n-channel TFT elements 61a and 61b in series in the input unit 61 in the previous stage of the drive selection circuit 64 shown in FIG. 6 is turned on. That is, the signal transmitted through the gate signal line GLn is set to H, and the signal transmitted through the image signal activation line SLn is set to H. In this state, the signal (data) transmitted through the image signal line 37 is transmitted to the holding circuit 62. For example, when the signal (data) is H, the holding circuit 62 holds the H signal (data). Then, display data (B) corresponds to the case of H in FIG. 9 is executed by the pixel. That is, pixel display is black display in the normally white mode and white display in the normally black mode. On the other hand, when the signal (data) is L, the holding circuit 62 holds the L signal (data). Then, display data (B) corresponds to the case of L in FIG. 9 is executed by the pixel. That is, the pixel display is rewritten so that white display is performed in the normally white mode and black display is performed in the normally black mode.
上述した構成により、本発明のドットマトリクス型表示装置は、表示領域における書き換え駆動を１画素(ドット)毎に行うことができ、それ以外の全ての画素を静止画駆動させることができるので、消費電力を極めて低いものとすることができる。例えば、従来の腕時計用の白黒表示の液晶表示装置において、静止画駆動及び書き換え駆動を全画面走査して行う場合に100μＷ程度の消費電力であったものが、本発明のドットマトリクス型表示装置においては10μＷ程度以下、さらには３μＷ程度以下にまで抑えることができる。これにより、複雑な表示構成の液晶表示装置であっても、例えば、１回の電池交換で駆動可能な期間を10倍以上に伸ばすことが可能となる。 With the above-described configuration, the dot matrix display device of the present invention can perform rewrite driving in the display area for each pixel (dot), and can drive all other pixels as still images. The power can be very low. For example, in a conventional liquid crystal display device for monochrome display for wristwatches, the power consumption of about 100 μW when performing still image driving and rewriting driving by scanning the entire screen is the dot matrix type display device of the present invention. Can be suppressed to about 10 μW or less, and further to about 3 μW or less. As a result, even in a liquid crystal display device having a complicated display configuration, for example, it is possible to extend the period during which the battery can be driven by one battery replacement to 10 times or more.
さらに、本発明のドットマトリクス型表示装置の駆動方法及びドットマトリクス型表示装置においては、好ましくは、書き換え駆動を適用する表示領域を書き換え周期を相違させて複数設け、相違する書き換え周期の比を10倍以上とする。この構成により、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御をきめ細かく高い精度で行うことができる。その結果、消費電力をより低減させることができる。さらに、相違する書き換え周期の比を10倍以上とすることにより、消費電力をより低減させる効果が高まる。 Furthermore, in the dot matrix display device driving method and the dot matrix display device of the present invention, it is preferable that a plurality of display regions to which the rewrite drive is applied are provided with different rewrite cycles, and the ratio of the different rewrite cycles is 10. More than twice. With this configuration, the power consumption can be reduced by setting the period between rewriting and the next rewriting to be very long in one display area and setting the period between the rewriting and the next rewriting to be short in other display areas. The control can be performed with fine and high accuracy. As a result, power consumption can be further reduced. Furthermore, the effect of further reducing power consumption is enhanced by setting the ratio of different rewrite cycles to 10 times or more.
図10は、本発明のドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示パネルを示すものであり、図10に示すように、例えば、表示パネルにおいて、時間を表示させる表示領域91と、分を表示させる表示領域92と、秒を表示させる表示領域93とで、書き換え周期を大きく相違させることができる。秒を表示させる表示領域93では、１秒毎に書き換え駆動するのに対して、分を表示させる表示領域92では、１分毎に書き換え駆動し、時間を表示させる表示領域91では、１時間毎に書き換え駆動すればよい。従って、表示領域91〜93以外の表示領域は静止画の表示領域94である。好適な実施形態として、分を表示させる表示領域92と秒を表示させる表示領域93の書き換え駆動の周期の比は60倍となる。換言すれば、1/60になるともいえる。また、時間を表示させる表示領域91では、１時間毎に書き換え駆動すればよいので、秒を表示させる表示領域93と時間を表示させる表示領域91との書き換え駆動の周期の比は3600倍となる。換言すれば、1/3600になるともいえる。また、表示領域91〜93において、書き換え駆動を１画素(ドット)毎に行うことができるが、複数画素毎に書き換え駆動してもよい。また、表示領域91〜93において、全ての画素を書き換えてもよいし、書き換えに必要な画素のみを書き換えてもよい。例えば、１つの表示領域において、「５」の表示を「６」に書き換える場合、書き換え不要な画素と書き換え必要な画素を区別することができるので、書き換えが必要な画素のみを書き換えることができる。 FIG. 10 shows a display panel of a digital display wristwatch to which the dot matrix type display device of the present invention is applied.As shown in FIG. 10, for example, in the display panel, a display area 91 for displaying time, The rewrite cycle can be greatly different between the display area 92 for displaying the minute and the display area 93 for displaying the second. In the display area 93 for displaying seconds, rewriting is driven every second, whereas in the display area 92 for displaying minutes, rewriting is driven every minute and in the display area 91 for displaying time, every hour. The rewriting drive may be performed. Accordingly, the display area other than the display areas 91 to 93 is a still image display area 94. As a preferred embodiment, the ratio of the rewrite drive cycle of the display area 92 for displaying minutes and the display area 93 for displaying seconds is 60 times. In other words, it can be said to be 1/60. Further, in the display area 91 for displaying the time, the rewriting drive may be performed every hour, so the ratio of the rewriting driving cycle of the display area 93 for displaying the second and the display area 91 for displaying the time is 3600 times. . In other words, it can be said to be 1/3600. In the display areas 91 to 93, the rewrite drive can be performed for each pixel (dot), but the rewrite drive may be performed for each of a plurality of pixels. In the display areas 91 to 93, all the pixels may be rewritten, or only the pixels necessary for rewriting may be rewritten. For example, in the case where the display of “5” is rewritten to “6” in one display region, it is possible to distinguish between pixels that do not need to be rewritten and pixels that need to be rewritten, so that only the pixels that need to be rewritten can be rewritten.
また、携帯電話、スマートフォン、タブレット端末、パーソナルコンピュータ等からのメール着信の電波信号を腕時計で受信した際に、その腕時計のLCD等から成る表示パネルに、メール受信の表示を上述した画素選択駆動方式の書き換え駆動によって行わせることができる。このような複雑な表示機能を極めて低い消費電力でもって行うことができる。例えば、気温、湿度、高度、方位、照度、気圧、水深、水圧、天気予報、外国との時差、歩数計、潮汐時間、日の出・日没の時間、血圧、脈拍、メールの内容、ニュース速報、緊急地震速報等の告知などの表示を、それらの最適な書き換え周期または任意のタイミングでもって表示することができる。また、それらの書き換え周期または表示のタイミングを、外部から人が入力、変更等して制御することもできる。書き換え周期の変更、制御または表示のタイミングの制御は、ドットマトリクス型表示装置の周辺に設けられた制御LSI等によって行うことができる。 In addition, when a wristwatch receives a radio signal for incoming mail from a mobile phone, smartphone, tablet terminal, personal computer, etc., the pixel selection drive system described above displays the mail reception on the display panel consisting of the wristwatch's LCD, etc. This can be done by rewriting driving. Such a complicated display function can be performed with extremely low power consumption. For example, temperature, humidity, altitude, direction, illuminance, barometric pressure, water depth, water pressure, weather forecast, time difference with foreign countries, pedometer, tide time, sunrise / sunset time, blood pressure, pulse, email content, breaking news, Notifications such as earthquake early warnings can be displayed at their optimum rewriting cycle or at an arbitrary timing. In addition, the rewrite cycle or display timing can be controlled by an external input or change by a person. The rewrite cycle change, control, or display timing control can be performed by a control LSI or the like provided around the dot matrix display device.
本発明のドットマトリクス型表示装置の駆動方法及びドットマトリクス型表示装置において、表示領域の書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、書き換え休止期間が動作期間よりも長いことが好ましい。この構成により、消費電力をさらに低減させることができる。例えば、時計の秒の表示を書き換える場合、書き換え期間を１秒とし、書き換えを実行する動作期間を0.1〜0.3秒(10％〜30％)程度とし、それ以外の0.7〜0.9秒程度の期間を書き換え休止期間とすれば良い。 In the driving method of the dot matrix display device and the dot matrix display device of the present invention, the rewrite period corresponding to the rewrite cycle of the display area includes an operation period for executing rewrite and other rewrite pause periods. The pause period is preferably longer than the operation period. With this configuration, power consumption can be further reduced. For example, when rewriting the clock seconds display, the rewrite period is 1 second, the rewrite operation period is about 0.1 to 0.3 seconds (10% to 30%), and the other period is about 0.7 to 0.9 seconds. A rewriting suspension period may be used.
また、時計の秒を表示する表示領域のように書き換え周期が短い表示領域の画素数を、時計の分、時間を表示する表示領域のように書き換え周期が長い表示領域の画素数よりも少なくする。これにより、消費電力をさらに低減させることができる。例えば、好ましくは、書き換え周期が短い表示領域の画素数を、書き換え周期が長い表示領域の画素数の30％以下、より好ましくは、10％以下とすることが良い。 Further, the number of pixels rewrite cycle is shorter display area as the display area for displaying the seconds of the watch, minute clock is smaller than the number of pixels rewriting period is long display area as the display area for displaying the time . Thereby, power consumption can be further reduced. For example, the number of pixels in the display region with a short rewrite cycle is preferably 30% or less, more preferably 10% or less, of the number of pixels in the display region with a long rewrite cycle.
上述したように、好適な実施形態として、画素電極制御回路64は保持回路62の第１のインバータ62aを共用しているため、TFT素子の数が低減されており、その結果、消費電力の低減効果が高まるとともに、画素の開口率が高くなる。 As described above, as a preferred embodiment, since the pixel electrode control circuit 64 shares the first inverter 62a of the holding circuit 62, the number of TFT elements is reduced, resulting in a reduction in power consumption. As the effect increases, the aperture ratio of the pixel increases.
また、本発明のドットマトリクス型表示装置は、画素電極を反射型電極とした反射型LCDであることが好ましい。この場合、保持回路62等を画素電極の下方に配置することができ、保持回路62等による光反射率の低下をなくすことができる。一方、透過型LCDにおいて、透明な画素電極と保持回路62とを重ねて配置すると、透過光によって保持回路62等を構成するTFT素子が誤作動する可能性がある。そのため、TFT素子のゲート電極部を遮光膜で覆う必要があり、開口率が低下し易い。また、反射型LCDは、バックライトを設ける必要がないため、消費電力の低減に有効である。また、本発明のドットマトリクス型表示装置は、画素電極の領域に上記の反射型電極を有する反射領域と透過型電極を有する透過領域を備えた、半透過型液晶表示装置であってもよい。 Further, the dot matrix type display device of the present invention is preferably a reflection type LCD having a pixel electrode as a reflection type electrode. In this case, the holding circuit 62 and the like can be disposed below the pixel electrode, and a decrease in light reflectance due to the holding circuit 62 and the like can be eliminated. On the other hand, in a transmissive LCD, if the transparent pixel electrode and the holding circuit 62 are arranged so as to overlap with each other, the TFT elements constituting the holding circuit 62 and the like may malfunction due to transmitted light. For this reason, it is necessary to cover the gate electrode portion of the TFT element with a light-shielding film, and the aperture ratio tends to decrease. In addition, since the reflective LCD does not require a backlight, it is effective in reducing power consumption. Further, the dot matrix type display device of the present invention may be a transflective liquid crystal display device provided with a reflective region having the reflective electrode and a transmissive region having a transmissive electrode in the region of the pixel electrode.
また、保持回路62によって保持されるビット数を１以上とすることが好ましい。このビット数を複数として多ビット化した場合、静止画表示の際に階調表示を行うことができる。また、アナログ信号を記憶する保持回路62とすれば、静止画表示の際にフルカラー表示を行うこともできる。 In addition, the number of bits held by the holding circuit 62 is preferably 1 or more. When the number of bits is increased to a plurality of bits, gradation display can be performed during still image display. Further, if the holding circuit 62 for storing analog signals is used, full-color display can be performed during still image display.
また、画素電極制御回路63は、図９の真理値表に示すように、基準電圧ＶcomのＨ／Ｌのいずれの信号に対しても静止画駆動と書き換え駆動を行うものとされている。即ち、基準電圧Ｖcom（Ａ）がＨ（３Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合、基準電圧Ｖcom（Ａ）と画素電圧Pixel（Ｌ：０Ｖ）との間に電位差が形成され、基準電圧Ｖcom（Ａ）がＬ（０Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合にも同様に基準電圧Ｖcom（Ａ）と画素電圧Pixel（Ｈ：３Ｖ）との間に電位差が形成されて、液晶が交流駆動されている。これにより、例えば、秒表示の書き換え周期に合わせて１秒毎に基準電圧Ｖcom（Ａ）のＨ／Ｌを反転させることができ、液晶分子の劣化を抑えることができる。即ち、液晶分子に直流電圧成分が長時間印加されることによって、液晶分子が画素電極表面で正負の電荷の偏り（微量不純物の固定化）を起こして寿命が短くなることを抑えることができる。 Further, as shown in the truth table of FIG. 9, the pixel electrode control circuit 63 performs still image driving and rewriting driving for any of H / L signals of the reference voltage Vcom. That is, when the reference voltage Vcom (A) is H (3 V) and the image signal data (B) is H (3 V), there is a potential difference between the reference voltage Vcom (A) and the pixel voltage Pixel (L: 0 V). Similarly, when the reference voltage Vcom (A) is L (0 V) and the image signal data (B) is H (3 V), the reference voltage Vcom (A) and the pixel voltage Pixel (H: 3 V) are similar. A potential difference is formed between them, and the liquid crystal is AC driven. Thereby, for example, the H / L of the reference voltage Vcom (A) can be inverted every second in accordance with the rewriting cycle of the second display, and the deterioration of the liquid crystal molecules can be suppressed. That is, when a DC voltage component is applied to the liquid crystal molecules for a long time, it is possible to prevent the liquid crystal molecules from causing a bias of positive and negative charges (fixation of a small amount of impurities) on the pixel electrode surface and shortening the lifetime.
このように、基準電圧ＶcomのＨ／Ｌの反転を、書き換え周期に連動させて定期的に反転させることが好ましい。この場合、基準電圧ＶcomのＨ／Ｌの反転を、書き換え周期に連動させない場合と比較して、基準電圧Ｖcomを個別に制御するための制御回路等を付加する必要がなく、消費電力のさらなる低下に有効である。また、基準電圧ＶcomのＨ／Ｌの反転駆動は、液晶分子の劣化を抑制するための反転駆動と、EXORの論理ゲート回路を構成する画素電極制御回路63の制御入力としての画素電圧制御信号との、２つの役割を果たしており、これによっても消費電力のさらなる低下に寄与している。 Thus, it is preferable to periodically invert the H / L inversion of the reference voltage Vcom in conjunction with the rewrite cycle. In this case, compared with the case where the H / L inversion of the reference voltage Vcom is not linked to the rewrite cycle, it is not necessary to add a control circuit or the like for individually controlling the reference voltage Vcom, and the power consumption is further reduced. It is effective for. Further, the H / L inversion drive of the reference voltage Vcom includes inversion drive for suppressing deterioration of liquid crystal molecules, and a pixel voltage control signal as a control input of the pixel electrode control circuit 63 constituting the EXOR logic gate circuit. This contributes to further reduction in power consumption.
また、本発明のドットマトリクス型表示装置の駆動方法及びドットマトリクス型表示装置において、静止画駆動が適用される表示領域において、各画素に供給される基準電圧のハイ／ローを定期的に反転させることが好ましい。これにより、書き換え駆動が適用される表示領域は勿論のこと静止画駆動が適用される領域においても液晶分子の劣化が抑制される。 In the dot matrix display device driving method and the dot matrix display device of the present invention, the reference voltage supplied to each pixel is periodically inverted between high and low in a display area to which still image driving is applied. It is preferable. Thereby, the deterioration of the liquid crystal molecules is suppressed not only in the display area to which the rewrite drive is applied but also in the area to which the still image drive is applied.
また、基準電圧Ｖcomの反転の定期的な周期は、制御LSI等によって、１秒毎、数十秒毎、分単位、時間単位で適宜設定することもできる。さらに、基準電圧Ｖcomの反転の周期をｎ秒毎（ｎは自然数）にしてもよく、その場合、秒表示の書き換え周期を基準電圧Ｖcomの反転の制御のベースに用いることができ、基準電圧Ｖcomの反転の制御が容易になる。 Further, the periodic period of the inversion of the reference voltage Vcom can be appropriately set by the control LSI or the like every 1 second, every several tens of seconds, a minute unit, or a time unit. Further, the reversal cycle of the reference voltage Vcom may be set every n seconds (n is a natural number). In this case, the rewriting cycle of the second display can be used as a base for control of reversal of the reference voltage Vcom. It becomes easy to control the inversion.
本発明のドットマトリクス型表示装置は、それを構成するTFT素子を、アモルファスシリコン(a-Si)、低温多結晶シリコン等から成る半導体膜を有するものとすることができる。特には、TFT素子が、低温多結晶シリコンから成る半導体膜を有するものとすることが好ましい。低温多結晶シリコンは、450℃以下で多結晶化させたシリコンであり、高価な石英基板等ではなく、ガラス基板が使用できる。また、低温多結晶シリコンはキャリア移動度が100〜200cm2/Vs以上であり、アモルファスシリコンの0.5cm2/Vsよりも高い。その結果、電流駆動能力が向上し、TFT素子を小さくして高精細化することができる。 In the dot matrix type display device of the present invention, the TFT element constituting the dot matrix type display device can have a semiconductor film made of amorphous silicon (a-Si), low-temperature polycrystalline silicon, or the like. In particular, the TFT element preferably has a semiconductor film made of low-temperature polycrystalline silicon. Low-temperature polycrystalline silicon is silicon that has been polycrystallized at 450 ° C. or lower, and a glass substrate can be used instead of an expensive quartz substrate or the like. Low temperature polycrystalline silicon has a carrier mobility of 100 to 200 cm 2 / Vs or higher, which is higher than that of amorphous silicon, 0.5 cm 2 / Vs. As a result, the current driving capability is improved, and the TFT element can be made smaller and higher definition can be achieved.
また、低温多結晶シリコンを用いてｎチャンネルTFT素子及びｐチャンネルTFT素子を形成できるので、CMOS回路を基礎とした駆動回路、SRAM回路、Ｄ／Ａ変換器、画像表示部等をガラス基板上に一体的に集積化することができる。従って、音声処理回路、マイクロプロセサを搭載した液晶表示装置をも、低温多結晶シリコンを用いて作製することができる。ガラス基板上に液晶表示装置とその周辺駆動回路を一体的に形成できるので、電気的な信頼性が向上する。即ち、液晶表示パネルと駆動回路との電気的接続数を大幅に低減させることができ、振動に強く、軽量化がなされるので、携帯情報端末にとって好適なものとなる。また、電流駆動能力が高いので、高精細な画素、開口率の高い画素を有する表示装置を作製することができる。 In addition, since n-channel TFT elements and p-channel TFT elements can be formed using low-temperature polycrystalline silicon, a drive circuit based on a CMOS circuit, an SRAM circuit, a D / A converter, an image display unit, and the like are provided on a glass substrate. It can be integrated integrally. Therefore, a liquid crystal display device equipped with a voice processing circuit and a microprocessor can also be manufactured using low-temperature polycrystalline silicon. Since the liquid crystal display device and its peripheral drive circuit can be integrally formed on the glass substrate, the electrical reliability is improved. In other words, the number of electrical connections between the liquid crystal display panel and the driving circuit can be greatly reduced, and it is resistant to vibrations and light in weight, which is suitable for a portable information terminal. In addition, since the current driving capability is high, a display device having high-definition pixels and pixels with a high aperture ratio can be manufactured.
低温多結晶シリコンの製造方法を以下に示す。まず、ガラス基板上に、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、アモルファスシリコン膜を形成する。次に、アモルファスシリコン膜を多結晶化するために、450℃以下のガラス基板の温度でアモルファスシリコン膜にエキシマレーザ光を照射する。エキシマレーザ光のエネルギーによってアモルファスシリコンは瞬間的に溶融し凝固する。その結果、平均粒径0.3μｍ程度の多結晶シリコンの膜に変化する。 A method for producing low-temperature polycrystalline silicon is shown below. First, an amorphous silicon film is formed on a glass substrate by a plasma CVD (Chemical Vapor Deposition) method. Next, in order to polycrystallize the amorphous silicon film, the amorphous silicon film is irradiated with excimer laser light at a temperature of a glass substrate of 450 ° C. or lower. The amorphous silicon is instantaneously melted and solidified by the energy of the excimer laser beam. As a result, the film changes to a polycrystalline silicon film having an average particle size of about 0.3 μm.
本発明のドットマトリクス型表示装置において、画素電極制御回路63と画素電極との間に１〜３ｐＦ程度の補助容量を並列的に接続してもよい。これにより、書き換え駆動する際に、画素電圧が次第に低下して１フィールド期間保持されにくくなるのを抑え、画素電圧を１フィールド期間保持することができる。 In the dot matrix display device of the present invention, an auxiliary capacitor of about 1 to 3 pF may be connected in parallel between the pixel electrode control circuit 63 and the pixel electrode. As a result, when rewriting driving is performed, it is possible to suppress the pixel voltage from gradually decreasing and becoming difficult to hold for one field period, and to hold the pixel voltage for one field period.
また、画素電極は、透光性を有する場合、酸化インジウムスズ（ITO）、インジウム亜鉛酸化物（IZO）、酸化珪素を添加したインジウム錫酸化物（ITSO）、酸化亜鉛（ZnO）、リンやボロンが含まれるシリコン（Si）等の透光性を有する導電性材料を用いて形成することができる。 In addition, when the pixel electrode has translucency, indium tin oxide (ITO), indium zinc oxide (IZO), indium tin oxide added with silicon oxide (ITSO), zinc oxide (ZnO), phosphorus or boron It can be formed using a light-transmitting conductive material such as silicon (Si).
画素に配置する表示素子としては、LCD素子、有機EL（Electro Luminescence）素子、無機EL素子、FED（Field Emitting Display）素子、SED（Surface-conduction Electron-emitter Display）素子、GLV（Grating Light Valve）素子、PDP（Plasma Display）素子、電子ペーパーディスプレイ素子、DMD（Digital micro Mirror Device）素子、圧電セラミックディスプレイ素子などの表示素子を用いることができる。また、本発明のドットマトリクス型表示装置は、インプレーンスイッチング（In-plane Switching :IPS）方式、フリンジフィールドスイッチング（Fringe Field Switching ：FFS）方式のものであることが好ましい。この場合、画素電極が形成されているアレイ基板（TFT素子が形成された基板）の主面に、基準電極を画素毎に形成することによって、基準電圧の制御を画素毎に独立して行うことが可能となる。 Display elements to be arranged in pixels include LCD elements, organic EL (Electro Luminescence) elements, inorganic EL elements, FED (Field Emitting Display) elements, SED (Surface-conduction Electron-emitter Display) elements, and GLV (Grating Light Valve). Display elements such as an element, a PDP (Plasma Display) element, an electronic paper display element, a DMD (Digital micro Mirror Device) element, and a piezoelectric ceramic display element can be used. The dot matrix type display device of the present invention is preferably of an in-plane switching (IPS) system or a fringe field switching (FFS) system. In this case, the reference voltage is controlled independently for each pixel by forming the reference electrode for each pixel on the main surface of the array substrate on which the pixel electrode is formed (substrate on which the TFT element is formed). Is possible.
また、本発明のドットマトリクス型表示装置は各種の電子機器に適用できる。その電子機器としては、スマートウォッチ等のデジタル表示式腕時計、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（PDA）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などがある。 Further, the dot matrix display device of the present invention can be applied to various electronic devices. The electronic devices include digital display watches such as smart watches, automobile route guidance systems (car navigation systems), ship route guidance systems, aircraft route guidance systems, smartphone terminals, mobile phones, tablet terminals, and personal digital assistants (PDAs). Video cameras, digital still cameras, electronic notebooks, electronic books, electronic dictionaries, personal computers, copying machines, terminal devices for game machines, televisions, product display tags, price display tags, industrial programmable display devices, car audio, There are digital audio players, facsimiles, printers, automatic teller machines (ATMs), vending machines, and the like.
１ TFT素子
２ 基準電圧線
３ ゲート信号線駆動回路
４ 画像信号線駆動回路
10 LCDパネル
21,31 インバータ
22,32 NORの論理ゲート回路
23 昇圧回路（レベルシフタ）
24,34 インバータ
33 昇圧回路（レベルシフタ）
35 ｎチャンネルTFT素子
36,37 画像信号線
41,51 ｐチャンネルTFT素子
42,52 ｎチャンネルTFT素子
43,53 インバータ
44,54 一方のトランスファゲート回路
45,55 他方のトランスファゲート回路
61 入力部
61a ゲート信号側のｎチャンネルTFT素子
61b 画像信号側のｎチャンネルTFT素子
62 保持回路
62a 第１のインバータ
62b 第２のインバータ
63 画素電極制御回路
64 駆動選択回路
81 第１の２値選択回路
81a ｐチャンネルTFT素子
81b ｎチャンネルTFT素子
82 第２の２値選択回路
82a ｐチャンネルTFT素子
82b ｎチャンネルTFT素子
91 時間を表示させる表示領域
92 分を表示させる表示領域
93 秒を表示させる表示領域
94 静止画を表示させる表示領域
1 TFT element 2 Reference voltage line 3 Gate signal line drive circuit 4 Image signal line drive circuit
10 LCD panel
21,31 inverter
22,32 NOR logic gate circuit
23 Booster circuit (level shifter)
24,34 inverter
33 Booster circuit (level shifter)
35 n-channel TFT device
36,37 Image signal line
41,51 p-channel TFT device
42,52 n-channel TFT device
43,53 inverter
44,54 One transfer gate circuit
45,55 Transfer gate circuit on the other side
61 Input section
61a n-channel TFT element on the gate signal side
61b n-channel TFT element on the image signal side
62 Holding circuit
62a First inverter
62b Second inverter
63 Pixel electrode control circuit
64 Drive selection circuit
81 First binary selection circuit
81a p-channel TFT device
81b n-channel TFT device
82 Second binary selection circuit
82a p-channel TFT device
82b n-channel TFT device
91 Display area for displaying time
Display area displaying 92 minutes
Display area displaying 93 seconds
94 Display area for displaying still images
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013223838A JP6305725B2 (en) | 2013-10-29 | 2013-10-29 | Method for driving dot matrix display device and dot matrix display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013223838A JP6305725B2 (en) | 2013-10-29 | 2013-10-29 | Method for driving dot matrix display device and dot matrix display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015087437A JP2015087437A (en) | 2015-05-07 |
| JP6305725B2 true JP6305725B2 (en) | 2018-04-04 |
Family
ID=53050320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013223838A Active JP6305725B2 (en) | 2013-10-29 | 2013-10-29 | Method for driving dot matrix display device and dot matrix display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6305725B2 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6895101B2 (en) * | 2015-12-22 | 2021-06-30 | カシオ計算機株式会社 | Display module, display device and its control method, control program |
| JP6608730B2 (en) * | 2016-02-29 | 2019-11-20 | 京セラ株式会社 | Dot matrix display device |
| JP6823048B2 (en) * | 2016-03-31 | 2021-01-27 | カシオ計算機株式会社 | Dot matrix type display device and time display device |
| JP6813342B2 (en) * | 2016-11-30 | 2021-01-13 | 京セラ株式会社 | Liquid crystal display device |
| CN112767871B (en) * | 2017-10-27 | 2023-06-23 | 武汉天马微电子有限公司 | Display panel and electronic equipment |
| JP2019168518A (en) | 2018-03-22 | 2019-10-03 | カシオ計算機株式会社 | Liquid crystal control circuit, electronic timepiece, and liquid crystal control method |
| JP7366522B2 (en) * | 2018-03-22 | 2023-10-23 | カシオ計算機株式会社 | Liquid crystal control circuit, electronic clock, and liquid crystal control method |
| US12014698B2 (en) | 2020-04-24 | 2024-06-18 | Kyocera Corporation | Dot-matrix display device and timer apparatus |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3630489B2 (en) * | 1995-02-16 | 2005-03-16 | 株式会社東芝 | Liquid crystal display |
| KR100365816B1 (en) * | 1995-09-20 | 2003-02-20 | 가부시끼가이샤 히다치 세이사꾸쇼 | Image display device |
| JP3261519B2 (en) * | 1996-06-11 | 2002-03-04 | 株式会社日立製作所 | Liquid crystal display |
| WO1998002773A1 (en) * | 1996-07-15 | 1998-01-22 | Hitachi, Ltd. | Display device |
| JP2000267066A (en) * | 1999-03-15 | 2000-09-29 | Canon Inc | Liquid crystal device |
| JP4761681B2 (en) * | 2000-10-05 | 2011-08-31 | 株式会社半導体エネルギー研究所 | Liquid crystal display |
| JP4190862B2 (en) * | 2001-12-18 | 2008-12-03 | シャープ株式会社 | Display device and driving method thereof |
| JP4466606B2 (en) * | 2005-09-07 | 2010-05-26 | エプソンイメージングデバイス株式会社 | Electro-optical device and electronic apparatus |
| JP4075941B2 (en) * | 2006-05-18 | 2008-04-16 | 株式会社日立製作所 | Image display device |
| TWI462075B (en) * | 2012-01-20 | 2014-11-21 | Hung Ta Liu | A driving method and a display structure using the driving method |
-
2013
- 2013-10-29 JP JP2013223838A patent/JP6305725B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015087437A (en) | 2015-05-07 |
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Legal Events
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|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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|
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|
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