JP6212256B2

JP6212256B2 - Ａｄ変換処理装置

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Publication number: JP6212256B2
Application number: JP2012281381A
Authority: JP
Inventors: 幸浩畑岸; 雅之西村; 佐藤　健; 健佐藤; 一樹安永; 山下　哲生; 哲生山下; バンメックスパラック
Original assignee: Diamond Electric Manufacturing Co Ltd
Current assignee: Diamond Electric Manufacturing Co Ltd
Priority date: 2012-12-25
Filing date: 2012-12-25
Publication date: 2017-10-11
Anticipated expiration: 2032-12-25
Also published as: JP2014127764A

Description

本発明は、ＡＤ変換処理装置に関し、特に、近似関数を用いた離散化処理に関する。

近年、ＡＤ変換器及びこれに類する装置は、ハードウェアの電気的信号を読み取る機能を担い、演算装置または制御装置にとって必須の要素回路と位置付けられている。また、ＡＤ変換によって定まる分解能は、各種ハードウェアの出力結果に影響を及ぼす為、これを高分解能にさせる様々な取組が行われている。

実開平０３−１０１０４７号公報

しかしながら、高分解能が要求される場合、従来のＡＤ変換器では、回路構成の複雑化や高コスト化を招いてしまう。例えば、逐次比較型ＡＤ変換回路（特許文献１）では、分解能の高さと変換速度とがトレードオフの関係を免れないので、分解能の低下または変換速度の低下といった許容事項の選択を迫られる。ここで、高分解能を選択し且つ変換速度を高速化させようとすると、ＤＳＰ（Digital Signal Processor）といったデバイスが必要となり、回路構成の複雑化及び高コスト化を招いてしまう。

また、このような不具合は、逐次比較型ＡＤ変換回路に限られるものでなく、例えば、フラッシュ型のコンバータでは、コンパレータを複数設けなければならず、回路規模の大型化を招いてしまう。

一方、ヒステリシスコンパレータの出力パルスによって入力電圧を検出する場合、時定数によって変化する基準電圧と入力電圧とが比較され、ヒステリシスコンパレータの出力パルスに基づいて入力電圧の離散値が求められる。しかし、基準電圧を積分回路で生成させている場合、出力パルスのエッジ間隔（時間）と入力電圧とは指数関数によって関係付けられる為、入力電圧（若しくは、入力電圧に相当する離散値）の算出処理が非常に煩雑となる。

また、入力電圧をＶｉｎとし、ヒステリシスコンパレータのＨｉｇｈ値出力期間をｔｘとすると、
Ｖｉｎ＝（α・ｔｘ）＋β ，・・・（α及びβは、抵抗値等により定まる定数）
のように、直線回帰させた近似式を用いて入力電圧Ｖｉｎを算出させることも考えられる。しかし、この方法によれば、時定数の設定如何によっては、大きな近似誤差を与えてしまい、検出精度を低下させてしまうとの問題が生じる。

加えて、市販品のＡＤ変換ＩＣを用いることで、部品コストを低下させることも考えられる。しかし、市販品のＡＤ変換ＩＣでは、内蔵される電気的素子を変更できないので、コンパレータの出力値におけるヒステリシス特性及び周波数を自由に設定することが困難となる。このため、ノイズ除去のための好ましい設定やエイリアスを回避させる周波数設定といった対策が執れなくなる。

本発明は上記課題に鑑み、簡素な回路構成を用いて高精度の離散処理を実現させ得るＡＤ変換処理装置の提供を目的とする。

上記課題を解決するため、本発明では次のようなＡＤ変換処理装置の構成とする。即ち、入力電圧に比例する検出値入力電圧が積分回路型基準値入力電圧よりも大きい期間に相当する出力電圧の検出パルス期間を前記入力電圧の値に応じて変化させるヒステリシスコンパレータと、級数的関数へ展開した数式の近似結果である線形関数に基づいて前記検出パルス期間の逆数値と前記入力電圧を現す離散値との関係を特定する線形関数情報が記録された情報記録装置と、前記線形関数情報を用いて前記離散値を算出する演算装置と、を備えることとする。

好ましくは、前記検出パルス期間の逆数値を「１／ｔｃ」とし、前記入力電圧を「Ｖｉｎ」とし、且つ、前記入力電圧「Ｖｉｎ」に関するマクローリン展開によって得られた近似関数のうち、定数項をｂとし、前記入力電圧「Ｖｉｎ」の一次項の係数をａとすると、前記ＡＤ変換回路部に構成される電気的素子は、「１／ｔｃ＝（ａ・Ｖｉｎ）＋ｂ」の関係を満足させていることとする。

好ましくは、前記演算装置は、前記検出パルス期間を測定する検出パルス期間算出処理と、前記検出パルス期間の逆数値を算出する逆数値算出処理と、前記検出パルス期間の逆数値及び前記線形関数情報を用いて前記離散値を算出するデジタル値設定処理と、を機能させることとする。

好ましくは、前記線形関数情報は、検査用の入力電圧を複数種類与えて当該検査用の入力電圧に対応する前記検出パルス期間の逆数値を各々算出する検査処理と、前記検査用の入力電圧とこれに対応する前記検出パルス期間の逆数値との関係を複数用いて前記線形関数を特定する線形関数特定処理と、前記線形関数に基づいて前記線形関数情報を作成する関数情報作成処理と、によって作成されることとする。

本発明に係るＡＤ変換処理装置によると、ヒステリシスコンパレータによってＡＤ変換回路部が構成されるので、当該回路部の構成が極めて簡素なものとされる。また、入力電圧と検出パルス期間の逆数値との線形的関係に基づいてアナログ値の量子化が実施されるので、検出された入力電圧は、近似誤差の少ない関数によって離散値が設定されることになり、高い精度でＡＤ変換されることとなる。

本実施の形態に係るＡＤ変換処理装置の回路構成を示す図。一般的なヒステリシスコンパレータを説明する図。ヒステリシスコンパレータの各端子の電位状態を示すタイムチャート。基準値入力電圧の動作を示すタイムチャート。入力電圧と検出パルス期間の逆数値との線形的関係を示す図。デジタル値演算ルーチン及び関数作成ルーチンを説明する図。本実施の形態に係るＡＤ変換処理装置の変形例を示す図（其の１）。本実施の形態に係るＡＤ変換処理装置の変形例を示す図（其の２）。

以下、本発明に係る実施の形態につき図面を参照して具体的に説明する。図１は、本実施の形態に係るＡＤ変換処理装置の構成が説明されている。図示の如く、ＡＤ変換処理装置１は、ＡＤ変換回路部１０と情報記録装置３０と演算装置４０とから構成され、各々がＣＰＵバス２０を介してデータ通信可能に接続されている。かかるＣＰＵバス２０は、コントロールバス，アドレスバス，データバスを束ねた信号ラインであり、このうち、データバスは、検出パルス期間を現す情報Ｄｐ等（例えば、カウント値情報）を伝送させる。

ＡＤ変換処理装置１０は、分圧抵抗１１とコンパレータ１２と抵抗Ｒ３とデータ生成回路１３と積分回路１４とから構成される。分圧抵抗１１は、検出する入力電圧Ｖｉｎが其の一端に印加され、内部電流がグランドＧＮＤへ抜けるよう回路構成されている。従って、分圧抵抗１１の接点ｔ１（抵抗Ｒ１と抵抗Ｒ２の接点）は、入力電圧Ｖｉｎに比例する電圧を出力させる。

コンパレータ１２は、非反転入力端子（＋）と反転入力端子（−）と出力端子とを備え、非反転入力端子（＋）は、信号ラインを介して接点ｔ１に接続されている。このため、非反転入力端子（＋）には、入力電圧Ｖｉｎに比例する電圧Ｖｉｎ＋が印加される。以下、この電圧Ｖｉｎ＋を、検出値入力電圧Ｖｉｎ＋と呼ぶこととする。

非反転入力端子（＋）と出力端子との間には、接点ｔ１及びｔ３を介して抵抗Ｒ３が接続されている。また、反転入力端子（−）と出力端子との間には、接点ｔ４及び接点ｔ３を介して抵抗Ｒ４が接続されている。当該抵抗Ｒ４は、直列接続させたコンデンサＣ１を伴って、積分回路１４を構成している。以下、反転入力端子（−）に入力される電圧を、基準値入力電圧Ｖｉｎ−と呼ぶ。

本実施の形態に係るＡＤ変換処理装置１によると、後述するようなヒステリシスコンパレータによってＡＤ変換回路部１０が構成されるので、当該回路部の構成が極めて簡素なものとされる。また、本実施の形態では、基準電圧発生回路として積分回路１４が用いられるため、入力電圧Ｖｉｎに重畳されるノイズ成分を吸収させるメリットも生じる。

ここで、図２を参照して、一般的なヒステリシスコンパレータについて説明する。尚、コンパレータ１２の出力電圧Ｖｏｕｔは、Ｈｉｇｈ状態のとき電源電圧Ｖｃｃの電圧値となり、Ｌｏｗ状態のとき零（Ｖ）となる。

図２（ａ）に示す如く、ヒステリシスコンパレータでは、抵抗Ｒ１に流れる電流Ｉ１と、抵抗Ｒ２に流れる電流Ｉ２と、抵抗Ｒ３に流れる電流Ｉ３との関係が、「Ｉ１＝Ｉ２＋Ｉ３」の関係を満たすこととなる。従って、抵抗値及び電圧値を用いて各々の電流値Ｉ１〜Ｉ３を算出し、これを「Ｉ１＝Ｉ２＋Ｉ３」の関係式へ代入させると、検出値入力電圧Ｖｉｎ＋は、次の式で表される。

先に説明したように、出力電圧ＶｏｕｔはＨｉｇｈ状態及びＬｏｗ状態へ切換えられる。ここで、「Ｖｏｕｔ＝Ｖｃｃ（Ｈｉｇｈ）」のときの検出値入力電圧Ｖｉｎ＋をＶｔｌとし、「Ｖｏｕｔ＝０（Ｌｏｗ）」のときの検出値入力電圧Ｖｉｎ＋をＶｔｈとすると、これら電圧Ｖｔｌ及びＶｔｈは、次の式で表される。

図２（ｂ）では、この電圧Ｖｔｌ及びＶｔｈが示されている。即ち、検出値入力電圧Ｖｔｌ及びＶｔｈは、電源電圧Ｖｃｃと零（Ｖ）との間に設定され、「数２」からも明らかなように「Ｖｔｌ＞Ｖｔｈ」の関係を形成する。

図２（ａ）における基準電圧生成回路Ｘは、印加電圧Ｖ（ｔ）を周期的に増加及び減少させるように機能する。ここでは、基準電圧生成回路Ｘは、図２（ａ）に示す如く、印加電圧Ｖ（ｔ）が電圧Ｖｔｈまで低下した時点（ｔ＝０，ｔ２）で印加電圧Ｖ（ｔ）の増加を開始させ、印加電圧Ｖ（ｔ）が電圧Ｖｔｌまで上昇した時点（ｔ＝ｔ１，ｔ３）で印加電圧Ｖ（ｔ）の減少を開始させる。

ここで、期間（０〜ｔ１，ｔ２〜ｔ３）のとき、コンパレータ１２は、「Ｖｉｎ＋＞Ｖｉｎ−」となるので、出力電圧ＶｏｕｔをＨｉｇｈ状態とさせる。一方、期間（ｔ１〜ｔ２）のとき、コンパレータ１２は、「Ｖｉｎ＋＜Ｖｉｎ−」となるので、出力電圧ＶｏｕｔをＬｏｗ状態とさせる（図２ｃ参照）。このように、ヒステリシスコンパレータは、基準値入力電圧Ｖｉｎ−の変化動作に応じて、出力電圧Ｖｏｕｔを周期的に切換える。

本実施の形態では、図１に示す如く、積分回路１４によって基準電圧生成回路が構成されている。ここで、積分回路１４におけるコンデンサＣ１の両端電圧をＶｃ（ｔ）とおき、「ｔ＝０」のときにＶｃ（ｔ）の増加が開始することとすると、Ｖｃ（ｔ）は、次の式で表される。

図４（ａ）は、コンデンサＣ１における充電動作のタイムチャートが示されている。「数３」の式により、充電時の両端電圧Ｖｃ（ｔ）は、Ｖｃ（０）＝Ｖｔｈから、時間経過に応じて増加していくことが解る。但し、Ｖｃ（ｔ）がＶｔｌに達する時刻ｔａでは、コンパレータ１２の出力電圧ＶｏｕｔがＨｉｇｈ状態（ＶｏＨ）からＬｏｗ状態（ＶｏＬ）に切換る。即ち、期間（０〜ｔａ）にあっては、両端電圧Ｖｃ（ｔ）の充電期間とされ、以下、これを検出パルス期間ｔｃと呼ぶこととする。

上述の如く、ｔ＝０のとき、Ｖｃ（０）＝Ｖｔｈ，となる。また、ｔ＝ｔａのとき、Ｖｃ（ｔａ）＝Ｖｔｌ，となる。これと、「数３」を用いることにより、以下の如く、期間ｔｃの関係式を導き出すことができる。

また、「数４」へ「数２」のＶｔｌ及びＶｔｈを代入すると、以下の式が導き出される。

即ち、検出パルス期間ｔｃは、入力電圧Ｖｉｎの増加に応じて増大し、入力電圧Ｖｉｎの減少に応じて低下することが解る。

一方、コンデンサＣ１が放電するとき、其の放電開始時刻を零とすると、Ｖｃ（ｔ）は以下の式で表される。

また、先と同様、期間ｔｄについて解くと、非検出期間ｔｄは以下のように表現される。

図４（ｂ）は、コンデンサＣ１における放電動作のタイムチャートが示されている。「数６」の式により、放電時の両端電圧Ｖｃ（ｔ）は、Ｖｃ（０）＝Ｖｔｌとなり、時間経過に応じて減少していくことが解る。但し、Ｖｃ（ｔ）がＶｔｈに達する時刻ｔｂでは、先とは逆に、コンパレータ１２の出力電圧ＶｏｕｔがＬｏｗ状態（ＶｏＬ）からＨｉｇｈ状態（ＶｏＨ）に切換る。ここでの期間（０〜ｔｂ）にあっては、非検出期間ｔｄと呼ぶこととする。

図４（ｃ）に示す如く、コンデンサＣ１の両端電圧Ｖｃ（ｔ）は、出力電圧Ｖｏｕｔの切換り動作に応じて充放電を繰り返すものであるから、反転入力電圧Ｖｔｌ〜Ｖｔｈの間を反復するよう変動する。また、この両端電圧Ｖｃ（ｔ）は、周期Ｔ（Ｔ＝ｔｃ＋ｔｄ）によって其の動作を繰り返すこととなる。ここで、入力電圧Ｖｉｎが変動し、これに応じて、入力電圧Ｖｉｎが図３のように変動したとする（実際は、緩慢に変動する）。この場合、基準値入力電圧Ｖｉｎ−の増加速度は入力電圧Ｖｉｎに応じて変動する為、両端電圧Ｖｃ（ｔ）の充放電周期Ｔは、入力電圧Ｖｉｎが大きければ其の周期を増大させ、入力電圧Ｖｉｎが小さくなれば其の周期を低下させる。

ここで、検出パルス期間ｔｃのみについても、かかる傾向が現れるのは明らかである。即ち、上述したヒステリシスコンパレータは、検出パルス期間ｔｃを入力電圧Ｖｉｎの値に応じて変化させる。従って、本実施の形態では、検出パルス期間ｔｃについてのみ観測を行い、この期間ｔｃの長短に応じて入力電圧Ｖｉｎをデジタル値として把握することとする。

図１に戻り、ＡＤ変換回路部１０の残りの構成について説明する。データ生成回路１３は、制御ロジック１３１とゲート回路１３２とカウンタ１３３とを備えている。制御ロジック１３１では、パルス信号の周波数やカウンタ１３３のサンプルタイミング等を規定する。ゲート回路１３２は、パルス信号と出力電圧Ｖｏｕｔが各々入力され、出力電圧ＶｏｕｔがＨｉｇｈ状態の場合に限り、パルス信号を通過させる。即ち、図３に示されるパルス信号ＰＬＳは、ゲート回路１３２の出力を示す波形である。カウンタ１３３は、検出パルス期間ｔｃについてのカウント動作を行うよう、適宜のタイミングでリセット動作を行う。そして、カウンタ１３３では、パルス信号ＰＬＳが入力されると、パルス信号ＰＬＳのパルス数を計数し、そのカウント値（図３のＣＯＵＮＴＥＲを参照）のデジタルデータをデータレジスタへ作成させる。その後、カウンタ１３３は、後述する演算処理４０からの指令に従い、パルス信号ＰＬＳのカウント情報を演算処理４０へ出力する。このカウント情報は、パルス数の計数結果であるところ、検出パルス期間ｔｃを現す情報であり、これは、入力電圧Ｖｉｎの大きさを現す情報を意味する。

本実施の形態に係るＡＤ変換回路部１０は、時間に関する情報を検出しているので、入力電圧の電圧値に係る量子化誤差は最小限に抑えられる。そして、入力電圧の量子化については、後述する近似誤差の小さい関数を用いるので、精度の高いＡＤ変換の結果値が得られることとなる。

情報記録装置３０は、本実施の形態では不揮発性メモリ３１（Read Only Memory）とＥＥＰＲＯＭ３２（Electrically Erasable Programmable Read-Only Memory）と揮発性メモリ（Random Access Memory）とから構成される。このうち、不揮発性メモリ３１には様々な制御プログラムが記録され、揮発性メモリでは演算中の情報が随時記録される。また、ＥＥＰＲＯＭ３２の記憶領域には、例えば、後述する線形関数情報等が記録されている。この線形関数情報は、必要に応じて書換えられる情報であるため、イレーサブルなメモリ回路へ格納されている。

演算装置４０は、ＣＰＵ（Central Processing Unit）であって、データレジスタ４１、コントロールレジスタ４２、アドレスレジスタ４３、其の他、クロック回路等が配備されている。データレジスタ４１は、演算結果等を一時的に保持させたり、情報記録装置３０から得た数値情報等を保持する。また、データレジスタ４１は、四則演算といった平易な演算処理を実行する。コントロールレジスタ４２は、制御プログラムから所定アドレスの指令情報をフェッチし、これに従い処理を実行させる。アドレスレジスタ４３は、制御レジスタの現アドレス値をカウントアップさせ、次のフェッチ動作に備える。このように、演算装置４０は、シーケンス順に従って、処理を順次実行させていく。即ち、演算装置４０は、情報記録装置３０に格納された制御プログラム・各種パラメータと協働して、適宜の処理装置を構築させる。かかる処理動作については、追って詳述することとする。

「発明が解決しようとする課題」で指摘したように、入力電圧Ｖｉｎとパルス期間ｔｘとを「Ｖｉｎ＝（α・ｔｘ）＋β」のように近似させてしまうと、近似誤差が大きくなるとの不具合が生じる。このため、本実施の形態では、検出パルス期間ｔｃを一次関数の変数としてそのまま用いるのではなく、検出パルス期間の逆数値「１／ｔｃ」を近似関数（一次関数）の変数として利用することを試みた。これを具体的に説明すると、「数５」の式について、対数関数をｆ（Ｖｉｎ）へ置換し、「１／ｔｃ」について解く。そうすると、検出パルス期間の逆数値「１／ｔｃ」は、以下のように表現される。

ここで、上式における対数関数ｆ（Ｖｉｎ）は、「Ｖｉｎ＝０」について、連続であり且つ微分係数を有するよう、パラメータｐ，ｑが設定されていることとする。この場合、対数関数ｆ（Ｖｉｎ）についてマクローリン展開を行うと、「１／ｔｃ」は、以下のように表現される。

ここで、上式のＶｉｎの高次多項式について、二次項の係数は、分母と分子の次数を比較すれば、其れが十分に小さいことが解る。また、同様の理由で、更に高次項の係数についても、これに対応する係数は十分に小さくなる。従って、検出パルス期間の逆数値「１／ｔｃ」を現す右辺は、二次項以上の項を無視しても、近似誤差が殆ど生じないことが理解できる。以下の式は、マクローリン展開後の右辺高次項を消去したものであり、上述の理由から、入力電圧Ｖｉｎがどのような値であっても、この式による誤差が十分に小さなものとされる。

これによれば、検出パルス期間ｔｃが冗長される場合であっても、検出パルス期間の逆数値「１／ｔｃ」が正しく測定されれば、入力電圧Ｖｉｎを精度よく求めることが可能となる。

尚、本実施の形態では、非検出期間ｔｄの逆数に基づく近似関数をモデルとすることはない。何故なら、「数７」の右辺Ｖｉｎについてマクローリン展開を行ったとしても、これによって得られる展開式は、高次項の係数を無視できない値となるからである。即ち、本実施の形態によると、近似式を設定するに相応しい「１／ｔｃ」なる変数を用いることにより、近似関数を一次関数という平易な関数とし、ＡＤ変換回路部の電気的素子の設定を容易化させている。

ここで、「数１０」の式における傾き及び定数項について、パラメータａ及びｂを設定すると、以下のように表現される。

このパラメータａ及びｂは、何れも、抵抗Ｒ１〜Ｒ４，電気容量Ｃ１，電源電圧Ｖｃｃによって算出可能なパラメータである。このうち、電源電圧Ｖｃｃは一定値に制御されるものであるから、パラメータａ及びｂは、ＡＤ変換回路部１０の素子構成に応じて定まることを意味する。

図５（ａ）は、検出パルス期間の逆数値「１／ｔｃ」と入力電圧Ｖｉｎとの関係が、上記の近似直線に基づいて作成されたものである。同図では、入力電圧Ｖｉｎが０（ｖ）のとき逆数値Ｆ（０）が検出され、入力電圧Ｖｉｎが５（ｖ）のとき逆数値Ｆ（５）が検出される、といったパラメータａ，ｂが設定されている。即ち、このような特性が現れるように、ＡＤ変換回路部１０の電気的素子（抵抗、電気容量）が選択されている。

ＥＥＰＲＯＭ３２に記録されている線形関数情報は、図５（ｂ）に示す如く、演算装置等で利用される離散値ＢＩＴと、検出パルス期間の逆数値「１／ｔｃ」と、を所定の関数に基づいて関係付けたものである。尚、図５（ｂ）では、検出パルス期間の逆数値「１／ｔｃ」が８ビットデータへ離散化処理されるものとする。即ち、ＬＳＢ＝０，ＭＳＢ＝２５５，とされている。

図５（ｂ）に示す如く、離散値ＢＩＴは、逆数値Ｆ（０）のとき「ＢＩＴ＝ＢＩＴ（０）＝０」とされ、逆数値Ｆ（５）のとき「ＢＩＴ＝ＢＩＴ（５）＝２５５」とされる。そして、Ｆ（０）〜Ｆ（５）の間の検出値については１／２５６に等分割され、離散値ＢＩＴの各値に対応付けられる。このように、同図にあっては、１ＢＩＴに相当する検出値の分解能は、「Δ（１／ｔｃ）／２５６」となる。

下の式「数１２」は、離散値ＢＩＴと検出パルス期間の逆数値「１／ｔｃ」との関係を現す線形関数が示されている。

（尚、右辺の［］はガウス記号を指す。）

本実施の形態では、「数１２」の線形関数に基づいて特定された線形関数情報が、ＥＥＰＲＯＭ３２の記憶領域に記録されている。例えば、この線形関数情報は、右辺第１項目の定数項と、右辺第２項目の係数と、から成る情報としても良い。また、線形関数情報は、この線形関数に基づいて予め作成されたマップ情報としても良い。

先に説明したように、算出された離散値ＢＩＴは検出パルス期間の逆数値「１／ｔｃ」に対応するものであり（図５ｂ参照）、この逆数値「１／ｔｃ」は入力電圧Ｖｉｎに対応するものである（図５ａ参照）。このことは、入力電圧Ｖｉｎと離散値ＢＩＴとの対応関係が形成されていることを意味し、離散値ＢＩＴの算出結果によって入力電圧Ｖｉｎが特定されたことになる。

これについて具体的に説明すると、ＡＤ変換回路部１０では、上述の如く、入力電圧Ｖｉｎが与えられると、検出パルス期間ｔｃに対応する情報（カウント値）を演算装置４０へ出力させる。演算装置４０では、これを受けて演算ルーチンを起動させ（図６ａ参照）、先ず、検出パルス期間算出処理Ｓ１１を実行させる。この処理Ｓ１１では、カウント値にパルス信号ＰＬＳのパルス周期を乗算する等して、検出パルス期間ｔｃを算出測定する。

其の後、逆数値算出処理Ｓ１２では、逆数の演算処理を構築させ、これに処理Ｓ１１での結果値「１／ｔｃ」を代入する。これにより、処理Ｓ１２では、検出パルス期間の逆数値「１／ｔｃ」が算出される。

其の後、デジタル値設定処理Ｓ１３では、検出パルス期間の逆数値「１／ｔｃ」及び線形関数情報を用いて離散値ＢＩＴを算出する。例えば、関数演算によって離散値ＢＩＴを算出させる場合、「数１２」の線形関数の定数項及び係数を記憶装置からデータレジスタ４１に読出し、これを用いて線形関数の演算処理機能を構築させ、これに「１／ｔｃ」の検出値を代入することで離散値ＢＩＴを算出する。演算処理ルーチンは、処理Ｓ１３の完了後これを終了させ、次回のカウント値が演算装置４０で確認された後、起動再開されることとなる。

本実施の形態に係るＡＤ変換処理装置１によると、入力電圧Ｖｉｎと逆数値「１／ｔｃ」との線形的関係に基づいてアナログ値の量子化が実施されるので、上述したマクローリン展開を用いた近似関数に非常に近い（若しくは、同等の）関数を用いることとなる。このため、検出された入力電圧は、近似誤差の少ない関数によって離散値が設定されることになり、高い精度でＡＤ変換が行われることとなる。

そして、上述した近似関数に基づくＡＤ変換を実現させるには、パラメータａ及びｂを満足するような電気的素子を選択すれば良いことになる。即ち、従来技術のように回路構成を複雑化せずとも、ＡＤ変換回路部の抵抗値等の変更によって、精度の高いＡＤ変換を構成させることが可能となる。

また、検出パルス期間の逆数値「１／ｔｃ」は、パラメータａ及びｂに依存するところ、ＡＤ変換回路部１０を構成する電気的素子の設定変更によって適宜な調整が可能である。従って、ＣＰＵといった演算回路４０の読込速度が劣るようなシステムであっても、上述電気的素子を選択することで逆数値「１／ｔｃ」を低下させ、精度の低下を招くことなくＡＤ変換を行うことが可能となる。

一方、本実施の形態によれば、演算回路側のスペックに余裕がある場合、ＡＤ変換回路部１０の電気的素子を適宜に選択して、検出パルス期間の逆数値「１／ｔｃ」を高くし、変換動作の高速化を図ることも可能である。かかる設定についても、上述同様、ＡＤ変換回路部１０の電気的素子の適宜な選択といった簡素な手段によって、これが実現される。

また、本実施の形態によれば、ＡＤ変換回路部１０の素子設定が適宜に行われることにより、検出パルス期間ｔｃを自由に規定できるので、エイリアス等といった回路上の不具合対策を平易に行うことが可能となる。

以下の式（数１３）は、上述した「数１２」に「数１１」を代入して得られたものである。

（尚、右辺の［］はガウス記号を指す。）

ここで、入力電圧Ｖｉｎの変動範囲が想定されているとすると、計測結果を設定ビット数の範囲内に収めるには「η・ａ」を調整すれば良く、「ξ」によってオフセット量を調整すれば良い。これら「η・ａ」及び「ξ」はパラメータａ，ｂの関数であるところ、入力電圧Ｖｉｎを所望のビット範囲に収めるには、パラメータａ及びｂの適宜な設定が重要となる。本実施の形態では、このような問題解決にあっても、ＡＤ変換回路部１０の電気的素子の適宜な選択によって容易に為され、このことは、設定ビット数の有効利用を実現させ、ＡＤ変換における精度向上に寄与することとなる。

この他、本実施の形態では、図６（ｂ）に示す「線形関数情報の作成ルーチン」によって、上述した線形関数情報を作成・修正することが可能である。当該ルーチンは、ＡＤ変換処理装置の製造工程や修理操作で与えられるイベント情報によって起動する。

そして、検査処理Ｓ２１では、検査用の入力電圧が複数種類与えられて、当該検査用の入力電圧に対応する逆数値「１／ｔｃ」を各々算出する。即ち、この処理Ｓ２１によって、逆数値「１／ｔｃ」に係る複数点の計測結果が取得される。

其の後、線形関数特定処理Ｓ２２では、検査用の入力電圧とこれに対応する逆数値との関係を複数用いて、「数１１」に係るパラメータａ，ｂを算出し、線形関数を特定する。このように、「線形関数情報の作成ルーチン」では、検査結果を用いて、パラメータａ，ｂを逆算させる処理を行う。

其の後、関数情報作成処理Ｓ２３では、処理Ｓ２２で特定された線形関数に基づいて、線形関数情報を記憶装置へ記録させる。この線形関数情報は、「傾き」及び「定数項」に相当する情報であっても良く、入力電圧Ｖｉｎを具体的に与えて得られるマップ情報であっても良い。

このように、情報記録装置３０に線形関数情報が記録されていなくても、「線形関数情報の作成ルーチン」を起動させることにより、線形関数情報を作成することが可能である。また、抵抗素子又はコンデンサの電気的性質に変化が現れたような場合、「線形関数情報の作成ルーチン」を用いて、線形入力情報のチューニングを行うことも可能となる。

また、「線形関数情報の作成ルーチン」によって特定される線形情報についても、入力電圧Ｖｉｎと逆数値「１／ｔｃ」との線形的関係に基づいてアナログ値の量子化が実施されるので、上述したマクローリン展開を用いた近似関数に非常に近い（若しくは、同等の）関数を用いることとなる。このため、検出された入力電圧は、近似誤差の少ない関数によって離散値が設定されることになり、高い精度でＡＤ変換が行われることとなる。

尚、本実施の形態では、ＡＤ変換回路部１０の全ての電気的素子（抵抗，コンデンサ）を所望の素子とすることができるように、ＡＤ変換回路部がカスタム品であるとされている。しかし、ＡＤ変換ＩＣによっては、上述した特性を決定する電気的素子の全部又は一部を外部から接続させるものもあり、このようなＩＣについては其の変更が許される範囲で本発明を適用させることが可能である。

上述したハードウェアは、特許請求の範囲における技術思想の一形態に過ぎず、その形態を以下のように様々変更させることが可能である。

例えば、図７のＡＤ変換回路部１０では、コンパレータ１２の出力側へ時定数回路２５を接続させ、カウンタ値をＤ／Ａ変換させる基準電圧生成回路２４が設けられている。このような構成であっても、上述した実施の形態で説明されたソフトウェアが設けられていれば、精度良くＡＤ変換を実施させることができる。

また、図８のＡＤ変換処理装置３は、ＣＰＵバス２０にＦＰＧＡ（Field-Programmable Gate array）が接続されている。かかるＦＰＧＡ５０は、コンフィギュレートＲＯＭ５１と論理ブロック領域５２とを備え、コンフィギュレートＲＯＭ５１に記録された情報によって論理ブロック領域５２を適宜の処理装置に機能構築させる。即ち、同図において、コンフィギュレートＲＯＭ５１が情報記録装置とされ、論理ブロック領域５２が演算装置に相当する。また、ＦＰＧＡ２０を用いる替りに、ＰＬＤ（Programmable Logic Device）といった書換可能なロジックデバイスを用いても良い。

この他、ＤＭＡＣ（Direct Memory Access Controller）を追加構成させて、逆数値「１／ｔｃ」若しくはこれに対応する離散値ＢＩＴをＤＭＡＣで算出してから、この結果値をＣＰＵ（若しくは、メモリ回路）へ転送させるようにしても良い。

１ＡＤ変換処理装置，１０ＡＤ変換回路部，１２ヒステリシスコンパレータ，２０ＣＰＵバス，３０情報記録装置，４０中央演算処理装置（演算装置），Ｖｉｎ入力電圧，Ｖｉｎ＋検出値入力電圧，Ｖｉｎ− 基準値入力電圧，Ｖｏｕｔ出力電圧，ｔｃ検出パルス期間，１／ｔｃ検出パルス期間の逆数値，Ｓ１１検出パルス期間算出処理，Ｓ１２逆数値算出処理，Ｓ１３デジタル値設定処理，Ｓ２１検査処理，Ｓ２２線形関数特定処理，Ｓ２３関数情報作成処理。

Claims

入力電圧に比例する検出値入力電圧が積分回路型基準値入力電圧よりも大きい期間に相当する出力電圧の検出パルス期間を前記入力電圧の値に応じて変化させるヒステリシスコンパレータと、級数的関数へ展開した数式の近似結果である線形関数に基づいて前記検出パルス期間の逆数値と前記入力電圧を現す離散値との関係を特定する線形関数情報が記録された情報記録装置と、前記線形関数情報を用いて前記離散値を算出する演算装置と、を備えることを特徴とするＡＤ変換処理装置。
前記検出パルス期間の逆数値を「１／ｔｃ」とし、前記入力電圧を「Ｖｉｎ」とし、且つ、前記入力電圧「Ｖｉｎ」に関するマクローリン展開によって得られた近似関数のうち、定数項をｂとし、前記入力電圧「Ｖｉｎ」の一次項の係数をａとすると、
前記ＡＤ変換回路部に構成される電気的素子は、「１／ｔｃ＝（ａ・Ｖｉｎ）＋ｂ」の関係を満足させていることを特徴とする請求項１に記載のＡＤ変換処理装置。
前記演算装置は、前記検出パルス期間を測定する検出パルス期間算出処理と、前記検出パルス期間の逆数値を算出する逆数値算出処理と、前記検出パルス期間の逆数値及び前記線形関数情報を用いて前記離散値を算出するデジタル値設定処理と、を機能させることを特徴とする請求項１又は請求項２に記載のＡＤ変換処理装置。
前記線形関数情報は、検査用の入力電圧を複数種類与えて当該検査用の入力電圧に対応する前記検出パルス期間の逆数値を各々算出する検査処理と、前記検査用の入力電圧とこれに対応する前記検出パルス期間の逆数値との関係を複数用いて前記線形関数を特定する線形関数特定処理と、前記線形関数に基づいて前記線形関数情報を作成する関数情報作成処理と、によって作成されることを特徴とする請求項１乃至請求項３の何れか一項に記載のＡＤ変換処理装置。